JPH0656986B2 - 通信制御装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 高速デジタルデータ通信回線を制御する通信制御装置の
制御方式である。該回線上を多重化して伝送されるデー
タを、高速の情報チャネル部分と、制御情報を伝送する
低速の信号チャネル部分とに分割し、信号チャネルはマ
イクロプロセッサが直接転送制御し、情報チャネル部分
は、専用回路の転送制御手段によって制御することによ
り、比較的簡単な構成によって、速度の異なるチャネル
を多重化した回線の通信制御を可能にする。

〔産業上の利用分野〕

本発明は、高速デジタルデータ通信回線を制御する通信
制御装置の制御方式に関する。

高速デジタルデータ通信回線では、高速の情報チャネル
と、低速の制御用情報のチャネル（信号チャネル）が時
分割多重化されて伝送される方式がしばしば用いられ
る。

そのようなデータの送受信処理においては、それぞれの
伝送速度に応じた、適切な処理速度で処理が実行され
る、経済的な構成が望まれる。

〔従来の技術〕

第３図は、前記のような高速デジタルデータ通信回線で
伝送されるデータの、伝送データ形式の一例を説明する
図である。

図示の方式において、伝送データは８ビットの情報チャ
ネル１が96チャネルと、８ビットの信号チャネル２及び
予備チャネル３と、５ビットのサービス情報チャネルか
らなり、合計 789ビットで構成される。

こゝで情報チャネルは、通信中の両端末間の一方から送
出し、他方へそのまま伝送されるべきデータ情報を運ぶ
チャネルである。

又、信号チャネルは、情報チャネルを使用して運ばれる
通信呼の端末間の接続／切断や、この通信制御装置で情
報チャネルの情報を中継する転送先の指定等の呼接続制
御に関する制御情報を、対向する通信制御装置間で授受
するためのチャネルであり、或る端末間の通信呼に制御
状態を変更する制御を要するイベントが発生したとき等
に転送が行われる。

予備チャネル及びサービス情報チャネルは、必要に応じ
て、その他の制御情報を運ぶために設けられている。

通信制御装置は、例えば第２図に示すように、記憶部
５、回線制御部６、プロセッサ部７、インタフェース制
御部８がバス９によって接続された構成を有し、回線制
御部６によって通信回線と接続し、インタフェース制御
部８によって上位装置と接続する。

前記のようなデータの受信処理に、従来の通信制御装置
の公知の制御方式を適用する場合には、記憶部５に各チ
ャネルごとの回線制御語を設け、それぞれの処理のため
の制御情報、状態情報等を記憶しておく。

回線制御部６の、共通の制御機構は、上記回線制御語を
一定の時間隔で順次読み出して、該制御語の情報によっ
て指定される制御を実行することにより、自動的に各種
通信速度の回線を必要な頻度で走査するように構成す
る。

〔発明が解決しようとする課題〕

前記のような回線制御部の時分割処理方式は、比較的低
速の通信回線多数を制御する場合の経済的な構成として
採用されている。しかし、高速回線を制御する場合に
は、回線制御語による制御の切換時間によるオーバヘッ
ドの割合が次第に大きくなり、これに対処するためにに
は、メモリ及び制御回路の高速化を必要とし、装置を高
価にするという問題が生じる。

例えば、前記第３図により説明した伝送データ形式の情
報を6312Kbps（キロビット／秒）のデジタルデータ通信
回線で伝達すると、この形式の１ブロックは前記のとお
り789 ビットであるから、毎秒6312000/789＝8000ブロ
ックが伝送され、情報チャネルは１ブロックに96×８＝
768 ビットであるので、毎秒 768×8000＝6144000ビッ
トのデータが情報チャネルで運ばれる。即ち、情報チャ
ネルの実効的データ伝送速度は6144Kbpsである。

従来の回線制御部６は伝送データを、この伝送速度に対
応した処理速度で処理する性能を要求される。

しかし、前記のとおり信号チャネルは伝送データ形式の
１ブロックの中で８ビットを占めるのみであるから、前
記情報チャネルの場合と同様の計算により、毎秒８×80
00＝64000ビットとなり、信号チャネルの実効的データ
伝送速度は64Kbpsとなる。又、８ビットの予備チャネル
も実効的データ伝送速度64Kbps、及び５ビットのサービ
ス情報チャネルは40Kbpsとなり、何れも情報チャネルよ
り大幅に低速である。

本発明は、比較的高速で伝送されるチャネルと、比較的
低速で伝送されるチャネルとが一括して時分割多重化さ
れて伝送される場合の通信制御を、経済的な構成で処理
する通信制御装置を目的とする。

〔課題を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

図は、第２図に示すように回線制御部６と、記憶部５と
を有し、情報チャネルと、該情報チャネルの情報より低
速度で転送される情報を運ぶ信号チャネルとの、両チャ
ネルのデータを一括して、所定の伝送データ形式に時分
割多重化して伝送するデジタル回線を制御する通信制御
装置の回線制御部６の構成であって、回線制御部６は、
伝送データ制御手段13と、高速チャネル転送手段（情報
チャネル送信制御部11、情報チャネル受信制御部12、バ
ッファ17、18、変換処理部19、カウンタ37、38等からな
る）と、低速チャネル転送手段（マイクロプロセッサ1
0、変換処理部20等からなる）とを有し、伝送データ制
御手段13は、該デジタル回線で送受信するデータの組立
及び分解を行なって、該送受信データ中の該情報チャネ
ルのデータを該高速チャネル転送手段と授受し、該信号
チャネルのデータを該低速チャネル転送手段と授受し、
該高速チャネル転送手段(11、12、17〜19、37、38)は専用回
路で構成されて、記憶部５と伝送データ制御手段13との
間の該情報チャネルのデータの転送を制御し、該低速チ
ャネル転送手段(10、20)は、マイクロプロセッサ10の制
御により、マイクロプロセッサ10が記憶部５と該伝送デ
ータ制御手段13との間の該信号チャネルのデータの中継
転送を行なう。

〔作 用〕

本発明の構成により、伝送データ制御手段が所定の伝送
データ形式の伝送情報を、高速の情報チャネル部分と、
低速の信号チャネル部分とに分解し、及びそれらを伝送
データ形式に組み立てる制御を行い、情報チャネルのデ
ータを記憶部と伝送データ制御手段との間で転送する制
御は、専用の回路で構成した高速チャネル転送手段によ
り制御し、信号チャネルのデータを記憶部と伝送データ
制御手段との間で転送する制御は、マイクロプロセッサ
を主要部とする低速チャネル転送手段により制御する。

従って、高速の情報チャネルのデータは、専用の回路に
よって効率よく処理され、低速の信号チャネルは、低速
の信号チャネルは、比較的低速で従って低価格のマイク
ロプロセッサの処理能力の一部により処理され、しかも
マイクロプロセッサの残る処理能力は回線制御部全般を
管理する制御等に充当することができるので、経済的に
制御機構を構成することができる。

〔実施例〕

以下において、本発明の通信制御装置は前記第３図によ
り説明した伝送データ形式のデータを送受信するものと
して説明する。

第１図において、マイクロプロセッサ10は、制御メモリ
30に記憶するマイクロプログラムを実行することによ
り、以下に述べる低速の信号チャネルの制御を分担し、
それと共に回線制御部６全般を管理する制御を行なう。

即ち、情報チャネルの送受信を始める場合には、情報チ
ャネル送信制御部11、情報チャネル受信制御部12等の専
用回路で構成される高速チャネル制御手段を起動するた
めに、プロセッサ部７が所定の制御信号を送って、マイ
クロプロセッサ10に、記憶部５の所定記憶領域にある指
令語を読み出すようにさせる。

そこで、マイクロプロセッサ10は記憶部５から指令語を
読み出すと、指令語が送信の指令の場合には、情報チャ
ネル送信制御部11を、受信の場合には、情報チャネル受
信制御部12を起動する。

又、指令語に指定されている。送受信データの記憶領域
の先頭アドレスを記憶アドレスレジスタ15又は16に設定
し、同じく指令語に指定されている記憶領域の大きさ
（即ち、送受信データの、例えば予定バイト数）をバイ
トカウンタ37又は38に設定する。

前記のように、マイクロプロセッサ10が記憶部５にアク
セスする場合には、記憶アドレスレジスタ31に記憶アド
レスを設定し、記憶制御回路32にアクセス要求信号を送
出することにより、読出しの場合はデータをデータレジ
スタ33に読み出し、書込みの場合は、予めデータレジス
タ34に設定したデータを記憶部５と転送して書き込む。

回線制御部６においては、マイクロプロセッサ10の他
に、後述のように情報チャネル送信制御部11及び情報チ
ャネル受信制御部12からも、記憶部５に対するアクセス
要求が出るので、記憶制御回路32はアクセスの要求元を
識別して、アドレス切換器35及びデータ切換器36を制御
し、所要のレジスタを選択する。

指令語により、以上のように情報チャネル送信制御部11
又は情報チャネル受信制御部12が起動されることによっ
て、情報チャネルのデータ転送処理が開始され、以後情
報チャネルの指定のデータの転送が完了するでまでは、
以下に説明するように情報チャネル送信制御部11、情報
チャネル受信制御部12その他の専用回路によって情報チ
ャネルの処理が行なわれ、マイクロプロセッサ10は情報
チャネルの処理に全く関与する必要が無い。

即ち、情報チャネルの送信においては、情報チャネル送
信制御部11は、記憶アドレスレジスタ15を制御して、バ
ッファ17と記憶部５との間のデータ転送を制御し、又１
バイトの転送ごとにバイトカウンタ37の内容を−１し、
バイトカウンタ37が“０"になることにより、送信制御
を終了する。

バッファ17は所要バイト数のバイト直列のシフトレジス
タであって、先入先出(FIFO)方式のバッファを構成し、
記憶部５からデータレジスタ39に読み出される送信バイ
トを順次入力して保持し、変換処理部19が入力順に読み
出す。

変換処理部19は、バッファ17から読み出した送信バイト
データをビット直列信号にして伝送データ制御部13に渡
し、伝送データ制御部13はそのビット直列信号を、例え
ば第３図に示すような伝送データ形式の情報チャネルを
構成する信号として送信データを組み立てる。

情報チャネル送信制御部11は、以上のようにしてデータ
を転送して、バイトカウンタ37のカウント値が０になる
ことにより、送信データの転送の終了を検出すると、マ
イクロプロセッサ10に終了を通知する。

マイクロプロセッサ10は、ここで指令語の処理後初め
て、再び情報チャネルの処理に関与することになり、プ
ロセッサ部７に送信の終了を通知する処理をする。

又、情報チャネルの受信においては、伝送データ制御部
13が受信データから情報チャネルのビット直列信号を取
り出して、変換処理部19に渡すので、変換処理部19は受
け取ったデータビット列について、例えばHDLC伝送制御
手順に規定するフラグビットパターンを検出することに
より、有効データの範囲を識別して、有効データバイト
をバッファ18に逐次転送する。

バッファ18は前記バッファ17と同様の構成の先入先出方
式のシフトレジスタであって、変換処理部19から入力さ
れた受信バイトを、入力順にデータレジスタ40に送り出
す。

前記のように指令語で起動された情報チャネル受信制御
部12は、記憶アドレスレジスタ16を制御して、バッファ
18からデータレジスタ40を経て記憶部５へデータを転送
し、又１バイトの転送ごとにバイトカウンタ38の内容を
−１する。

情報チャネル受信制御部12は、このようにして、バイト
カウンタ38が０になることにより受信の終了を検出する
と、マイクロプロセッサ10に終了を通知し、そこではじ
めて、再びマイクロプロセッサ10が情報チャネルの処理
に関与することになり、プロセッサ部７に受信の終了を
通知する処理をする。

以上のとおり、情報チャネルのデータの送受信処理は、
起動及び終了処理がマイクロプロセッサ10によって処理
されるのみで、実際のデータ転送中の処理はすべて、情
報チャネル送信制御部11、情報チャネル受信制御部12及
び変換処理部19等の専用回路で構成された高速チャネル
転送手段と、伝送データ制御部13によって、マイクロプ
ロセッサ10とは独立に実行される。

この間に、伝送データ制御部13は、デジタル通信回線上
を伝送する送受信データの組立／分解を、第３図に例示
する所定の伝送データ形式に従って処理し、送受信デー
タ中の情報チャネルのデータを分離して前記のように高
速チャネル転送手段の変換処理部19と授受する。

他方、信号チャネルの処理のために、伝送データ制御部
13は送受信データ中の信号チャネルのデータを分離し
て、変換処理部20とデータを授受する。

変換処理部20はマイクロプロセッサ10と共に低速チャネ
ル転送手段を構成し、マイクロプロセッサ10と伝送デー
タ制御部13との間で転送するデータを、直列／並列変換
を行なって中継する。

マイクロプロセッサ10は、信号チャネルの受信データを
変換処理部20から受け取ると、所要の処理をして、記憶
部５の所定の記憶領域へ転送し、又送信データを記憶部
５から読み出して、必要な処理を行なって、変換処理部
20に渡すことにより、信号チャネルの送受信処理を実行
する。

マイクロプロセッサ10が記憶部５とデータの転送を行な
う場合には、前記指令語の転送と同様に、記憶アドレス
レジスタ31、データレジスタ33、データレジスタ34等か
らなるアクセス機構を使用する。

なお、以上では、第３図の信号チャネル、予備チャネル
及びサービス情報チャネルのうち、信号チャネルの情報
のみが有効な制御情報であり、予備チャネル及びサービ
ス情報チャネルは制御に使用していない場合を例として
説明した。

この場合に伝送データ制御部13は、予備及びサービス情
報チャネルの情報をダミービット列として処理する。即
ち伝送データ制御部13は、例えば受信した予備及びサー
ビス情報チャネルの情報を捨て、送信する予備及びサー
ビス情報チャネルをダミー用に定めたビット列で埋め
る。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、比較的
高速の情報チャネルと、比較的低速の信号チャネルとが
時分割多重化されて伝送される高速デジタルデータ通信
回線を制御する通信制御装置を、適当な専用回路と、マ
イクロプロセッサとで処理を分担して構成することによ
り、比較的低速で従って低価格のマイクロプロセッサを
使用できる等によって経済的に構成することができると
いう著しい工業的効果がある。

【図面の簡単な説明】

第１図は本発明の実施例構成ブロック図、 第２図は通信制御装置の一構成例ブロック図、 第３図は伝送データ形式の説明図 である。 図において、 ５は記憶部、６は回線制御部、 ７はプロセッサ部、10はマイクロプロセッサ、 11は情報チャネル送信制御部、 12は情報チャネル受信制御部、 13は伝送データ制御部、 15、16、31は記憶アドレスレジスタ、 17、18はバッファ、19、20は変換処理部、 33、34、39、40はデータレジスタ、 37、38はバイトカウンタ を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】回線制御部(6)と、記憶部(5)とを有し、一
   連の信号ビット列の、主要部分を複数ビットの信号から
   なる情報チャネルとし、他の一部分を該情報チャネルで
   転送される情報の呼接続制御に関する制御情報のビット
   列からなる信号チャネルとする、所定の伝送データ形式
   のデータ信号を伝送するデジタル回線を制御する通信制
   御装置であって、 該回線制御部(6)は、伝送データ制御手段(13)と、高速
   チャネル転送手段(11、12、17〜19、37、38)と、低速チャネ
   ル転送手段(10、20)とを有し、 該伝送データ制御手段(13)は、該デジタル回線で送受信
   するデータの組立及び分解を行なって、該送受信データ
   中の該情報チャネルのデータを該高速チャネル転送手段
   と授受し、該信号チャネルのデータを該低速チャネル転
   送手段と授受し、 該高速チャネル転送手段(11、12、17〜19、37、38)は専用回
   路で構成されて、該記憶部(5)と該伝送データ制御手段
   (13)との間の該情報チャネルのデータの転送を制御し、 該低速チャネル転送手段(10、20)は、マイクロプロセッ
   サ(10)の制御により、該マイクロプロセッサが該記憶部
   (5)と該伝送データ制御手段(13)との間の該信号チャネ
   ルのデータの中継転送を行なうように構成されているこ
   とを特徴とする通信制御装置。