JPS63203057A - フアクシミリ複数回線送信装置 - Google Patents
フアクシミリ複数回線送信装置Info
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- JPS63203057A JPS63203057A JP62033477A JP3347787A JPS63203057A JP S63203057 A JPS63203057 A JP S63203057A JP 62033477 A JP62033477 A JP 62033477A JP 3347787 A JP3347787 A JP 3347787A JP S63203057 A JPS63203057 A JP S63203057A
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- JP
- Japan
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- memory
- cpu
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- lines
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- Pending
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 14
- 230000015654 memory Effects 0.000 claims abstract description 41
- 230000006835 compression Effects 0.000 claims abstract description 16
- 238000007906 compression Methods 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Storing Facsimile Image Data (AREA)
- Facsimile Transmission Control (AREA)
- Facsimiles In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、１つのユニットで複数回線に対して送信する
ファクシミリ装置に関する。
ファクシミリ装置に関する。
（従来の技術）
第２図は従来のファクミリ複数回線送信装置の構成を示
している。第２図において、１はＣＰＵであり、各回線
に対応する画像メモリ２１〜２３へ画像データを分配す
る。それを、３１〜３３の画像圧縮回路を通して、４１
〜４３の画像圧縮メモリへ格納する。、５１〜５３は、
モデムと網制御回路で回線とのインタフェースとなる。
している。第２図において、１はＣＰＵであり、各回線
に対応する画像メモリ２１〜２３へ画像データを分配す
る。それを、３１〜３３の画像圧縮回路を通して、４１
〜４３の画像圧縮メモリへ格納する。、５１〜５３は、
モデムと網制御回路で回線とのインタフェースとなる。
６１〜６３は各回線に独立して設けであるＣＰＵであり
、画像データを回線に送信する制御を行なう。
、画像データを回線に送信する制御を行なう。
次に上記装置の動作について説明する。第２図において
、ファクシミリ送信を行なう時、ＣＰＵ１は画像メモリ
２１〜２３の空きを監視して、空いている所へ画像デー
タを格納し、ＣＰｔＪ６１〜６３の中で画像データを受
けたＣＰＵは、ファクシミリ送信処理を行なう。
、ファクシミリ送信を行なう時、ＣＰＵ１は画像メモリ
２１〜２３の空きを監視して、空いている所へ画像デー
タを格納し、ＣＰｔＪ６１〜６３の中で画像データを受
けたＣＰＵは、ファクシミリ送信処理を行なう。
このように、上記従来のファクシミリ複数回線送信装置
でも、各回線に対して、個々に画像データを受は取り、
独立して画像圧縮処理、変復調処理を行なうことによっ
て、複数回線へファクシミリ送信ができる。
でも、各回線に対して、個々に画像データを受は取り、
独立して画像圧縮処理、変復調処理を行なうことによっ
て、複数回線へファクシミリ送信ができる。
（発明が解決しようとする問題点）
しかしながら、上記従来のファクシミリ複数回線送信装
置では、各回線に対応して、画像メモリ、画像圧縮回路
を有しているため、接続回線が増えると、それに比例し
てメモリや回路が増え、装置が大型化してしまうという
問題があった。
置では、各回線に対応して、画像メモリ、画像圧縮回路
を有しているため、接続回線が増えると、それに比例し
てメモリや回路が増え、装置が大型化してしまうという
問題があった。
本発明は、このような従来の問題を解決するものであり
、接続回線が増えても小型化できる優れたファクシミリ
複数回線送信装置を提供することを目的とするものであ
る。
、接続回線が増えても小型化できる優れたファクシミリ
複数回線送信装置を提供することを目的とするものであ
る。
（問題点を解決するための手段）
本発明は上記目的を達成するために、圧縮画像メモリに
調停回路を設け、１つの画像圧縮回路、圧縮画像メモリ
で、複数回線のファクシミリ送信ができるようにしたも
のである。
調停回路を設け、１つの画像圧縮回路、圧縮画像メモリ
で、複数回線のファクシミリ送信ができるようにしたも
のである。
（作 用）
本発明は上記のような構成により、調停回路にアクセス
要求信号を送り、その許可信号を受けた上でメモリアク
セスを行なうことによって、各回線に共有化されている
圧縮画像メモリを複数からアクセスできる。
要求信号を送り、その許可信号を受けた上でメモリアク
セスを行なうことによって、各回線に共有化されている
圧縮画像メモリを複数からアクセスできる。
（実施例）
第１図は、本発明の一実施例の構成を示すものである。
第１図において、１はＣＰＵであり、複数回線同時分の
画像データが格納されている画像メモリ２を画像圧縮回
路３を通し、画像圧縮メモリ４へ転送させる制御を行な
う。５１〜５３はモデム・網制御回路でそれぞれ各回線
へのインタフェースとなる。６１〜６３は各回線に独立
して設けであるＣＰＵで、圧縮画像メモリ４から圧縮画
像データを取り込み、モデム・網制御回路５１〜５３へ
送出する。７はメモリ調停回路で、ＣＰＵＩ及びＣＰＵ
６１〜６３からの圧縮画像メモリ４のアクセスの調停を
行なう。８０〜８３はＣＰＵＩ及びＣＰ Ｕ６１〜６３
とメモリ調停回路７を結ぶ制御信号線である。
画像データが格納されている画像メモリ２を画像圧縮回
路３を通し、画像圧縮メモリ４へ転送させる制御を行な
う。５１〜５３はモデム・網制御回路でそれぞれ各回線
へのインタフェースとなる。６１〜６３は各回線に独立
して設けであるＣＰＵで、圧縮画像メモリ４から圧縮画
像データを取り込み、モデム・網制御回路５１〜５３へ
送出する。７はメモリ調停回路で、ＣＰＵＩ及びＣＰＵ
６１〜６３からの圧縮画像メモリ４のアクセスの調停を
行なう。８０〜８３はＣＰＵＩ及びＣＰ Ｕ６１〜６３
とメモリ調停回路７を結ぶ制御信号線である。
次に上記実施例の動作について説明する。上記実施例に
おいて、ファクシミリ送信を行なう時、ＣＰＵＩは、Ｃ
ＰＵ６１〜６３に回線の使用状況を確認し、空き回線が
ある場合、画像データを圧縮処理して、画像圧縮メモリ
４へ格納する。例えば、ＣＰ Ｕ６１の有する回線が空
いていた場合、ＣＰＵ６１は格納された圧縮画像データ
を回線へ送信する。
おいて、ファクシミリ送信を行なう時、ＣＰＵＩは、Ｃ
ＰＵ６１〜６３に回線の使用状況を確認し、空き回線が
ある場合、画像データを圧縮処理して、画像圧縮メモリ
４へ格納する。例えば、ＣＰ Ｕ６１の有する回線が空
いていた場合、ＣＰＵ６１は格納された圧縮画像データ
を回線へ送信する。
この間に、次のファクシミリ送信を行なう時、ＣＰＵ６
２の有する回線が空いていたとすると、上記と同様の動
作を行ない、ＣＰＵ６２は回線へデータを送信する。同
様にして全回線への送信を行なう。この時、各ＣＰＵが
圧縮画像メモリ４をアクセスする時は、制御信号線８０
〜８３でメモリ調停回路７にアクセス要求を出し、アク
セス許可信号を受けたＣＰＵがメモリアクセスできる。
２の有する回線が空いていたとすると、上記と同様の動
作を行ない、ＣＰＵ６２は回線へデータを送信する。同
様にして全回線への送信を行なう。この時、各ＣＰＵが
圧縮画像メモリ４をアクセスする時は、制御信号線８０
〜８３でメモリ調停回路７にアクセス要求を出し、アク
セス許可信号を受けたＣＰＵがメモリアクセスできる。
このように、上記の実施例によれば、メモリ調停回路７
を有すると、複数から１つの圧縮画像メモリ４ヘアクセ
スできるため、接続回線が増加しても、メモリおよび画
像圧縮回路を増加せずにファクシミリ送信ができるとい
う利点を有する。
を有すると、複数から１つの圧縮画像メモリ４ヘアクセ
スできるため、接続回線が増加しても、メモリおよび画
像圧縮回路を増加せずにファクシミリ送信ができるとい
う利点を有する。
（発明の効果）
本発明は上記実施例から明らかなように、圧縮画像メモ
リに調停回路を設け、１つの圧縮画像メモリ、画像圧縮
回路で複数回線同時にファクシミリ送信するものであり
、接続回線が増加しても、装置が大型化しないという利
点を有する。
リに調停回路を設け、１つの圧縮画像メモリ、画像圧縮
回路で複数回線同時にファクシミリ送信するものであり
、接続回線が増加しても、装置が大型化しないという利
点を有する。
第１図は本発明の一実施例におけるファクシミ複数回線
送信装置の概略ブロック図、第２図従来のファクシミリ
複数回線送信装置のブロック図である。 １ ・・・ＣＰＵ、 ２・・・画像メモリ、 ３・・・
画像圧縮回路、４・・・圧縮画像メモリ、 ７ ・・・
メモリ調停回路、５１〜５３・・・モデム・網制御回路
、６１〜６３・・・ＣＰＵ、８０〜８３・・・制御信号
線。 特許出願人 松下電器産業株式会社 第１図 ＰＵ モ１ ■ タ ３ 画傅五縮 六 四路 ｉ季看１画イ象 ４ メモリ テ゛ メモリ ７ “ Ｗ錯タ バ ８１ ６１ 人 ５１ 第２図 ７ｎｉ耐−か−［］Ａｌｌ
送信装置の概略ブロック図、第２図従来のファクシミリ
複数回線送信装置のブロック図である。 １ ・・・ＣＰＵ、 ２・・・画像メモリ、 ３・・・
画像圧縮回路、４・・・圧縮画像メモリ、 ７ ・・・
メモリ調停回路、５１〜５３・・・モデム・網制御回路
、６１〜６３・・・ＣＰＵ、８０〜８３・・・制御信号
線。 特許出願人 松下電器産業株式会社 第１図 ＰＵ モ１ ■ タ ３ 画傅五縮 六 四路 ｉ季看１画イ象 ４ メモリ テ゛ メモリ ７ “ Ｗ錯タ バ ８１ ６１ 人 ５１ 第２図 ７ｎｉ耐−か−［］Ａｌｌ
Claims (1)
- １つの圧縮画像メモリに調停回路を設けることによって
１つの画像圧縮回路で、複数回線同時にファクシミリ送
信をできるようにしたファクシミリ複数回線送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033477A JPS63203057A (ja) | 1987-02-18 | 1987-02-18 | フアクシミリ複数回線送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033477A JPS63203057A (ja) | 1987-02-18 | 1987-02-18 | フアクシミリ複数回線送信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63203057A true JPS63203057A (ja) | 1988-08-22 |
Family
ID=12387624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033477A Pending JPS63203057A (ja) | 1987-02-18 | 1987-02-18 | フアクシミリ複数回線送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63203057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0468910A2 (en) * | 1990-07-26 | 1992-01-29 | International Business Machines Corporation | Dynamic data compression utilization method and system |
-
1987
- 1987-02-18 JP JP62033477A patent/JPS63203057A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0468910A2 (en) * | 1990-07-26 | 1992-01-29 | International Business Machines Corporation | Dynamic data compression utilization method and system |
| US5276898A (en) * | 1990-07-26 | 1994-01-04 | International Business Machines Corporation | System for selectively compressing data frames based upon a current processor work load identifying whether the processor is too busy to perform the compression |
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