JPH03265334A - マルチチャネル通信処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチチャネル通信処理装置に係り。

特に、複数のフレームを１組のＣＰＵ、ＤＭＡ制御部等
を用いて処理する際のフレーム処理方式に関するもので
ある。

〔従来の技術〕

通信プロトコルを処理する従来の装置は、例えば特開平
１−１４４８３９号公報に記載のように、第２図に示す
構成となっていた。

第２図に示す通信処理装置２は、送受信回線を介して相
手局とシリアルインターフェイスを行う回線制御部２１
と、送受信データを一時格納する送受信ファースト・イ
ン・ファースト・アウト形式のメモリすなわちＦＩＦＯ
メモリ２２と、ホストプロセッサ４側のメインメモリ３
との間でデータを直接転送するＤＭＡ制御部２３と、通
信処理プログラムやデータを格納するメモリ２４と、通
信処理装！！２の全体を制御するＣＰＵ２５とが、内部
バス２６により相互に結合されて構成される。

通信処理装置！２は、公知の半導体集積回路処理技術に
よって、シリコン基板のような一つの半導体基板に形成
され、ＬＳＩとなっている。

この通信処理装ＨＬＳＩ２は、例えば総合サービスデジ
タル通信網ＩＳＤＮの通信プロトコルとしてのリンクア
クセスプロシジャオンＤチャネルＬＡＰＤを処理するた
めに用いられる。この場合、送受信回線速度は１６また
は６４ｋｂｐｓであるのに対し、内部ＣＰＵ２５の動作
システムクロックは例えば６　Ｍ　Ｈｚとなっている。

〔発明が解決しようとする課題〕

上記従来技術は、送受信回線がただ１組の場合に限られ
ており、複数の回線が存在するシステムへの適用につい
ての配慮がない。したがって、この通信処理装置ＬＳＩ
２を用いて、周設交換機や構内交換機のように、複数の
回線、特に多数の回線を収容する装置を構成する場合、
各々の回線毎に通信処理装置ＬＳＩ２を一つずつ用いる
必要があり、装置全体が大型化する上に、コストアップ
を招くという問題があった。

また、前述のように、内蔵ＣＰＵ２５の動作システムク
ロックが６　Ｍ　Ｈｚであるのに対し、送受信回線は１
６ｋｂｐｓまたは６４ｋｂｐｓであり。

約１００分の１と非常に低速であり、一つの送受信回線
を制御するために内蔵ＣＰＵ２５が動作している状態よ
りも、回線制御部２１やＤＭＡ制御部２３からの割り込
み待ちで止まっている時間がはるかに長く、通信処理装
置ＬＳＩ２の全体構成から見て、非能率的であった。

本発明の目的は、複数の回線の通信プロトコル処理を効
率良く制御でき、システム全体を小型化することが可能
なマルチチャネル通信処理装置を提供することである。

〔課題を解決するための手段〕

本発明は、上記目的を達成するために、ＣＰＵと回線制
御部とＤＭＡ制御部とメモリとを１組用い通信プロトコ
ルに従って複数の回線とのデータ伝送を制御する通信処
理装置において、複数の回線と対応するチャネル数の回
線対応部を前記回線と回線輌御部との間に設けたマルチ
チャネル通信処理装置を提案するものである。

前記各回線対応部は、具体的には、データを一時格納す
るデータバッファを含み、また、前記回線制御部は、各
回線対応部を選択するチャネルセレクタと、チャネル毎
の状態を保持するレジスタとを備え、前記ＤＭＡ制御部
は、チャネル毎のパラメータを保持するレジスタを備え
ている。

前記マルチチャネル通信処理装置は、一つまたは複数の
半導体チップで構成でき、ＩＳＤＮ通信プロトコルＬＳ
Ｉとすることが可能である。

いずれのマルチチャネル通信処理装置も構内または周設
交換機に利用できる。

ＣＰＵと回線制御部とＤＭＡ制御部とメモリとの間の転
送データには、チャネル情報を付加することも可能であ
る。

また、状態レジスタまたはパラメータレジスタは書き換
え可能に構成することができる。

〔作用〕

本発明においては、回線からのデータ受信時、低速のデ
ータを各々の回線対応部に一旦格納し、それを回線制御
部を介してＣＰＵに伝え、ＣＰＵが１回線制御部および
ＤＭＡ制御部を用いて、そのデータを高速処理すること
が可能となるので、ＣＰＵは、誤動作を生ずることなく
、複数の低速データ回線の受信動作を実行できる。

また、送信する場合は、ｃｐｕが、ＤＭＡ制御部および
回線制御部を用いて、送信データを高速に各回線対応部
に配信し、各回線対応部では外部回線にデータを低速で
送信することになる。

このように、複数回線の送受信に際して、通信処理を効
率良く実行でき、システム全体の小型化が可能となる。

〔実施例〕

次に、第１図を参照して、本発明の一実施例を説明する
。

第１図は、本発明によるマルチチャネル化手段を含むマ
ルチチャネル通信処理装置の一実施例の構成を示すシス
テムブロック図であ。マルチチャネル通信処理装置１は
、公知の半導体集積回路技術により、シリコン基板のよ
うな一つの半導体基板に形成される。

通信処理装置ＬＳＩＩは、送受信データや通信プロトコ
ル処理上の各種パラメータを格納するメインメモリ３や
システム全体を制御するホストプロセッサ４などととも
に、システムバス５に結合されて、所定の通信機能モジ
ュールを構成し、ホストプロセッサ４が相手局となるそ
の他の通信機能モジュールとの間でデータ通信を行う際
に、データ伝送制御手順やその他の制御を支援する。

通信処理装置ＬＳＩＩは、受信回線ＲＬおよび送信回線
ＴＬを介して相手局とシリアルインターフェイスを行う
複数の回線対応部６１〜６８（個数の８個は単なる例示
に過ぎない）と、複数の回線対応部と一つの回線制御部
８との間に位置し回線を選択するチャネルセレクタ７と
、回線対応部６１〜６８のいずれかを介する受信フレー
ムの解析や送信フレームのチャネル制御を行う回線制御
部８と、これに付随するチャネル毎の状態レジスタ８１
〜８８と、ホストプロセッサ４を介さずにメインメモリ
３等との間でデータを直接転送するＤＭＡ制御部９と、
これに付随するチャネル毎のパラメータレジスタ９１〜
９８と、通信処理装置ＬＳＩＩ全体を制御するＣＰＵｌ
０と、データ伝送制御に必要なシステム定数などの各種
制御用データやＤＭＡ制御によるデータ伝送制御に必要
な各種制御情報などを書き換え可能に格納するＲＡＭお
よび通信処理手順を規定する通信プロトコル処理プログ
ラムやその他の通信処理装置１全体を制御するプログラ
ムなどが組み込まれたＲＯＭからなるメモリ部１１とを
、共通内部バス１２により結合して構成されている。

ＤＭＡ制御部９と回線制御部８との間には、共通内部バ
ス１２とは別に、送受信専用の受信データバス１３およ
び送信データバス１４を設置することもできる。

共通内部バス１２には、メモリ部１１とは別に、レジス
タだけを独立させたレジスタファイル１５や、メモリ部
１１の拡張用としてのメモリインターフェイス１６を設
置することも可能である。

回線対応部６１〜６８は、例えばＦＩＦＯ形式のデータ
・バッファで構成される。

次に、本実施例の受信動作および送信動作について説明
する。

例えばハイレベル・データ・リンク・コントロールＨＤ
　Ｌ　Ｃ系列の制御手順が採用されている場合、各チャ
ネルの受信回線には、アドレス、制御フィールド、情報
フィールド、フレームチエツクシーケンスをフラグシー
ケンスで挟んだフレームが受信される。回線対応部６１
〜６８では、フレームが受信されると、それをそのまま
ＦＩＦ○形式のデータバッファに蓄え、受信したことを
回線制御部８に伝える。

回線制御部８では、複数の回線対応部６１〜６８から入
るフレーム受信を知らせる信号を受け、例えば割り込み
方式で、ＣＰｔＪｌｏにそれを通知する。

ＣＰＵｌ０は、その割り込みを受け、回線制御部８から
、チャネル番号やそのチャネルの現在の状態、アドレス
、制御フィールド等の制御情報を読み取り、メモリ部工
１に格納された各種パラメータを照合し、正しく受信す
べきフレームであれば、回線制御部８およびＤＭＡ制御
部９に対し、受信処理起動命令を発行するとともに、Ｄ
ＭＡ制御部９のチャネル毎のパラメータレジスタ９１〜
９８に情報フィールドの転送先であるメインメモリ３上
のデータバッファのアドレスやバイト数などのパラメー
タを設定する。

回線制御部８では、チャネル番号を基にチャネルセレク
タを制御し、回線制御部８に蓄えたフレームの情報フィ
ールドを受信データバス１３を介し、チャネル番号を付
加し、ＤＭＡ制御部９に転送す′る。

ＤＭＡ制御部９では、受は取ったデータをチャネル毎の
パラメータレジスタ９１〜９８の値に基づき、メインメ
モリ３の所定のデータバッファに転送し、受信処理が完
了する。

一方、フレームの送信動作では、ＣＰＵｌ０は、ホスト
プロセッサ４からフレーム送信起動命令を受け、メモリ
部１１や各種レジスタを参照し、そのチャネルでフレー
ムを送信できる状態であれば、ＤＭＡ制御部９と回線制
御部８に対して、送信処理起動の命令を発行する。

ＤＭＡ制御部９では、チャネル毎のパラメータレジスタ
９１〜９８を参照し、送信するフレームの情報フィール
ドを形成するデータをメインメモリ３の送信データバッ
ファから読み取り、送信データバス１４を介して回線制
御部８に転送する。

回線制御部８では、送られてきたデータに従い、該当す
るチャネル番号の状態レジスタを更新するとともに、ア
ドレス、制御フィールド、フレームチエツクシーケンス
を付加し、フレームを組み立て、チャネルセレクタ７を
経由して、ＣＰＵｌ０から指示されたチャネル番号の回
線対応部６１〜６８に送り出す。

回線対応部６１〜６８では、受は取ったフレームを回線
クロックに従い、送信回線ＴＬに送出し、一連の送信処
理動作が完了する。

〔発明の効果〕

本発明によれば、複数のチャネルの通信処理をただ１組
のＣＰＵ、回線制御部、ＤＭＡ制御部。

メモリ部からなる制御装置が実行するので、装置を小型
化できるとともに、大幅なコストダウンが可能となる。

また、内蔵するＣＰＵの最大処理能力に応じた回線数を
自由に設定し、処理能力を最適化でき。

システム効率を上げることが可能となる。

【図面の簡単な説明】

第１図は本発明によるマルチチャネル通信処理装置の一
実施例の構成を示すブロック図、第２図は従来のシング
ルチャネル通信処理装置の一例の構成を示すブロック図
である。 １・・・本発明マルチチャネル通信処理装置、２・・・
従来のシングルチャネル通信処理装置、３・・・メイン
メモリ、４・・・ホストプロセッサ、５・・・システム
バス、６１〜６８・・・回線対応部、７・・・チャネル
セレクタ、８・・・回線制御部、８１〜８８・・・状態
レジスタ、９・・・ＤＭＡ制御部、９１〜９８・・・パ
ラメータレジスタ、１０・・・ＣＰＵ、１１・・・メモ
リ部、１２・・・共通内部パス、１３・・・受信データ
バス。 １４・・・送信データバス、 １５・・・レジスタファイル、 １６・・・メモリ拡張インターフェイス。

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵと回線制御部とＤＭＡ制御部とメモリとを１
   組用い通信プロトコルに従って複数の回線とのデータ伝
   送を制御する通信処理装置において、 前記複数の回線と対応するチャネル数の回線対応部を前
   記回線と前記回線制御部との間に設けたことを特徴とす
   るマルチチャネル通信処理装置。 ２、請求項１に記載のマルチチャネル通信処理装置にお
   いて、 前記各回線対応部が、データを一時格納するデータバッ
   ファを含み、 前記回線制御部が、各回線対応部を選択するチャネルセ
   レクタと、チャネル毎の状態を保持するレジスタとを備
   え、 前記ＤＭＡ制御部が、チャネル毎のパラメータを保持す
   るレジスタを備えた ことを特徴とするマルチチャネル通信処理装置。 ３、請求項１または２に記載のマルチチャネル通信処理
   装置において、 前記マルチチャネル通信処理装置を一つまたは複数の半
   導体チップで構成したことを特徴とするマルチチャネル
   通信処理装置。 ４、請求項１〜３のいずれか一項に記載のマルチチャネ
   ル通信処理装置を含むＩＳＤＮ通信プロトコルＬＳＩ。 ５、請求項１〜４のいずれか一項に記載のマルチチャネ
   ル通信処理装置を備えた交換機。 ６、請求項１〜５のいずれか一項に記載のマルチチャネ
   ル通信処理装置内の通信方法において、ＣＰＵと回線制
   御部とＤＭＡ制御部とメモリとの間に転送データが、チ
   ャネル情報を含むことを特徴とするマルチチャネル通信
   処理装置の通信方法。