JPH0621994A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH0621994A JPH0621994A JP4177048A JP17704892A JPH0621994A JP H0621994 A JPH0621994 A JP H0621994A JP 4177048 A JP4177048 A JP 4177048A JP 17704892 A JP17704892 A JP 17704892A JP H0621994 A JPH0621994 A JP H0621994A
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- data link
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Abstract
(57)【要約】
【目的】 ＣＰＵと複数個の端末とのデータリンク確立
に際してのフラグ検出削除挿入、０ビット挿入削除、Ｆ
ＣＳ付加チェックを行うデータリンク制御回路の個数を
端末個数以下にすることを目的とする。 【構成】 データリンク制御回路を時分割的に使用する
手段である受信制御回路７、送信制御回路２４および状
態保持メモリ９、２６を備えたことを特徴とする。
に際してのフラグ検出削除挿入、０ビット挿入削除、Ｆ
ＣＳ付加チェックを行うデータリンク制御回路の個数を
端末個数以下にすることを目的とする。 【構成】 データリンク制御回路を時分割的に使用する
手段である受信制御回路７、送信制御回路２４および状
態保持メモリ９、２６を備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、複数個のデータリンク
回線を処理するデータリンク処理回路に関する。
回線を処理するデータリンク処理回路に関する。
【０００２】
【従来の技術】従来例では、データリンク確立に際して
のフラグ検出削除付加、０ビット挿入削除およびＦＣＳ
付加チェックを行うためには端末数と同数のデータリン
ク制御回路が必要であった。図５に従来例の構成を示
す。端末１０１からの受信データは時分割多重回路１０
２で送受信クロック線１０４上のクロックおよび送受信
フレームパルス線１０５上のパルスに同期して送受信デ
ータ線１０３上に時分割多重され、データリンク処理部
１１４に送受される。データリンク処理部１１４の時分
割多重回路１０６で端末数と同じ数の送受信データクロ
ック線１１３に多重分離し、端末数と同数のデータリン
ク処理回路１０７でフラグ検出削除、０ビット削除およ
びＦＣＳチェックを行う。データリンク処理回路１０７
はインタフェース回路１０８、バス１１５、バッファメ
モリ１０９およびバス１１０を介して受信データをＣＰ
Ｕ１１２に転送し、送受信完了割り込み線１１１を介し
て受信を通知する。
のフラグ検出削除付加、０ビット挿入削除およびＦＣＳ
付加チェックを行うためには端末数と同数のデータリン
ク制御回路が必要であった。図５に従来例の構成を示
す。端末１０１からの受信データは時分割多重回路１０
２で送受信クロック線１０４上のクロックおよび送受信
フレームパルス線１０５上のパルスに同期して送受信デ
ータ線１０３上に時分割多重され、データリンク処理部
１１４に送受される。データリンク処理部１１４の時分
割多重回路１０６で端末数と同じ数の送受信データクロ
ック線１１３に多重分離し、端末数と同数のデータリン
ク処理回路１０７でフラグ検出削除、０ビット削除およ
びＦＣＳチェックを行う。データリンク処理回路１０７
はインタフェース回路１０８、バス１１５、バッファメ
モリ１０９およびバス１１０を介して受信データをＣＰ
Ｕ１１２に転送し、送受信完了割り込み線１１１を介し
て受信を通知する。
【０００３】
【発明が解決しようとする課題】このように従来例回路
では、端末数分の処理回路が必要になり、取り扱う端末
数が多くなると回路規模が大きくなり、データリンク処
理回路の集約化、ＬＳＩ化に適さない欠点があった。
では、端末数分の処理回路が必要になり、取り扱う端末
数が多くなると回路規模が大きくなり、データリンク処
理回路の集約化、ＬＳＩ化に適さない欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、データリンク制御回路の個数を端末個数以下にする
手段をもつ通信制御装置を提供することを目的とする。
で、データリンク制御回路の個数を端末個数以下にする
手段をもつ通信制御装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ｎ個の端末と
ＣＰＵとの間でのデータリンクの確立に際してこの端末
のそれぞれから転送されるＨＤＬＣ手順で規定される情
報を所定ビット数のビット列に分割し、このビット列を
端末毎に設けられたスロットに順次割り付ける多重化手
段を含む時分割多重回路と、この時分割多重回路と上記
ＣＰＵとの間の経路に挿入され、上記ビット列に伝送制
御手順を実行した処理結果を上記ＣＰＵに転送するデー
タリンク制御回路とを備えた通信制御装置において、上
記第一データリンク制御回路をｍ個（１≦ｍ＜ｎ）備
え、上記時分割多重回路から到来するビット列を上記第
一データリンク制御回路のそれぞれに割り振る第一分配
手段と、上記第一データリンク制御回路での処理結果を
一時的に保持する第一状態保持回路と、上記第一データ
リンク制御回路の今回処理結果と上記状態保持回路に保
持された前回処理結果とを組み合わせ、この組み合わせ
データを上記ＣＰＵに転送する制御手段とを備えたこと
を特徴とする。
ＣＰＵとの間でのデータリンクの確立に際してこの端末
のそれぞれから転送されるＨＤＬＣ手順で規定される情
報を所定ビット数のビット列に分割し、このビット列を
端末毎に設けられたスロットに順次割り付ける多重化手
段を含む時分割多重回路と、この時分割多重回路と上記
ＣＰＵとの間の経路に挿入され、上記ビット列に伝送制
御手順を実行した処理結果を上記ＣＰＵに転送するデー
タリンク制御回路とを備えた通信制御装置において、上
記第一データリンク制御回路をｍ個（１≦ｍ＜ｎ）備
え、上記時分割多重回路から到来するビット列を上記第
一データリンク制御回路のそれぞれに割り振る第一分配
手段と、上記第一データリンク制御回路での処理結果を
一時的に保持する第一状態保持回路と、上記第一データ
リンク制御回路の今回処理結果と上記状態保持回路に保
持された前回処理結果とを組み合わせ、この組み合わせ
データを上記ＣＰＵに転送する制御手段とを備えたこと
を特徴とする。
【０００６】ここで、上記ＣＰＵから転送される所定ビ
ット数のビット列に伝送制御手順を実行し、転送に適合
したビット列を端末毎に設けられたスロットに順次割り
付けるｍ個（１≦ｍ＜ｎ）の第二データリンク制御回路
を備え、上記ＣＰＵから転送されたデータをこの第二デ
ータリンク制御回路のそれぞれに割り振る第二分配手段
と、上記第二データリンク制御回路での転送に不適合な
ビット列を一時的に保持する状態保持回路と、上記第二
データリンク制御回路の今回処理結果と上記状態保持回
路に保持された前回処理時の転送に不適合なビット列と
を組み合わせて転送に適合したビット列を生成し、この
ビット列を上記第二データリンク制御回路に転送する第
二制御手段とを備え、上記時分割多重回路は、上記第二
データリンク制御回路から転送されたスロットに順次割
り付けられたビット列を端末毎に結合する分離手段を含
むことが望ましい。
ット数のビット列に伝送制御手順を実行し、転送に適合
したビット列を端末毎に設けられたスロットに順次割り
付けるｍ個（１≦ｍ＜ｎ）の第二データリンク制御回路
を備え、上記ＣＰＵから転送されたデータをこの第二デ
ータリンク制御回路のそれぞれに割り振る第二分配手段
と、上記第二データリンク制御回路での転送に不適合な
ビット列を一時的に保持する状態保持回路と、上記第二
データリンク制御回路の今回処理結果と上記状態保持回
路に保持された前回処理時の転送に不適合なビット列と
を組み合わせて転送に適合したビット列を生成し、この
ビット列を上記第二データリンク制御回路に転送する第
二制御手段とを備え、上記時分割多重回路は、上記第二
データリンク制御回路から転送されたスロットに順次割
り付けられたビット列を端末毎に結合する分離手段を含
むことが望ましい。
【０００７】
【作用】複数個の端末からのデータリンクを時分割多重
されたＨＤＬＣ手順で規定される情報を受信データ線を
介して入力し、受信制御回路の制御に応じて時分割多重
の１フレーム中の奇数端末からのデータは第一データリ
ンク制御回路に入力し、偶数番目の端末からのデータは
第二データリンク制御回路に入力する。第一データリン
ク制御回路は１番目の端末のデータを処理し、第二デー
タリンク制御回路で２番目の端末のデータ受信中に処理
途中結果を状態保持メモリ９に書き込み、また受信デー
タの情報部分を受信バックメモリに書き込む。第一デー
タリンク制御回路は前フレームで受信した１番目の端末
の処理途中結果を状態保持メモリから読み出して引き続
き３番目の端末のデータ受信処理を行う。第二データリ
ンク制御回路での処理も第一データリンク制御回路での
処理と同様であり。また送信時も同様にデータリンク制
御回路を時分割的に使用する。これにより、データリン
ク制御回路の個数が削減できる。
されたＨＤＬＣ手順で規定される情報を受信データ線を
介して入力し、受信制御回路の制御に応じて時分割多重
の１フレーム中の奇数端末からのデータは第一データリ
ンク制御回路に入力し、偶数番目の端末からのデータは
第二データリンク制御回路に入力する。第一データリン
ク制御回路は１番目の端末のデータを処理し、第二デー
タリンク制御回路で２番目の端末のデータ受信中に処理
途中結果を状態保持メモリ９に書き込み、また受信デー
タの情報部分を受信バックメモリに書き込む。第一デー
タリンク制御回路は前フレームで受信した１番目の端末
の処理途中結果を状態保持メモリから読み出して引き続
き３番目の端末のデータ受信処理を行う。第二データリ
ンク制御回路での処理も第一データリンク制御回路での
処理と同様であり。また送信時も同様にデータリンク制
御回路を時分割的に使用する。これにより、データリン
ク制御回路の個数が削減できる。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例の構成図である。この
実施例は、図１に示すように、ｎ個の端末３３とＣＰＵ
１８との間でのデータリンクの確立に際してこの端末３
３のそれぞれから転送されるＨＤＬＣ手順で規定される
情報を所定ビット数のビット列に分割し、このビット列
を端末毎に設けられたスロットに順次割り付ける多重化
手段を含む時分割多重回路３４と、この時分割多重回路
３４とＣＰＵ１８との間の経路に挿入され、上記ビット
列に伝送制御手順を実行した処理結果をＣＰＵ１８に転
送するデータリンク制御回路５および６とを備え、時分
割多重回路３４から到来するビット列をデータリンク制
御回路５および６のそれぞれに割り振る第一分配手段
と、第一データリンク制御回路５および６での処理結果
を一時的に保持する状態保持メモリ９と、データリンク
制御回路７の今回処理結果と状態保持メモリ９に保持さ
れた前回処理結果とを組み合わせ、この組み合わせデー
タをＣＰＵ１８に転送する第一制御手段とを備え、この
第一分配手段とこの第一制御手段とは、受信制御回路７
に含まれ、さらに、ＣＰＵ１８から転送される所定ビッ
ト数のビット列に伝送制御手順を実行し、転送に適合し
たビット列を端末毎に設けられたスロットに順次割り付
けてるデータリンク制御回路２２および２３を備え、Ｃ
ＰＵ１８から転送されたデータをこの第二データリンク
制御回路２２および２３のそれぞれに割り振る第二分配
手段と、第二データリンク制御回路２２および２３での
転送に不適合なビット列を一時的に保持する状態保持メ
モリ２６と、データリンク制御回路２２および２３の今
回処理結果と状態保持メモリ２６に保持された前回処理
時の転送に不適合なビット列とを組み合わせて転送に適
合したビット列を生成し、このビット列を第二データリ
ンク制御回路２２および２３に転送する第二制御手段と
を備え、上記第二分配手段とこの第二制御手段とは、送
信制御回路２４に含まれ、時分割多重回路３４は、デー
タリンク制御回路２２および２３から転送されたスロッ
トに順次割り付けられたビット列を端末毎に結合する分
離手段を含む。
して説明する。図１はこの実施例の構成図である。この
実施例は、図１に示すように、ｎ個の端末３３とＣＰＵ
１８との間でのデータリンクの確立に際してこの端末３
３のそれぞれから転送されるＨＤＬＣ手順で規定される
情報を所定ビット数のビット列に分割し、このビット列
を端末毎に設けられたスロットに順次割り付ける多重化
手段を含む時分割多重回路３４と、この時分割多重回路
３４とＣＰＵ１８との間の経路に挿入され、上記ビット
列に伝送制御手順を実行した処理結果をＣＰＵ１８に転
送するデータリンク制御回路５および６とを備え、時分
割多重回路３４から到来するビット列をデータリンク制
御回路５および６のそれぞれに割り振る第一分配手段
と、第一データリンク制御回路５および６での処理結果
を一時的に保持する状態保持メモリ９と、データリンク
制御回路７の今回処理結果と状態保持メモリ９に保持さ
れた前回処理結果とを組み合わせ、この組み合わせデー
タをＣＰＵ１８に転送する第一制御手段とを備え、この
第一分配手段とこの第一制御手段とは、受信制御回路７
に含まれ、さらに、ＣＰＵ１８から転送される所定ビッ
ト数のビット列に伝送制御手順を実行し、転送に適合し
たビット列を端末毎に設けられたスロットに順次割り付
けてるデータリンク制御回路２２および２３を備え、Ｃ
ＰＵ１８から転送されたデータをこの第二データリンク
制御回路２２および２３のそれぞれに割り振る第二分配
手段と、第二データリンク制御回路２２および２３での
転送に不適合なビット列を一時的に保持する状態保持メ
モリ２６と、データリンク制御回路２２および２３の今
回処理結果と状態保持メモリ２６に保持された前回処理
時の転送に不適合なビット列とを組み合わせて転送に適
合したビット列を生成し、このビット列を第二データリ
ンク制御回路２２および２３に転送する第二制御手段と
を備え、上記第二分配手段とこの第二制御手段とは、送
信制御回路２４に含まれ、時分割多重回路３４は、デー
タリンク制御回路２２および２３から転送されたスロッ
トに順次割り付けられたビット列を端末毎に結合する分
離手段を含む。
【０００９】次に、この実施例の動作を説明する。
【００１０】先ず、この実施例の動作の概要を説明する
と、時分割多重データリンク処理回路１は、時分割多重
回路３４で多重された複数の端末３３からのデータを処
理し、このデータを受信バッファメモリ１５に書き込
み、受信が完了すると受信完了割り込み線１６を介して
ＣＰＵ１８に受信完了を通知する。また、時分割多重デ
ータリンク処理回路１は、ＣＰＵ１８からバス１７を介
して送信要求を受けると、送信バッファメモリ３１から
データを読み出し、時分割多重回路３４を介して端末３
３にデータを送信する。
と、時分割多重データリンク処理回路１は、時分割多重
回路３４で多重された複数の端末３３からのデータを処
理し、このデータを受信バッファメモリ１５に書き込
み、受信が完了すると受信完了割り込み線１６を介して
ＣＰＵ１８に受信完了を通知する。また、時分割多重デ
ータリンク処理回路１は、ＣＰＵ１８からバス１７を介
して送信要求を受けると、送信バッファメモリ３１から
データを読み出し、時分割多重回路３４を介して端末３
３にデータを送信する。
【００１１】次に、この実施例の受信動作を説明する。
図２で、（ａ）は端末３３のうちの端末ｎから送信され
るデータの構成を示し、（ｂ）は端末３３のうちの端末
ｎ＋１から送信されるデータの構成を示す。（ｃ）は、
受信フレームパルス線４を介して受信する受信フレーム
パルスを示す。（ｄ）は時分割多重回路３４から受信デ
ータ線２を介して時分割多重データリンク処理回路１が
受信する受信データの構成を示し、（ｅ）は受信データ
のひとつのフレームの構成を示し、（ｆ）は受信クロッ
ク線３上の受信クロックの波形を示し、（ｇ）はタイム
スロットｎおよびｎ＋１のビット構成を示す。複数の端
末３３のうちのｎ番目の端末のデータは受信データ線２
上のタイムスロットｎに、ｎ＋１番目の端末のデータは
タイムスロットｎ＋１に多重される。この際に、各端末
３３のオクテット開始時点と受信フレームパルス線４に
よって規定されるフレームの開始時点とは一致しないの
で各端末３３の１オクテットデータは受信データ線２上
の２フレームに分割されて多重されることがある。時分
割多重データリンク処理回路１の受信データ線２上に受
信クロック線３上のクロックおよび受信フレームパルス
線４上のフレームパルスに同期して入力された端末３３
からのデータは、受信制御回路７でタイムスロット番号
が検出され、タイムスロットｎをデータリンク制御回路
５にタイムスロットｎ＋１をデータリンク制御回路６に
入力するように切り替え信号線８を介して入力切り替え
が行われる。
図２で、（ａ）は端末３３のうちの端末ｎから送信され
るデータの構成を示し、（ｂ）は端末３３のうちの端末
ｎ＋１から送信されるデータの構成を示す。（ｃ）は、
受信フレームパルス線４を介して受信する受信フレーム
パルスを示す。（ｄ）は時分割多重回路３４から受信デ
ータ線２を介して時分割多重データリンク処理回路１が
受信する受信データの構成を示し、（ｅ）は受信データ
のひとつのフレームの構成を示し、（ｆ）は受信クロッ
ク線３上の受信クロックの波形を示し、（ｇ）はタイム
スロットｎおよびｎ＋１のビット構成を示す。複数の端
末３３のうちのｎ番目の端末のデータは受信データ線２
上のタイムスロットｎに、ｎ＋１番目の端末のデータは
タイムスロットｎ＋１に多重される。この際に、各端末
３３のオクテット開始時点と受信フレームパルス線４に
よって規定されるフレームの開始時点とは一致しないの
で各端末３３の１オクテットデータは受信データ線２上
の２フレームに分割されて多重されることがある。時分
割多重データリンク処理回路１の受信データ線２上に受
信クロック線３上のクロックおよび受信フレームパルス
線４上のフレームパルスに同期して入力された端末３３
からのデータは、受信制御回路７でタイムスロット番号
が検出され、タイムスロットｎをデータリンク制御回路
５にタイムスロットｎ＋１をデータリンク制御回路６に
入力するように切り替え信号線８を介して入力切り替え
が行われる。
【００１２】図３はデータリンク制御回路５およびデー
タリンク制御回路６の処理タイミングを示す。データリ
ンク処理回路５はタイムスロットｎの８ビットデータを
受信するとフラグ検出、０ビット削除およびＦＣＳ演算
を順次行う。次に、データリンク制御回路５は処理結果
と受信した８ビットデータがアドレス、制御部および情
報部であればそのデータを状態保持メモリ書き込み読み
出し線アドレス線データ線１０を介して状態保持メモリ
９に書き込む。データリンク制御回路５はアドレス、制
御部および情報部受信時には前フレームで受信したタイ
ムスロットｎのデータを状態保持メモリ９から読み出
し、現フレームで受信したタイムスロットｎのデータと
組み合せて１オクテットのデータを作成し、アドレス
部、制御部および情報部のデータをデータ線１１、シリ
アル／パラレル変換回路１２およびデータ線１３を介し
て受信バッファメモリ書き込み信号線アドレス線１４上
の信号の制御により受信バッファメモリ１５に書き込
む。また終端フラグ受信時には、受信完了割り込み線１
６を介してＣＰＵ１８に受信が完了したことを通知す
る。以上の動作が終了するとタイムスロットｎ＋２を受
信する前に前フレームでのタイムスロットｎ＋２の処理
結果を状態保持メモリ９から読み出し、続いてタイムス
ロットｎ＋２の受信データが入力されるとタイムスロッ
トｎの場合と同様の処理を行う。データリンク制御回路
６も同様の処理を行うが、データリンク制御回路５が端
末３３からのタイムスロットｎを入力中には内部処理を
行い、データリンク制御回路５が内部処理を行っている
タイムスロットｎ＋１ではタイムスロットｎ＋１の入力
が行われる。次に、図３に記述された各処理の内容を説
明する。データリンク制御回路５は、処理で、タイム
スロットＴＳn 上の受信データＡ6 、Ａ7 およびＢ1 〜
Ｂ5 を入力し、フラグ検出、０ビット削除およびＣＲＣ
チエックを行い、処理で、状態保持メモリ１４にこの
処理の処理結果を書き込む。処理で、タイムスロッ
トＴＳn の前フレームでの受信データを読み出し、処理
で、１オクテットのデータを作成して受信バッファメ
モリ１５に書き込む。処理で、タイムスロットＴＳ
n+2 の前フレームでの処理結果を状態保持メモリ９から
読み出す。データリンク制御回路６は、処理で、デー
タリンク制御回路５の処理の終了を契機にタイムスロ
ットＴＳn+1 上の受信データＸ4 〜Ｘ7およびＹ0 〜3
を入力する。
タリンク制御回路６の処理タイミングを示す。データリ
ンク処理回路５はタイムスロットｎの８ビットデータを
受信するとフラグ検出、０ビット削除およびＦＣＳ演算
を順次行う。次に、データリンク制御回路５は処理結果
と受信した８ビットデータがアドレス、制御部および情
報部であればそのデータを状態保持メモリ書き込み読み
出し線アドレス線データ線１０を介して状態保持メモリ
９に書き込む。データリンク制御回路５はアドレス、制
御部および情報部受信時には前フレームで受信したタイ
ムスロットｎのデータを状態保持メモリ９から読み出
し、現フレームで受信したタイムスロットｎのデータと
組み合せて１オクテットのデータを作成し、アドレス
部、制御部および情報部のデータをデータ線１１、シリ
アル／パラレル変換回路１２およびデータ線１３を介し
て受信バッファメモリ書き込み信号線アドレス線１４上
の信号の制御により受信バッファメモリ１５に書き込
む。また終端フラグ受信時には、受信完了割り込み線１
６を介してＣＰＵ１８に受信が完了したことを通知す
る。以上の動作が終了するとタイムスロットｎ＋２を受
信する前に前フレームでのタイムスロットｎ＋２の処理
結果を状態保持メモリ９から読み出し、続いてタイムス
ロットｎ＋２の受信データが入力されるとタイムスロッ
トｎの場合と同様の処理を行う。データリンク制御回路
６も同様の処理を行うが、データリンク制御回路５が端
末３３からのタイムスロットｎを入力中には内部処理を
行い、データリンク制御回路５が内部処理を行っている
タイムスロットｎ＋１ではタイムスロットｎ＋１の入力
が行われる。次に、図３に記述された各処理の内容を説
明する。データリンク制御回路５は、処理で、タイム
スロットＴＳn 上の受信データＡ6 、Ａ7 およびＢ1 〜
Ｂ5 を入力し、フラグ検出、０ビット削除およびＣＲＣ
チエックを行い、処理で、状態保持メモリ１４にこの
処理の処理結果を書き込む。処理で、タイムスロッ
トＴＳn の前フレームでの受信データを読み出し、処理
で、１オクテットのデータを作成して受信バッファメ
モリ１５に書き込む。処理で、タイムスロットＴＳ
n+2 の前フレームでの処理結果を状態保持メモリ９から
読み出す。データリンク制御回路６は、処理で、デー
タリンク制御回路５の処理の終了を契機にタイムスロ
ットＴＳn+1 上の受信データＸ4 〜Ｘ7およびＹ0 〜3
を入力する。
【００１３】次に送信動作について説明する。ＣＰＵ１
８からバス１７を介して送信制御回路２４に対して送信
要求が行われると、送信バッファメモリ読み出し信号ア
ドレス線の制御によりデータ線３０、シリアル／パラレ
ル変換回路２９およびデータ線２８を介して送信バッフ
ァメモリ３１から送信データが読み出され、この送信デ
ータは、受信時と同様に、切り替え信号線２５の制御に
よりｎ番目の端末３３への送信データはデータリンク制
御回路２２へ、ｎ＋１番目の送信データはデータリンク
制御回路２３へ８ビットずつ転送する。データリンク制
御回路２２は送信データを受けとるとフラグ送出を停止
し、送信クロック線２０上のクロックに同期させてタイ
ムスロットｎの上にデータを乗せ、送信データ線１９上
に順次送出する。この際にデータリンク制御回路２２は
ＦＣＳ演算および０ビット挿入を行い、０ビット挿入に
より送信バッファメモリ３１から読み出したデータ８ビ
ットをタイムスロットｎに送信できなかった場合は、未
送信ビットを状態保持メモリ２６に状態保持メモリ書き
込み読み出し信号線アドレス線データ線２７を介して書
き込む。またＣＲＣの演算結果を同様に状態保持メモリ
２６に書き込む。次に前フレームでのタイムスロットｎ
＋２の処理結果を状態保持メモリ２６から読み出し、ｎ
＋２番目の端末へのデータ送信の準備を行う。データリ
ンク制御回路２２は端末ｎへの送信バッファメモリ３１
上のアドレス部、制御部および情報部のすべてのデータ
を送り終えると、ＦＣＳ演算結果によりタイムスロット
ｎに引きつづき１６ビットのＦＣＳおよびフラグを順次
送信し、送信が完了すると送信完了割り込み線３２を介
してＣＰＵ１８に送信の終了を通知する。データリンク
制御回路２３も同様の動作を行い、受信時と同様にデー
タリンク制御回路２２と１タイムスロットごとに交互に
処理を行う。
８からバス１７を介して送信制御回路２４に対して送信
要求が行われると、送信バッファメモリ読み出し信号ア
ドレス線の制御によりデータ線３０、シリアル／パラレ
ル変換回路２９およびデータ線２８を介して送信バッフ
ァメモリ３１から送信データが読み出され、この送信デ
ータは、受信時と同様に、切り替え信号線２５の制御に
よりｎ番目の端末３３への送信データはデータリンク制
御回路２２へ、ｎ＋１番目の送信データはデータリンク
制御回路２３へ８ビットずつ転送する。データリンク制
御回路２２は送信データを受けとるとフラグ送出を停止
し、送信クロック線２０上のクロックに同期させてタイ
ムスロットｎの上にデータを乗せ、送信データ線１９上
に順次送出する。この際にデータリンク制御回路２２は
ＦＣＳ演算および０ビット挿入を行い、０ビット挿入に
より送信バッファメモリ３１から読み出したデータ８ビ
ットをタイムスロットｎに送信できなかった場合は、未
送信ビットを状態保持メモリ２６に状態保持メモリ書き
込み読み出し信号線アドレス線データ線２７を介して書
き込む。またＣＲＣの演算結果を同様に状態保持メモリ
２６に書き込む。次に前フレームでのタイムスロットｎ
＋２の処理結果を状態保持メモリ２６から読み出し、ｎ
＋２番目の端末へのデータ送信の準備を行う。データリ
ンク制御回路２２は端末ｎへの送信バッファメモリ３１
上のアドレス部、制御部および情報部のすべてのデータ
を送り終えると、ＦＣＳ演算結果によりタイムスロット
ｎに引きつづき１６ビットのＦＣＳおよびフラグを順次
送信し、送信が完了すると送信完了割り込み線３２を介
してＣＰＵ１８に送信の終了を通知する。データリンク
制御回路２３も同様の動作を行い、受信時と同様にデー
タリンク制御回路２２と１タイムスロットごとに交互に
処理を行う。
【００１４】すなわち、送信バッファメモリ３１から読
み出されたデータは廃棄され、状態保持メモリ２６から
読み出された８ビットがフレームＮのタイムスロットＴ
ＳNに送信される。この時点で状態保持メモリ２６上の
該当タイムスロットの未送信ビットはクリアされる。送
信バッファメモリ３１から読み出され廃棄されたデータ
は次フレームＮ＋１で同一データが再度読み出されてタ
イムスロットＴＳN に送信される。
み出されたデータは廃棄され、状態保持メモリ２６から
読み出された８ビットがフレームＮのタイムスロットＴ
ＳNに送信される。この時点で状態保持メモリ２６上の
該当タイムスロットの未送信ビットはクリアされる。送
信バッファメモリ３１から読み出され廃棄されたデータ
は次フレームＮ＋１で同一データが再度読み出されてタ
イムスロットＴＳN に送信される。
【００１５】次に、図４に記述された各処理の内容を説
明する。データリンク制御回路２２は、フレームＮのタ
イムスロットＴＳn 上の送信データＴＳn の処理に際し
て、処理で、状態保持メモリ２６から前フレームの送
信状況、０ビット挿入のあふれビットを読み出し、処理
で、送信バッファメモリ３１からデータＡ0 〜Ａ7を
読み込み、処理で、０ビット挿入およびＣＲＣ演算を
行って送信データを作成し、処理で、ＣＲＣ演算結
果、０ビット挿入によりあふれたビット（この場合は、
ビットＡ7 ）および送信状況を状態保持メモリ２６に書
き込む。処理で、処理で作成されたデータはこのデ
ータの時分割多重回路３４へのシリアル送信が完了する
まで保持される。また、このデータリンク制御回路２２
での処理が終了すると、データリンク制御回路２３
は、処理で、フレームＮのタイムスロットＴＳn+1 上
の送信データの処理を開始する。この処理に際して、デ
ータリンク制御回路２２でのタイムスロットＴＳn 上の
送信データの処理に準じた処理が行われるが、０ビット
挿入は行われない。処理で、データリンク制御回路２
２は、フレームＮのタイムスロットＴＳn+2 上の送信デ
ータの処理を行う。このようにデータリンク制御回路２
２および２３で交互に処理を行ってフレームＮの送信デ
ータのすべての処理が終了すると、フレームＮ＋１の処
理に移るが、このフレームＮ＋１のタイムスロットＴＳ
n 上の送信データの処理に際しては、処理で、データ
リンク制御回路２２により送信バッファメモリ３１から
データＡ8〜Ａ14を、状態保持メモリ２６からデータＡ
7 がそれぞれ読み出され、処理後にＡ14が状態保持メモ
リ２６に書き込まれる。
明する。データリンク制御回路２２は、フレームＮのタ
イムスロットＴＳn 上の送信データＴＳn の処理に際し
て、処理で、状態保持メモリ２６から前フレームの送
信状況、０ビット挿入のあふれビットを読み出し、処理
で、送信バッファメモリ３１からデータＡ0 〜Ａ7を
読み込み、処理で、０ビット挿入およびＣＲＣ演算を
行って送信データを作成し、処理で、ＣＲＣ演算結
果、０ビット挿入によりあふれたビット（この場合は、
ビットＡ7 ）および送信状況を状態保持メモリ２６に書
き込む。処理で、処理で作成されたデータはこのデ
ータの時分割多重回路３４へのシリアル送信が完了する
まで保持される。また、このデータリンク制御回路２２
での処理が終了すると、データリンク制御回路２３
は、処理で、フレームＮのタイムスロットＴＳn+1 上
の送信データの処理を開始する。この処理に際して、デ
ータリンク制御回路２２でのタイムスロットＴＳn 上の
送信データの処理に準じた処理が行われるが、０ビット
挿入は行われない。処理で、データリンク制御回路２
２は、フレームＮのタイムスロットＴＳn+2 上の送信デ
ータの処理を行う。このようにデータリンク制御回路２
２および２３で交互に処理を行ってフレームＮの送信デ
ータのすべての処理が終了すると、フレームＮ＋１の処
理に移るが、このフレームＮ＋１のタイムスロットＴＳ
n 上の送信データの処理に際しては、処理で、データ
リンク制御回路２２により送信バッファメモリ３１から
データＡ8〜Ａ14を、状態保持メモリ２６からデータＡ
7 がそれぞれ読み出され、処理後にＡ14が状態保持メモ
リ２６に書き込まれる。
【００１６】
【発明の効果】本発明は、以上説明したように、データ
リンク制御回路の内部状態を状態保持回路との間で入れ
かえて１つのデータリンク制御回路で複数の端末を処理
するので、データリンク処理の回路規模を小さくできる
効果がある。
リンク制御回路の内部状態を状態保持回路との間で入れ
かえて１つのデータリンク制御回路で複数の端末を処理
するので、データリンク処理の回路規模を小さくできる
効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】本発明実施例の受信動作を示すタイミング図。
【図３】本発明実施例の受信処理動作を示すタイミング
図。
図。
【図４】本発明実施例の送信処理動作を示すタイミング
図。
図。
【図５】従来例の構成を示すブロック構成図。
１ 時分割多重データリンク処理回路 ２ 受信データ線 ３ 受信クロック線 ４ 受信フレームパルス線 ５ データリンク制御回路 ６ データリンク制御回路 ７ 受信制御回路 ８ 切り換え信号線 ９ 状態保持メモリ １０ 状態保持メモリ書き込み読み出し線アドレス線デ
ータ線 １１ データ線 １２ シリアル／パラレル変換回路 １３ データ線 １４ 受信バッファメモリ書き込み信号線アドレス線 １５ 受信バッファメモリ １６ 受信完了割り込み線 １７ バス １８ ＣＰＵ １９ 送信データ線 ２０ 送信クロック線 ２１ 送信フレームパルス線 ２２ データリンク制御回路 ２３ データリンク制御回路 ２４ 送信制御回路 ２５ 切り替え信号線 ２６ 状態保持メモリ ２７ 状態保持メモリ書き込み読み出し信号線アドレス
線データ線 ２８ データ線 ２９ シリアル／パラレル変換回路 ３０ データ線 ３１ 送信バッファメモリ ３２ 送信完了割り込み線 ３３ 端末 ３４ 時分割多重回路 ３５ 送信バッファメモリ読み出し信号線アドレス線 １０１ 端末 １０２ 時分割多重回路 １０３ 送受信データ線 １０４ 送受信クロック線 １０５ 送受信フレームパルス線 １０６ 時分割多重回路 １０７ データリンク処理回路 １０８ インタフェース回路 １０９ バッファメモリ １１０ バス １１１ 送受信完了割り込み線 １１２ ＣＰＵ
ータ線 １１ データ線 １２ シリアル／パラレル変換回路 １３ データ線 １４ 受信バッファメモリ書き込み信号線アドレス線 １５ 受信バッファメモリ １６ 受信完了割り込み線 １７ バス １８ ＣＰＵ １９ 送信データ線 ２０ 送信クロック線 ２１ 送信フレームパルス線 ２２ データリンク制御回路 ２３ データリンク制御回路 ２４ 送信制御回路 ２５ 切り替え信号線 ２６ 状態保持メモリ ２７ 状態保持メモリ書き込み読み出し信号線アドレス
線データ線 ２８ データ線 ２９ シリアル／パラレル変換回路 ３０ データ線 ３１ 送信バッファメモリ ３２ 送信完了割り込み線 ３３ 端末 ３４ 時分割多重回路 ３５ 送信バッファメモリ読み出し信号線アドレス線 １０１ 端末 １０２ 時分割多重回路 １０３ 送受信データ線 １０４ 送受信クロック線 １０５ 送受信フレームパルス線 １０６ 時分割多重回路 １０７ データリンク処理回路 １０８ インタフェース回路 １０９ バッファメモリ １１０ バス １１１ 送受信完了割り込み線 １１２ ＣＰＵ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/08
Claims (2)
- 【請求項１】 ｎ個の端末とＣＰＵとの間でのデータリ
ンクの確立に際してこの端末のそれぞれから転送される
ＨＤＬＣ手順で規定される情報を所定ビット数のビット
列に分割し、このビット列を端末毎に設けられたスロッ
トに順次割り付ける多重化手段を含む時分割多重回路
と、この時分割多重回路と上記ＣＰＵとの間の経路に挿
入され、上記ビット列に伝送制御手順を実行した処理結
果を上記ＣＰＵに転送するデータリンク制御回路とを備
えた通信制御装置において、 上記第一データリンク制御回路をｍ個（１≦ｍ＜ｎ）備
え、 上記時分割多重回路から到来するビット列を上記第一デ
ータリンク制御回路のそれぞれに割り振る第一分配手段
と、 上記第一データリンク制御回路での処理結果を一時的に
保持する第一状態保持回路と、 上記第一データリンク制御回路の今回処理結果と上記状
態保持回路に保持された前回処理結果とを組み合わせ、
この組み合わせデータを上記ＣＰＵに転送する制御手段
とを備えたことを特徴とする通信制御装置。 - 【請求項２】 上記ＣＰＵから転送される所定ビット数
のビット列に伝送制御手順を実行し、転送に適合したビ
ット列を端末毎に設けられたスロットに順次割り付ける
ｍ個（１≦ｍ＜ｎ）の第二データリンク制御回路を備
え、上記ＣＰＵから転送されたデータをこの第二データ
リンク制御回路のそれぞれに割り振る第二分配手段と、
上記第二データリンク制御回路での転送に不適合なビッ
ト列を一時的に保持する状態保持回路と、上記第二デー
タリンク制御回路の今回処理結果と上記状態保持回路に
保持された前回処理時の転送に不適合なビット列とを組
み合わせて転送に適合したビット列を生成し、このビッ
ト列を上記第二データリンク制御回路に転送する第二制
御手段とを備え、上記時分割多重回路は、上記第二デー
タリンク制御回路から転送されたスロットに順次割り付
けられたビット列を端末毎に結合する分離手段を含む請
求項１記載の通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177048A JPH0621994A (ja) | 1992-07-03 | 1992-07-03 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177048A JPH0621994A (ja) | 1992-07-03 | 1992-07-03 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621994A true JPH0621994A (ja) | 1994-01-28 |
Family
ID=16024231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177048A Pending JPH0621994A (ja) | 1992-07-03 | 1992-07-03 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621994A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7947739B2 (en) | 2004-03-04 | 2011-05-24 | Ferring B.V. | Tranexamic acid formulations |
| US8022106B2 (en) | 2004-03-04 | 2011-09-20 | Ferring B.V. | Tranexamic acid formulations |
-
1992
- 1992-07-03 JP JP4177048A patent/JPH0621994A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7947739B2 (en) | 2004-03-04 | 2011-05-24 | Ferring B.V. | Tranexamic acid formulations |
| US8022106B2 (en) | 2004-03-04 | 2011-09-20 | Ferring B.V. | Tranexamic acid formulations |
| US9060939B2 (en) | 2004-03-04 | 2015-06-23 | Ferring B.V. | Tranexamic acid formulations |
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