JPS63171041A - デ−タ・パケット交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ・パケット交換システムに関し。

特に、データ・パケット伝送ネットワークに有用な経路
指定交換局に関する。

〔従来の技術〕

階層伝送及び交換ネットワークにおいて、経路指定交換
局は、多量のトラフィックを処理する。

ネットワークにおいて、経路指定交換局の数が増えたと
き、それは複雑な相互連結のメツシュとなる。大きな経
路指定交換局は、相互連結のメツシーの複雑さを減少さ
せるために供給されなければならない。この問題はデー
タ伝送ネットワークに限定されず、それはすでに通例の
経路指定局、少数の国有経路指定局側で供給されている
電話交換ネットワークで存在していた。もちろん、この
問題は、現在開発中のディジタル総合通信網ｌ５ＤＮに
おいても存在するだろう。

〔発明が解決しようとする問題点〕

現在２５交換局を持つフランスのデータ・ｉＥケノト伝
送及び交換ネットワークＴＲＡＮＳＰＡＣは、すでに経
路指定交換局の使用を必要としている。この目的のため
に開発された経路指定局は、しかしながら、１秒当り７
５００パケットのトラフィック上限を持つ。この制限さ
れた処理能力では、経路指定局の数の増加とそれに続い
て複雑な同期を導くだろう。

本発明の目的は、１秒轟’）１００，０００　ノｆケッ
トまで交換できる大きな交換及び経路指定局を提供する
ことにある。

〔問題点を解決するための手段〕

知られているパケット交換システムの性能は。

実際に、複雑な伝送手順の使用、大きなバクファメモリ
の使用、及び現存する計算機システムアーキテクチュア
の使用によって制限される。この点について、計算機シ
ステムにおいては、データの交換は上述した１秒車、ｉ
ｌ）　７５００　ＩＩパケットトラフィックを制限する
従来の低速バスによって実行される。

本発明の特徴によれば、入力パケットを受信する複数の
入力モジニール、出カッｅケットを伝送する複数の出力
モジュール、経路指定モジュールに分割された二重アク
セス主メモリ、及び資源管理モジュールとを有し、又８
時分割モードで選択された入力モジュールをそれぞれ主
メモリ内の選択された経路指定モジュールに接続するた
めの入力時分割バスと２時分割モードで主メモリ内の選
択された経路指定モジュールをそれぞれ選択された出力
モジュールに接続するための出力時分割バスとを持ち、
資源管理モジュールが、一方で入力時分割バスによって
入力モジニール及び主メモリに両方向に接続され、他方
で出力時分割／Ｓスによって出力モジュール及び主メモ
リに両方向に接続されているデータ・パケット交換シス
テムが提供される。

他の特徴によれば、入力又は出力の各時分割バスは、各
々が平列バイトのデータを伝送する複数組のデータ・ワ
イヤと時間間隔の周期的に起こるフレームを形成する時
間間隔の識別子を伝送する一組の時分割識別ワイヤとを
持ち、各フレームは２Ｋ時間間隔を含み、フレーム列に
おいて２時間間隔は２Ｋ１（Ｋ１はＫよシ小さい）間隔
離れていて時分割伝送チャネルを形成し２時分割チャネ
ルは２Ｋ　−Ｋ　１の数あシュ上記時分割チャネルの１
つは。

入力かまだは出力モジュールと資源管理モジュールとの
間でメツセージを送るために予約される。

他の特徴によれば、メツセージを送るために予約された
時分割チャネルにおいて２時間間隔が各各モジュールに
割付けられている。

他の特徴によれば、信号を送るために予約された時分割
チャネルにおいて、偶数の（又は奇数の）ランク時間間
隔はそれが入力又は出力時分割バスであるかによってそ
れぞれ入力又は出力モジュールに割付けられ、奇数の（
又は偶数の）ランク間隔が資源管理モジュールに割付け
られている。

他の特徴によれば、入力時分割バス上へ運ばれる主メモ
リへの又は出力時分割バス上へ運ばれる主メモリからの
各パケット伝送に対して、信号を送るために予約された
時分割チャネル以外の時分割チャネルの間で選択された
１つの時分割チャネルが割当てられる。

他の特徴によれば、複数組のデータ・ワイヤが。

ノクケット・データ又は入力又は出力モジュール識別子
を伝送するために使用される第１の組のワイヤ、経路指
定モジュール識別子を伝送するために使用される第２の
組のワイヤ、ノクケットの終了信号を伝送するために使
用される第３の組のワイヤ。

及びチャネル割当を伝送するために使用される第４の組
のワイヤから成る。

他の特徴によれば、入力時分割バスにおいて。

第１の組のワイヤは、最初に、入力モジュールに割当て
られた偶数の（又は奇数の）ランク間隔中。

交換されるべきｉ？チケット経路指定データをこの人力
モジュールから資源管理モジュールへ伝送するために使
用され、それから、それに応答して。

メツセージを送るために予約された時分割チャネルの奇
数の（又は偶数の）ランク間隔の１つの間：同じ時間間
隔中受信する同じ人力モジュールの識別子を伝送するた
めに使用され、第４の組のワイヤを通して２割当てられ
たチャネルの識別子を伝送し、メモリは、又、同じ時間
間隔中、第４の組のワイヤを経て割当てられたチャネル
の識別子と第２の組のワイヤによってパケットを格納す
るために選択された経路指定モジュールの識別子を受信
し、有用なデータの交換が、第１の組のワイヤ上で入力
モジ具−ルとそのために選択された経路指定モジュール
間で割当てられたチャネルの連続する時間間隔中、第３
の組のワイヤ上に伝送されメ゛モリ及び資源管理モジュ
ールで同時に受信されるパケットの終了信号を伴う最後
のバイトのパケットまで実行される。

他の特徴によれば、出力時分割バスにおいて。

第１の組のワイヤは、最初に、メツセージを送るために
予約された時分割チャネルの奇数の（又は偶数の）ラン
ク間隔中、パケットを伝送するために予定された出力モ
ジュールの識別子を伝送するために使用され、前記出力
モジュールは、同じ時間間隔中２割当てられたチャネル
の識別子を受信し、メモリは、又同じ時間間隔中、第４
の組のワイヤを通って割当てられたチャネルの識別子と
第２の組のワイヤを通って前記パケットが格納される経
路指定モジュールの識別子を受信し、格納されたパケッ
トからの有用なデータの交換は・、第１の組のワイヤ上
を経路指定モジュール間に割付けられたチャネルの連続
した時間間隔中、第３の組のワイヤ上に送出されかつ出
力モジュール及び資源管理モジュールで同時に受信され
るパケットの終了信号を伴った最終バイトのパケットま
で実行される。

〔実施例〕

以下２本発明の実施例について図面を参照して説明する
。

第１図の経路指定交換局は、複数の入力モジュールＰＥ
Ｉ〜ＰＥｒ　、複数の出カモジュールＰｓｉ〜ＰＳｒ、
二重アクセス主メモリＭ、資源管理モジュールＧＲ，入
力時分割バスＢＨＤＥ、出力時分割バスＢＨＤＳから成
る。交換局は、又、データ処理バスを持っていても良い
。

入力モジュールＰＥ１〜ＰＥｒの各々は、一方で、入力
カプラＣＥを介してデータ・パケットを伝送する多数の
入力回線ＬＥに接続され、他方で。

時分割モードで対応づけられた入力カプラＣＥから受信
されたパケットの内容を伝送する入力時分割バスＢＨＤ
Ｅに接続されている。

出力モジュールＰＳ１〜ＰＳｒの各々は、一方で。

出力カプラＣ８を介して伝送されるべきデータ・パケッ
トを伝送する複数の出力回線ＬＳに接続され、他方で２
時分割モードでデータ・パケットを送る出力時分割バス
ＢＨＤＳに接続されている。

主メモリ　Ｍは二重アクセスメモリであって、一方のア
クセスは書込みのため入力時分割バスＢＨＤＥに接続さ
れ、他方のアクセスは読出しのため出力時分割バスＢＨ
ＤＳに接続されている。メモｉＪ　Ｍは。

実際には、セグメン）ＰＴＩ〜ＰＴｒに区分けされ。

それら自身ベージＰＡＬ〜ＰＡ５に分割されている。

セグメン）ＰＴｉ内の１つのベージＰＡｊは経路指定モ
ジュールＰＴｉ　、　ＰＡｊで構成されている。

バスＢＨＤＥ及びＢＨＤＳは高速時分割バスであって。

その上のデータは繰シ返し発生する時間フレーム上に規
定された時分割チャネル上を伝送される。

各フレームは２Ｋの時間フレームを持つ。記述された例
において、に＝８．各フレームは２５６時間間隔ＩＴＯ
〜ＩＴ２５５を持つ＝第２図において、フレームＴ（ｉ
−１）が先行し、フレーム’ｒ（ｉ＋１）が続くフレー
ムＴｉが示されている。第２図のフレームＴｉの各カラ
ムにおいて１時間間隔がお互に続き。

カラムの下の部分が到着した時２次の時間間隔は次のカ
ラムの上である。他の方向において２時間間隔は８つの
行ＣＯ〜Ｃ７のグループを構成している。本発明の交換
システムにおいて、完全なフレーム列の各行はチャネル
Ｃｉに対応している。

２つの時分割バスＢＨＤＥ及びＢＨＤＳにおいて、第１
のチャネルすなわちチャネルＣＯは信号を送るために予
約される。従って、バスＢＨＤＥのチャネルＣｏは、一
方で管理モジュールＧＲ′間で交換される信号を、他方
で入力モジュールＰＥｉとメモリＭの入力アクセス間で
交換される信号を送るために役立つ。バスＢＨＤＳのチ
ャネルＣＯは、一方で管理モジュールＧＲ間で交換され
る信号を、他方で出力モジュールＰＳｉとメモリＭの出
力アクセス間で交換される信号を送るために使用される
。

バスＢＨＤＥの他のチャネルＣ１〜ｃ７の各々は。

メモリＭの入力アクセスにデータ・パケットを伝送する
ために必要な時間、入力モジュールに割当てられる。／
ＪスＢＨＤＳのチャネル０１〜ｃ７の各々は、それにデ
ータ・パケットを伝送するためにメモリＭからの出力ア
クセスのために必要な時間。

出力モジュールＰＳｉに割当てられる。

バスＢＨＤＥ及びＢＨＤＳは同一で、第３図及び第めに
使用される９つのワイヤＤ０〜Ｄ８　＋チャネル番号Ｋ
を伝送するために使用される３つのワイヤＤ１０〜Ｄ１
２．時間間隔ＩＴＯ−ｌＴ２５５　ノＲ別子を伝送する
ために使用される８つのワイヤＤ２０−Ｄ２７．主メモ
リＭ内の経路指定モノーールＰＴ’＋　＋　ＰＡＪをア
ドレス指定するために使用される８つのワイヤＤ３０−
Ｄ３７．妥当性検査信号ＶＡＬＥを伝送するたくに使用
される１つのワイヤＤ４０．及びクロック信号を伝送す
るために使用される１つのワイヤＤ５０から成る。

バスＢＨＤＥの動作に関して、信号を送るために予約さ
れたチャネルｃｏにおいて、１６の奇数の時間間隔、す
なわちＩＴ８　、ｌＴ２４　、・・・、は管理モジュー
ルＧＲから入力モジュールＰＥＩ−ＰＥｎへの伝送のた
めに予約され、ここで、ユは１６以下であわ、そして１
６の偶数の時間間隔、すなわちＩＴＯ、ｌＴ１６　、・
・・、は入力モジュールから管理モジュールＧＲへの伝
送のために予約される。

次に、偶数ランクのためにＺＴｓ（ｆ）によってチャネ
ルＣＯの時間間隔を指定し、ここでｉは入力モジュール
ＰＥｉの識別子を表わし、１組の時間間隔ＩＴｓ（ｆ）
はＩＴｓによって指定され、そして奇数ランクに対して
ＩＴｇｅによって指定される。言い替えれば２時間間隔
ＩＴｓ（ｉ）は信号メツセージを管理モジュールへ伝送
する入力モジュールを識別する。他方、各時間間隔ＩＴ
ｇｅは管理モジュールによって伝送されるメツセージを
指定し、入力モジ−・−ルの識別子はメツセージ内に含
まれる。バスＢＨＤＳの動作に関して、そのチャネルＣ
Ｏにおいて、出力モノーールを入力モジュールに置換し
て偶数及び奇数の時間間隔が同様に割当てられる。

ワイヤＤ２０〜Ｄ２７によって伝送されるワードを考え
た場合、Ｄ２０−Ｄ２２Ｋよって伝送される３つの最上
位のビットは使用中チャネルを指定し、それがＣＯとか
かわるとき、Ｄ２３によって伝送されるビットは伝送方
向を規定し、そして４つの最下位のビットは信号内に包
含された入力（又は出力）モジュールを指定する。

詳細には論じないが２本発明の動作をよシ良くわかるた
めに、バスＢＨＤＥの動作の１つのフェーズを以下に手
短に述べる。

入力モジュールＰＥｉがパケットを伝送するために作動
可能であるとき、それは、ワイヤＤ０〜Ｄ７を介して、
チャネルＣＯ内のそれに対応づけられた偶数の時間間隔
ｚＴｓ（ｉ）中、関係するパケットの経路指定バイト、
すなわちそのパケットの第１のバイトを伝送する。管理
モジュールＧＲはこの経路指定バイトを受信し、そして
チャネル０１〜Ｃ７から使用されないでいるチャネルば
かシでなく使用されないでいる経路指定モジュールをシ
ークするために処理する。

いったん使用されないでいる経路指定モジュールＰＴｉ
　、　ＰＡｊ及び使用されないでいるチャネルＣｉを見
つけると、管理モジュールＧＲは、第１の次の解放され
た時間間隔ＩＴｇｅ中、当該モジュールへ使用されない
でいるチャネルの番号Ｋを伝送し。

そのモジュールはバス・データ・ワイヤＤ０〜Ｄ７に伝
送されたその識別子を認識する。このチャネルＣｉの各
時間間隔で、入力モジュールはワイヤＤ０〜Ｄ７ヘデー
タ・バイトを供給するだろう。

パケットの最後のバイトがチャネルＣｉ上に伝送される
ところの時間間隔において、関係した入カモ・ソユール
は、又ワイヤＤ８上に″１１ビット、すなわち５ＴＯＰ
信号を伝送し、この５ＴＯＰ信号は管理モジュールＧＲ
で受信され、管理モジュールＧＲは従ってチャネルＣ３
を再び使用されていないと考え。

そしてそれを再び他のパケットの伝送のために。

同じ人力モジュールの１つとして割当てる。

更に、入力モジュールＰＥｉに割シ付けられたチャネル
の番号Ｋが伝送されるところの同じ時間間隔の間゛、管
理モジュールＧＲは、バスのワイヤＤ３０〜Ｄ３７上で
メモ１．Ｉ　Ｍへ選択された経路指定モジュールの識別
子ＰＴｉ　、　ＰＡｊを伝送する。例えば、ワイヤＤ３
０〜Ｄ３２上に伝送されたビットはセグメン）ＰＴＩ〜
ＰＴｒを識別するのに役立ち、そしてワイヤＤ３３〜Ｄ
３７上に伝送されたビットはセグメント内部のベージＰ
ＡＬ〜ＰＡｓを識別するのに役立つ。例えば、１つのペ
ージは最大２５６バイトを格納するために供給される。

以下の説明を簡単にするため、信号を送っているチャネ
ルを除く、゛同じチャネル番号にの部分である全ての時
間間隔は参照ＩＴＫを持つとする。ワイヤ４０によって
伝送された信号ＶＡＬＥは、バス上を一方向又は他方向
に各情報伝送を伴う。最後に。

速度が時間間隔のそれであるクロック信号Ｈは。

それを必要とする回路に各モードで供給されていると仮
定しよう。

１例として、クロック信号Ｈは８　ＭＨｚの周波数を持
ち、８つのデータ・ワイヤＤ０〜Ｄ７で。

５６Ｍビット／秒の最大理論速度に対応している。

バスＢＨＤＳに関して、構造及び動作は類似しておシ、
特に出力モジュールＰＳｉの説明の間、第１０図に示さ
れている。

詳細に説明する前に、　Ｆ’ＩＦＯメモリと呼び、以下
。

ファイルと呼ばれる経路指定局の異ったモノーールは、
データ人力ＥＤ、データ出カＳＤ、書込み許可入力ＳＴ
、読出し許可久方ｓｏ、ファイルがいっばいでないこと
を示す出力ＩＲ，及びファイルが空でないことを示す出
方ＯＲが供給される。

以下、ファイルの動作は良く知られているものとみなす
。

又、ファイルの出力で小さな時間遅延を持って伝送する
伝送ダートの役割をもつバッファが置かれ、それら出力
で、情報がこれらの入力に印加される。これらバッファ
はファイルの下流にある回路とこれら出力ＥＤ間のあら
ゆる干渉を避けるために使用される。バスの下流で、そ
のような・クソファが、又、利用回路から各バスを良く
分離するために使用される。

第３図に示される入力モジュールＰＥｉは、入力回線カ
プラＣＥに対応づけられ、入力ラインカブラＣＥの入力
は多数の入力回線ＬＥに接続されている。カプラＣＥは
、各々がそれらの経路指定ヘッダを含むパケット内にす
でに配列されたデータを回線から受信するものと仮定し
よう。カプラは図示しないバッファメモリを持ち、その
中で、入力パケットがパケットファイルとどのように配
列されているかは知られているものと仮定する。述べら
れた例において、パケットが８ビツトのバイトから構成
され、経路指定ヘッダが単一ビットで構成されているも
のとしよう。もちろん、以下においては、各々８ビツト
よシ大きい・ぐイトを考えることもできる。そのような
カプラＣＥの構造は。

この分野に属する人には知られており、この問題に関し
ては、フランスのデータ伝送システム”　ＴＲＡＮＳＰ
ＡＣ’　Ｋ関連した文献が参考になる。

以下永日 カプラＣＥは、データファイルＤＯＮのＥＤ大入力第１
の８つのワイヤ、一方でファイルＤＯＮのＥＤ大入力第
９のワイヤに、他方で出力が要求ファイルＦＯＲのＳＩ
大入力ワイヤＳＩＦによって接続されたアンドダートＧ
１の入力に接続された出力ワイヤ５ＴＯＰＥ　、及び一
方でデータファイルＤＯＮの書込み入力に、他方でグー
）Ｇｌの第２の入力に接続された書込み許可ワイヤに接
続されたデータ出力を持つ。ダートＧ１ばかりでなくフ
ァイルＤＯＮ及びＦＯＲは入力モジュール内にある。

カプラＣＥから与えられた各データ・９ケツトは第１の
経路指定モジュールを持つ。／Ｆチケット終了は５ＴＯ
ＰＦワイヤ上の゛１″ビットによって指示される。

入力モジュールにおいて、データファイルＤＯＮのＳＤ
比出力８つのワイヤは、一方で要求レジスタＲＥＲの入
力に、他方でバッファＢＵＦ　１の入力に接続されてい
る。ファイルＤＯＮのＳＤ比出力第９のワイヤ５ＴＯＰ
は、一方でバッファＢＵＦ　１の対応する入力に、他方
でタイマＳＥＱの制御入力に接続されている。ファイル
ＤＯＮは、ワイヤ５ＯＤＯＮ　’ｉ介してタイマＳＥＱ
に接続された読出し入力Ｓｏと、レジスタＲＥＲ及びバ
ッファＢＵＦ　１を介してバスのワイヤＤ４０に接続さ
れたＯＲ入力を持つ。

要求ファイルＦＯＲは、ワイヤＯＲＥ’を介してタイマ
ＳＥＱの制御入力に接続されたＯＲ出力と、ワイヤＳＯ
Ｆを介してタイマＳＥＱの１つの出力に接続された読出
し入力ＳＯを持つ。レジスタＲＥＲの１つの制御入力は
、ワイヤＣＲＥＲを介して、タイマＳＥＱの１つの出力
に接続されている。レジスタＲＥＲは、又、信号ＩＴｓ
（ｉ）が印加される妥当性検査入力を持つ。バッファＢ
ＵＦ　１は信号ＩＴＫが印加される妥当性検査入力を持
つ。タイマＳＥＱは、又、それぞれ信号ＩＴ８（ｉ）及
びＩＴｓ（４１）が印加される２つの制御入力を持つ。

レジスタＲＥＲの出力は、バスＢＩＤＥのワイヤＤ０〜
Ｄ７にそれぞれ接続された８つのワイヤから構成されて
いる。同様に、バッフ’ｙ　ＢＵＦ　１の出力は、ワイ
ヤＤ０〜Ｄ７に接続された８つのデータワイヤとワイヤ
Ｄ８に接続されたワイヤ５ＴＯＰとから構成されている
。

入力モジュールＰＥは、又、第１の入力がバスＢＨＤＥ
のワイヤＤ０〜Ｄ７に接続された識別認識比較器ＲＥＣ
Ｅ　、データ入力がワイヤＤＩ０〜ＤＩ２Ｋ接続された
３つのワイヤから構成されたチャネル識別登録レジスタ
ＲＥＫ　、データ入力がワイヤＤ２０−Ｄ２７に接続さ
れた８つのワイヤから構成された・ぐッファＢＵＦ　２
　、及び第１の入力がワイヤＤ４０に接続された３人カ
アンドグー）Ｇ２を持つ。ダートＧ２の出力は、レジス
タＲＥＫの妥当性検査入力とフリツプフロツプＦＦＩの
クロック入力に接続され、フリップフロラ７″ＦＦ１の
出力は比較器ＣＯＭＰＫの妥当性検査入力に接続されて
いる。バッファＢＵＦ　２の出力及びし・ノスタＲＥＫ
のそれはそれぞれ比較器ＣＯＭＰＫの２つの入力に接続
され、比較器ＣＯＭＰＫの出力ＩＴＫはバッファＢＵＦ
　１の妥当性検査入力に接続されている。尚又、バッフ
ァＢＵＦ　２の出力はデコーダＤＥＣＯＤＦ、の入力に
接続され、デコーダＤＥＣＯＤＥの１つの出力■Ｔｇｅ
はダート０２の第２の入力に、他の出力は第２の比較器
Ｃ０ＭＰＥの１つの入力に接続されている。比較器Ｃ０
ＭＰＥの第２の入力は識別メモリＣＡＲＥの出力に接続
され、識別メモリ　ＣＡＲＥは入力モジュールＰＥｉの
識別を示す信号を発生する。比較器ＣＯＭＰＥは、タイ
マＳＥＱの対応する入力に接続された２つの出力ＩＴＳ
（Ｈ）及びＩＴ、（４１）を持つ。出力ＩＴｓ　（＋　
）は。

又、レジスタＲＥＲの妥当性検査入力に接続されている
。比較器ＲＥＣＥの°第２の入力は、又、Ｒ別メモり　
ＣＡＲＥの出力に接続され、その出力はゲートＧ２の第
３の入力に接続されている。

タイマは、好ましくは、制御信号ＣＲＥＲ、５ＯＤＯＮ
　。

及びＳＯＦ　’ｉ全発生るのに役立つＦＲＯＭメモリで
ある。

第４図のダイアダラムに示されるように、タイマＳＥＱ
の状態は、各パケット伝送で５つのフェーズを通過する
。

一カプラＣＥからモジュールＰＥｉへ伝送されるパケッ
トの終了のための待合せに対応するフェーズ０゜ 一要求を管理モジュールヘアドレス指定するためにモジ
ュールＰＥｉに割当てられた信号を送っている時間間隔
に先行する時間間隔のための待合せに対応するフェーズ
ｌ。

一バスＨＤＢＥへ伝送されたパケットの終了のための待
合せに対応するフェーズ２゜ 一バスＦ［）ＢＥへの７ｊケツトの伝送の終了のだめの
待合せに対応するフェーズ３゜ −ファイ／ｌ／ＦＯＲの空の検出に対応するフェーズ４
　。

タイマにある１つのフェーズから次のフェーズへ通させ
る事象は、順に２次のとおシであるニー完全なパケット
が入力モジュールＰＥｉに到着したことを１″で示し、
入力モジュールが。

それが完全なパケットを受信するまで要求を管理モジュ
ールへ送ることができないと理解される。ファイルＦＯ
ＲのＯＲ出力をテストするのに対応するＥｌ。

−ＩＴ、（Ｈ１）の検出に対応するＥ２゜−ファイルＤ
ＯＮのＳＤ比出力第９のワイヤ上に１”ビットの出力に
対応するＥ３゜ −人カモジュールと経路指定モジュール間の交換の終了
に対応するＥ４゜ 各フェーズの間引き起こされる動作は次のとおシである
ニ ーワイヤＣＲＥＲ上に伝送される信号の制御の下での要
求レジスタＲＥＲのローディング、すなわち、　ＨＥＲ
内の経路指定バイトのローディング。

それから信号５ＯＤＯＮの伝送に対応するＴ２゜−ファ
イルＦＯＲから指令ＳＯＦの読取りに対応するＴ３゜ 一ファイルＦＯＲからの読取シの終了に対応するＴ　４
　、 管理モノニールＧＲにおいて、バスＢ）［）Ｅに対する
アクセス・インタフェース（第５図）は、３つの入力フ
ァイルＣＦ’ＯＲ、ＦＮＰＥ　、及びＦＬＲＥと出力フ
ァイルＦＡＲＥを持つ。尚又、それ社状態レジスタＲＥ
ＧＥＴＡＴ　ｌを持つ。このインタフェースはマイクロ
プロセッサＭＰに接続され、マイクロプロセッサＭＰは
プロセス制御装置の一部分である。従って。

ファイルと状態レジスタはありきたりの内部バスＢＵＳ
工Ｎ１によってマイクロプロセッサに接続されている。

入力ファイルＧＦＯＲ、ＦＮＰＥ　、　ＦＬＲＥのＯＲ
出力は。

それぞれワイヤ０ＲＦＯＲ、０ＲＦＩＴ　、　０ＲＦＬ
ＲＥに接続され、これらワイヤは状態レジスタＲＥＧＥ
ＴＡＴ　１の対応する入力に接続されている。それは入
力ワイヤ５ＩＦＡＲＥによって、ファイルＦＡＲＥのＳ
Ｉ大入力接続され、ファイルＦＡＲＥのＳｏ大入力信号
ＩＴｇｏを受信する。

ファイルＣＦＯＲのＥＤ大入力バスＢＨＤＥのワイヤＤ
Ｏ−Ｄ７に接続され、ファイルＦＮＰＥのそれはワイヤ
Ｄ２４〜Ｄ２７に、及びファイルＦＬＲＥのそれはワイ
ヤＤＩ０〜ＤＩ２Ｋ接続されている。ファイルＦＡＲＥ
（７）ＥＤ比出力バスＢＨＤＥのワイヤＤ０〜Ｄ７．Ｄ
１゜〜Ｄ１２．及びＤ３０−　Ｄ３７に接続されている
。

ファイルＧＦＯＲ及びＦＮＰＥのＳＩ大入力、それぞれ
２つのアンドｒ　−トＧ　３及びＧ４の出力に接続され
、２つのアンドダートＧ３及びＧ４の第１の入力は信号
ＶＡＬＥを受信するためのワイヤＤ４０に接続され、そ
の第２の入力は入力ＩＴ８を受信する。ファイルＦ’Ｌ
ＲＥのＳＩ大入力アンドグー）Ｇ５の出力に接続され、
アンドダートＧ５の１つの入力はｓ’ｒｏｇ信号を受信
するためのワイヤＤ８に接続され。

他の入力は信号ＶＡＬ　ｉ受信するためのワイヤＤ４．
０に接続されている。ファイルＧＦＯＲ、ＦＮＰＥ　、
及び刷子を登録するために使用され、入力モジュールＰ
Ｅｉは、信号を送っているチャネルＣＯ内にそれを識別
する時間間隔ＩＴ３（４）中、ファイルＧＦＯＲ内で受
信される経路指定バイトを伝送する。許可されたワイヤ
０ＲＦＯＲ及び０ＲＦＩＴは、その中に格納されかつ要
求がマイクロプロセッサＭＰによって処理されるべきこ
とを指示する信号をレジスタＲＥＧＥＴＡＴ　１へ伝送
する。後者がレジスタＲＥＧＥＴＡＴ　１を捜すとき、
それは、一方で使用されないでいる経路指定セグメン）
ＰＴ、かつセグメント内の使用されないでいる被−ジＰ
Ａｊを、他方で使用されないでいるチャネルＣミラシー
クする。以下において。

このサーチがどのように実行されるかがわかる。

サーチの結果が肯定であるとき、マイクロプロセッサＭ
Ｐは、状態レジスタＲＥＧＥＴＡＴ　１へ、それがファ
イルＦＡＲＥの書込み許可制御ワイヤＳ　Ｉ　ＦＡＲＥ
を起動下′ し、かつ、バスＢＵＳＩＮＪ／を介して、それがファイ
ルＦＡＲＥへ使用されるべきチャネルＣｉの識別子とチ
ャネルＣｉ上へ入力モジュールＰＥ４によって伝送され
るパケットを受′信するだろう経路指定モジュールＰＴ
ｉ　、　ＰＡｊのアドレスを伝送することを信号で送る
。

ファイルＦＬＲＥは、ノヤケットの終了で空のチャネル
の識別子を登録するのに役立ち、それはワイヤＤＩを′
１”にセットすることによって５ＴＯＰ信号の送出が信
号で送られる。

入力インタフェース（第５図）は、又、クロック発生器
ＣＬＩ金持ち、クロック発生器ＣＬＩはワイヤＤ５０上
に及びクロック発生器ＣＬＩに接続された号を送るため
又はそこからチャネルＣＯを通してくるために予約され
た時間間隔に対応した信号ＩＴｇ、及びＩＴｓを供給す
る。

入力インタフェース（第５図）は、又、バスＢＵＳＩＮ
Ｔに接続された。使用されないでいるチャネルの番号が
格納されているファイルＦＫＥと、メモリモジュールＭ
の経路指定モジュールＰＴｉ、ＰＡｊの状態を格納する
テーブルＴＢＥを持つ。

制御プロセッサ内に置かれるが、バスＢＵＳＩＮＴに接
続されたマイクロプロセッサＭＰは、それがそれを必要
とする任意の時刻に、レジスタＲＥＧＥＴＡＴ　ｌ内に
格納されたワードを読取ることができる。このワード内
の°゛１″１″ビツト機能と成できる。それは、又、読
取シ及び書込みによって、使用されないでいるチャネル
をシークするためにファイルＦＫＥに１例えば使用され
ないでいるセグメントＰＴｉでそのセグメント内の空の
ページＰＡｊをシークするためにテーブルＴＨＥ″’ｔ
アクセスする。

メモリＭの詳細を論じることをせずに２例えば。

７つのカードすなわちセグメン）ＰＴｉによって。

そのコーディングは３ビツトを必要とし、そして各カー
ドすなわちセグメントは５ビツトでコーディングされる
３２ベージＰＡｊを含む。各啄−ノは。

例えば、最大２５６バイトの容量を持つ。

第１図のメモリ　Ｍは、それ自身制御回路を含むと仮定
し、制御回路は、それらが同時にバスＢＨＤＥからチャ
ネルの識別子にと経路指定ｐ’ｒｉ、　ＰＡｊの識別子
を受信したとき、このチャネル上の到着する・２ケツト
の内容を割当てられたセグメントの割当てられたページ
に書込むことができる。各ページは、ページ内で受信さ
れた各バイトに対して増加されるアドレスポインタに、
結合され、その増加はパケットの最後のバイトに伴う停
止ビットによって終わりとされる。パケットの長さを測
定するポインタの値は、従って、長さメモリと呼ばれる
適切な領域に格納される。

後のバイトで発生されるように、連続的に長さメモリに
格納された値と比較される。

さて、入力モジュールＰＥｉによって経路指定モジュー
ルＰＴ・、ＰＡ・′の方へはいる・にケラトの伝送にｊ 関して、入カモ・ノユールＰＥ□と管理モジュールＧＲ
の動作を説明する。

ファイルＤＯＮがいっばいでないと仮定して、入力カプ
ラＣＥ（第３図）は、そのファイルのＳＩ大入力、入力
ＦＤによってその中にパケットを書込むよう制御する。

ノクケットのワードはバイトで。

第９のワイヤは、各パケットの終了で１ビツトを伝送す
るために予知される。

パケットの各終了はｒ−１−Ｇｌを介して要求ファイル
ＦＯＲの書込み入力を活発にし、°”１″ビツトがその
中に書き込まれる。ＯＲ出力は活発にされ、これはタイ
マＳＥＱの稼動サイクルをトリガする。

尚又、連続して、バッファＢＵＦ　２がワイヤＤ２０〜
Ｄ２７によって伝送される時間間隔ワードの進行に続く
。このワードはデコーダＤＥＣＯＤＥに伝送され。

デコーダＤＥＣＯＤＥはチャネルＣＯ、Ｃ’の連続する
時間間隔の識別子を差し引き、すなわち、一方の出力上
に、同じ参照を運ぶ伝送された信号を、そして。

他方の出力上に、異なった入力モジュールに対応する連
続信号、信号ＩＴＩ）　＋　”・＋　ＩＴＳ（ｉ　ｌ）
”Ｔｓ（ＩＬ・・・、ＩＴｓ（１６）を出力する。これ
ら信号は比較器Ｃ０ＭＰＥでメモ！Ｊ　ＣＡＲの内容と
比較され、ランクｉの入力モジュールに対し比較器ＣＯ
ＭＰＫは時刻ＩＴｓ　（４−１）で第１の信号を、それ
から時刻ＩＴｓ（ｉ）で第２の信号を発生する。タイマ
ＳＥＱ　、それはファイルＦＯＲのＯＲ出力によって起
動されているものとするが、に加えられた第１の信号は
、信号ＣＲＥＲｉ発生させ、信号ＣＲＥＲはレジスタＲ
ＥＲヘファイルＤＯＮから経路指定バイトを読取らせる
。次の信号ＩＴ８（ｉ）は、ワイヤＤ０〜Ｄ７上へレジ
スタＲＥＲの内容の読出しをトリガする。

時刻工Ｔｓ（ｉ）で、バスＢＨＤＥのワイヤＤ２０〜Ｄ
２７は。

路指定バイト及びＩＴｓ（Ｈ）を登録する。もし、ファ
イルＣＦＯＲがあらかじめ空であったなら、ＯＲ出力は
、状態レジスタＲＥＣＥＴＡＴ　ｌ内に、′１”に対応
するビットを置く。状態し・ゾスタＲＥＧＥＴＡＴ　１
内のワードを調べた後、マイクロコンピュータＭＰは入
力交換要求を考慮に入れて、ファイルＦＫＥを参照する
ことによって使用されないでいるチャネルを、そしてテ
ーブルＴＢＥを参照することによって使用されないでい
る経路指定モジュールをシークする。

サーチが否定である限りは、マイクロプロセッサＭＰは
ファイルＧＦＯＲ及びＦＮＰＥの状態を変更しない。サ
ーチが肯定であるや否や、マイクロプロセッサは、ファ
イルＦＡＲＥ内に、ファイルＦＫＥがら読み出されたチ
ャネルの識別子にと、テーブルＴＢＥから読み出された
使用されないでいる経路指定モジュールの識別子ＰＴｉ
、ＰＡｊをロードする。それは。

それから、ファイルＦＮＰＥの第１のワードの内容を翻
訳して呼出す入力モジュールの識別子を推論し。

この識別子をファイルＦＡＲＥへ伝送する。

これら情報を受信する前に、ファイルＦＡＲＥが空Ｄ０
〜Ｄ７上に入力呼出しモジュールの識別子が。

ワイヤＤＩＯ−Ｄｌ、２上にチャネルの識別子Ｋが、そ
してワイヤＤ３０〜Ｄ３７上に経路指定モジュールの識
別子が伝送される。

入力モジュールＰＥｉ　（第３図）において、バッファ
ＢＵＦ　２を介して、デコーダが時間間隔ＩＴｇｅを認
識し、その対応する出方を可能にする。尚又。

比較器ＲＥＣＥにおいて、モジュールの識別子が認識さ
れる。従って、＠号ＶＡＬが第３の入方上に現われると
き、デー）Ｇ２の２つの入力がイネーブルされる。グー
）Ｇ２の出力はレジスタＲＥＫ　ｉイネーブルし、レジ
スタＲＥＫはチャネルの識別子Ｋを格納し、比較器ＣＯ
ＭＰＫが動作するようにフリップフロップＦＦＩをセッ
トする。

その結果として、ワイヤＤ２０〜Ｄ２７上に時間間ッフ
ァＢＵＦ　１はファイルＤＯＮから読込まれた１バイト
をワイヤＤ０〜Ｄ７に供給する。

並列に、メモリモジュールにおいて、上述した制御回路
はチャネルにの各時間間隔でそのようにセットされ、ワ
イヤＤ０〜Ｄ７上にあるバイトはセグメントＰＳｉのベ
ージＰＡｊに格納される。そのページに割当てられたア
ドレスポインタハ、受信される各バイトで増加される。

カプラＣＥによって伝送されたｉｅチケット最後のバイ
トがファイルＤＯＮの出力に現われるとき。

それは停止ピッド′１″を伴う。タイマＳＥＱは。

従って状態を変化し、ワイヤＤ８上の″１″ビットがバ
ッファＢＵＦ　１の出力に現われる。管理モジュールに
おいて、ｒ−トＧ３は従って２つの入力によってイネー
ブルされ、そして時間間隔の識別子はファイルＦＬＲＥ
内に格納される。最後に、フリゾプフロッ、７’ＦＦ１
は零にリセットされ２それは比較器ＣＯＭＰＫを禁止し
、バッファＢＵＦ　ｌ上に信号ＩＴＫが抑制される。そ
の結果として、ファイルＤＯＮの読取りが中断され、入
力モジュールＰＥｉは伝送を停止する。

管理モジュールＧＲにおいて、ファイルＦＬＲＥはマイ
クロプロセッサＭＰによって読出され、ちょうど読出さ
れたチャネルの識別子にはファイルＦＫＥ内に書き込ま
れる。

第６図のダイアダラムは、入力資源の割当て。

すなわち使用されないでいるチャネル及び使用されない
でいる経路指定の割当てのためマイクロプロセッサＭＰ
によって続けられる処理を要約している。バスＢＨＤＥ
を通して、入力モジュールＰＥｉが経路指定バイトをフ
ァイルＧＦＯＲ内に配置するのは明らかである。マイク
ロプロセッサＭＰは、それから使用されないでいるチャ
ネルファイルＦＫＥと。

１つは使用されないでいるセグメントのため、他方は使
用されないでいるページのだめの２つのファイルＰＴＬ
及びＰＧＬから成るテーブルＴＨＥを参照する。７．イ
ルＦＫＥ、　ＰＴＬ　、及びＰＧＬノ３つノＯＲ出力が
可能にされたとき、ケ゛−１−ＰＯＲはワードの流れを
これら３つのファイルからファイルＦ’ＡＲＥの入力に
読込ませるために開けられる。と同時に。

ファイルＧＦＯＲ内に読込まれた第１の経路指定がマイ
クロプロセッサＭＰで処理するために伝送され。

マイクロプロセッサＭＰは多数のファイルＣＭＴ　１〜
ＣＭＴ１６から１つのファイルを選択し、その中にファ
イルＰＴＬ及びＰＧＬによって発生された経路指定モノ
ニールの識別子を書き込む。

第７図に示された制御プロセッサの部分において、マイ
クロプロセッサＭＰがバスＢＵＳＩＮＴに接続されてい
るのがわかる。マイクロプロセッサＭＰに直接接続され
た経路指定テーブルＲＯＵＴは、経路指定バイトがファ
イルＧＦＯＲから読込まれるとき。

（第５図がそれに加えられるが）このバイトの翻訳をリ
ンクアドレス、すなわち、出力モジュールＰＳに接続さ
れた出カラインＬＳアドレス内でさせる。

第７図において、出力チャネルであるような多くのファ
イルのようなデータ入力はバスＢＵＳＩＮＴに接続され
、それは１例えば、１６個のファイルＣＭＴ　１〜ＣＭ
Ｔ１６のＥＤ大入力説明される。各ファイルＣＭＴｉは
バスＢＵＳＴＮＴに接続されたＥＤ大入力ノ々ッファＲ
ＥＧｉに結合された出力を持ち、バッファＲＥＧ　ｉの
出力はローカルバスＢＵＳＬＯＣによって１つのＥＸＥ
ＣファイルのＥＤ大入力接続されている。ＥＸＥＣファ
イルのＳＤ比出力２つの／ぐラフ−，ＲＥＧ１７及びＲ
ＥＧ１８に結合され、バッファＲＥＧ１８の出力は、又
。

バスＢＵＳＬＯＣによってＥＸＥＣファイルのＥＤ大入
力接続され、バッファＲＥＧ１７の出力ば／々スＢＵＳ
ＩＮＴに接続されている。

第７図において、又、各ファイルＣＭＴ　ｉに対シて。

書込みイネーブル人力ＳＩｉと読出しイネーブル人力Ｓ
Ｏｉと否空状態出力ＯＲ１が示され、各結合されたバッ
ファＲＥＧｉに対して、妥当性検査入力が示されている
。ＥＸＥＣファイルは、又、出力ＯＲ８ばかりでなく入
力ＳＩ、及びＳＯｅを持つ。最後に、バッファ　ＲＥＧ
１７及びＲＥＣ；　１８は妥当性検査入力ＶＡ１７及び
ＶＡ１８を持つ。

上述したように、バスＢＵＳＩＮＴを介して、マイクロ
プロセッサＭＰはファイルＣＦＯＲから経路指定バイＩ
ｆ得、そしてテーブルＲＯＵＴを参照後、パケットが経
路指定局によって伝えられるだろう出力チャネルの識別
子を推論する。マイクロプロセッサＭＰは、従って、出
力チャネルに対応したファイルＣＭＴ　ｉにパケットを
格納するために予知された経路指定モジュールＰＴｉ、
ＰＡｊのアドレスを書き込む。

各ファイルＣＭＴ、は、それ自身の識別子に加えて。

出力要求をアセンブルするＥＸＥＣファイルへその座標
を伝送する。ＣＭＴ　ｉファイルには経路指定のアドレ
スに対応した８つの入力ワイヤがあｐ　、ＥＸＥＣファ
イルに対してＣＭＴ、ファイルの識別子が加わって１２
の入力ワイヤがある。

実際には、　ＥＸＥＣファイルへのＣＭＴ　ｉファイル
の内の制御回路は、　ＥＸＥＣファイルにおいて、１つ
のファイルからくる時に１つのワードがあるように動作
することに注意すべきである。言い替えれば。

同時に、　ＥＸＥＣファイルにおいて同じ０ＭＴｉファ
イルからくる２つのワードはない。

ＥＸＥＣに読込まれ、そしてバッファＲＥＧ１７を介し
て、バスＢＵＳ　ＩＮＴによってマイクロプロセッサＭ
Ｐへ伝送された各ワードに対して、マイクロプロセッサ
は、もし対応する格納されたパケットが伝送されたなら
、以下に述べられる手順に続いてシークする。もしサー
チの結果が肯定なら、それは出力を発生する。もしサー
チが否定なら、ワードはバッファＲＥＧ１８　’ｅ介し
てＥＸＥＣファイルに再び書ぎ込まれる。

０ＭＴｉファイル及びＥＸＥＣファイルの読出し制御回
路は、８ビツトワードを格納する状態レジスタをはオー
トメ−シーンＰＡＬ　１の対応する入力に接続されてい
る。レジスタＲＥＧＬＥＣに格納されたワードの４つの
最下位けたビットは０ＭＴｉファイルを識別し、第５ビ
ツトはＥＸＥＣファイルをマイクロプロセッサに読込む
ための指令を示し、第６ビツトは同時にＥＸＥＣファイ
ルと４つの最下位けたビットによって識別された０ＭＴ
ｉファイルに読込むだめの指令を示し、第７ビツトは単
独に指定されたＣＭＴ　ｉファイルを読込むための指令
を示し、そして第８ビツトはＥＸＥＣファイルに読込ま
れたワードをその入力にループするためにバッファＲＥ
Ｇ１８を起動するための指令を示す。

回路ＰＡＬ　１は、又、クロック人力Ｈと制御入力ＥＳ
ＯＥばかりでなく、オアダー）Ｇ６の１つの入力に接続
された零リセツト出力を持ち、オアゲートＧ６の出力は
レジスタＲＥ’ＧＬＥＣの零リセツト入力に接続されて
いる。オートメーションＰＡＬ　１はそのデータ入力に
加えられた情報を翻訳して、その個個の読出し指令を出
力ＳＯ１〜５Ｏ１６とＥＸＥＣ及びＣＭＴ　ｉファイル
のＳＯｏへ伝える。

読出し制御回路は、又、１６個のフリップフロップＦＦ
２．１〜ＦＦ２．１６を持ち、そのクロック入力はそれ
ぞれＣＭＴＩ〜ＣＭＴ　１６の出力ＯＲＩ〜０Ｒ１６に
接続されている。これはフリップフロップのＱ出力は、
レジスタＲＥＧＬＩＩＥＣの８ビツト出力と同様に。

オートメーションＰＡＬ　２のデータ入力に接続され。

オートメーションＰＡＬ　２の出力はバッファ　ＲＥＧ
　１〜ＲＥＧ１６及びＲＥＧ１８　（７）妥当性検査人
力ＶＡＩ　〜ＶＡ１６及びＶＡ１８に接続されている。

オートメーションＰＡＬ　２は、又、クロック人力Ｈを
持つ。その目的は、ファイルＣＭＴｉ〜ＥＸＩＩＥＣフ
ァイル間のアクセス衝突を避けるだめである。

、ｔ−−ト、７’−シーｔ　：／ＰＡＬ　２（７）出力
ｖＡ１〜ｖＡ１６は。

又、フリップフロップＦＦ２．１〜ＦＦ２．１６の零リ
セツト入力とナンドｆ−）Ｇ、７の入力に接続され。

ナントゲートＧ７の出力はアンドダートＧ８の入力に接
続されている。

出力ＶＡ１８はインバータＩＮＶ　１の入力に接続され
。

インバータＩＮＶ　１の出力は、一方でフリップフロッ
プのＤ入力に接続され、フリップフロップのクロック入
力はクロック信号Ｈを受信し、そのＱ出力はオートメー
ションＰＡＬ　１のＥＳＯＥ入力に接続されておシ・、
他方でオアダー）Ｇ９の入力に接続されている。オアゲ
ートの第２の入力はアンドダートＧ８の出力に接続され
、オアデートの入力ばＳＩｅに接続されている。

第７図の制御プロセッサの動作に関して、マイクロプロ
セッサＭＰはレジスタＲＥＧＬＥＣに格納されるべき各
ワードのマスクとなるようにプログラムされている。

ＥＸＥＣファイルを読込むために、それはワードの第５
ビツトを１＃にセットし、バッファＲＥＧ１７を検査し
、そして出力チャネルの識別子、すなわちファイルＣＭ
Ｔｉの識別子と関係する経路指定モジュールの識別子を
受信する。それは２次の状態が同時に起こっているか、
すなわち出力タイミングバス上のチャネルが使用されな
いでいるか、関連する経路指定セグメントのスロットが
使用されないでいるか、及び出力チャネル、すなわち、
出力要求された回線及びその出力セグメントが使用され
ないでいるかをサーチする。もし、答えが肯定なら、そ
れはＥＸＥＣファイルから対応する１２ビツトワードを
抽出するためにレジスタＲＥＧＬＥＣの第６ビツトを１
”にセットし、かつ同じＣＭＴ、に最初の４つの識別ビ
ットを書込む。この最初の４つの識別ビットはそこから
ＥＸＥＣファイル内への最初のワードの読取りをトリガ
する。同じチャネルに関係する新しいワードは従ってＥ
ＸＥＣファイルに読込まれる。ＣＭＴｉファイルから単
一ワードがＥＸＥＣファイルにあると仮定している。

もし、答えが否定なら、マイクロプロセッサＭＰは２回
路ＰＡＬ　２を介してＶＡ１８を検査し、　ＥＸＥＣ７
フィルの最初のワードの書込みをその入力でそれに再書
込みする。すなわちループバックするのを可能にするの
に効果がある第８ビツトを１″にセットする。このよう
に、出力モジュールへ伝送さレルパケットの屓序が保た
れていると納得できる。

第９図のダイアダラムは、マイクロ７’ｏセツサＭＰに
よって実行される時の出力手続に対するサーチ手順を示
す。このダイアダラムにおいて、異った出力リンクに対
応するファイルＣＭＴ　１〜ＣＭＴ１６が略して示され
ているが、ファイルＣＭＴ　１〜ＣＭＴ１６は選択的に
ＥＸＥＣ７フィルに接続され、ＥＸＥＣ力は第１の記号
のロックｖ１に達し、ロックｖ１は、要求された出力回
線ＬＳとその回線を使用する出力モジュールＰＳが両方
とも使用されないでいるとき、開く。このために、使用
されないでいる出力回線と出力モジュールの識別子は、
マイクロプロセッサＭＰが参照できるとき、テーブルＴ
ＢＳ　（第８図）に書き込まれる。ロックｖ１のクロッ
ク出力はファイルＦＡＰＴ　（第８図）に接続され。

ファイルＦＡＰＴ内に要求された回線−モジュールの対
の識別子が書き込まれる。

ファイルＦＡＰＴの出力は第２の記号のロックｖ２Ｋ接
続され、ロックｖ２は、メモリＴＢＳにロックされてい
るマイクロプロセッサＭＰがｉＥチケット格納されたペ
ージを含むセグメン）　ＰＴｒが使用されないでいるこ
とを見つけたとき、開く。この場合において、経路指定
モジュールＰＴｉ　、　ＰＡｊの識別子とファイルＦＡ
ＰＴからの出力対のそれがロックＶ２Ｋよって伝送され
る。しかしながら、もし関連する経路指定モジュールの
セグメントが使用されているなら、　ＥＸＥＣファイル
で使用されるべき最初の要求はその入力に再びもたらさ
れ１次の要求がそれからマイクロプロセッサによって処
理される。

ロックＶ２が開くとき、出力されないでいる出力チャネ
ルの番号を格納するために使用され、かつ出力が第３の
ロックｖ３に行くファイルＦＡＫＳは、マイクロプロセ
ッサＭＰによって調べられる。

もし、それが使用されないでいるチャネルを見つけると
、それは第３のロックＶ３を開ける。第３のロックｖ３
は回線−出力の対、すなわちチャネルと関連した経路指
定モジュールの識別子をファイルＦＡＲ８に書き込むの
を可能にする。

出力時分割バスＢＨＤＳから出発する゛使用されないで
いるページ”ワイヤは第６図へ行くことが示されている
ことに注意されたい。このワイヤの目的は、それに含ま
れるパケットの伝送後に解放さし７’ｃ各ヘージの識別
子が、マイクロプロセッサカ入力モジュールからくる転
送を許す前に探索するテーブルＴＨＥに伝送されたこと
を示すことである。

制御回路ＧＲにおいて、出力タイミングバスＢＨＤＳへ
のアクセスインタフェース（第８図）は、２つの入力フ
ァイルＦＬＲ８及びＦＬＮＳと出力ファイルＦＡＲ３を
持つ。ＦＬＲＳファイルのＳＤ比出力びファイルＦＡＲ
８のＥＤ大入力内部バスＢＵＳ　ＩＮＴを介してマイク
ロプロセッサＭＰに接続されている。このインタフェー
スは、又、クロック発生器ＣＬＩ及び時間基準回路ＢＴ
Ｉと同様なりロック発生器ＣＬ２及び時間基準回路ＢＴ
Ｚを持つ。

入力ファイルＦＬＲ８及びＦＬＮＳのＯＲ出力は、それ
ぞれ、レジ、＜　ｐ　ＲＥ（ＪＴＡＴ２の出力ワイ’ｌ
’　０ＲＦＬＲ８Ｎ 及び０ＲＦＩ；ＺＳに接続されている。出カフアイルＦ
ＡＲ８のＳＩ大入力、ワイヤＳ　ｆ　ＦＡＫＳによって
、し、ゾスタＲＥＧＥＴＡＴ２の対応する出力に接続さ
れている。

ファイルＦＬＲ８のＦＤ大入力ｉＲバスＨＤＳのワイヤ
の２つの入力は、それぞれ、バスＢＨＤＳのワイヤＤ８
及びＤ４０に接続されている。ファイルＦ’ＩＪＳのＥ
Ｄ大入力ノ９スＢＨＤＳのワイヤＤ０〜Ｄ７に接続され
。

その人力ＳＩは２人カアンドグートＧｌｌの出力に接続
され、ｒ−トＧｌｌの一方の入力はワイヤＤ４０に、他
方は時間基準回路ＢＴ、の出力ＩＴ８に接続されている
。ファイルＦＡＲ８のＳＤ比出力バスＢＨ’ＤＳのワイ
ヤＤ０〜Ｄ７．Ｄ１０〜Ｄ１２．及びＤ３０〜Ｄ３７に
接続されている。ファイルＦＡＲ８の８０人力は時間基
準回路ＢＴ２の出力■Ｔｇｅに接続されている。

マイクロプロセッサＭＰが出力・９ケツトを伝送するた
めの資源を見つけたとき、それは、ファイルＦＡＲ８に
、転送に割当てられたチャネル及び出力回線の出力モゾ
ーールの識別子と、・ヤケットが従って格納される経路
指定ポイントを書き込む。信号を伝えるチャネルＣｏの
各時間間隔■Ｔｇ８で、ファイルＦＡＲ８は、バスＢＨ
ＤＳ上にセットされたそのような識別子を伝達し、ワイ
ヤＤ４０上に信号ＶＡＩ、によって伴う。

以下余日 又、第８−に示されているように、ファイルＦＡＫＳ　
、　ＦＡＸＴ、及びテーブルＴＢＳがバスＢＵＳ　ＩＮ
Ｔに接続されている。

第１０図に示される出力モジュールＰｓｉは２図示の例
において、出力回線カプラＣ３Ｉ〜Ｃ８４に結合され、
出力回線カプラＣ８Ｉ〜Ｃ８４は、それぞれ４つの出力
回・線ＬＳＩ〜ＬＳ４に接続されている。各カプラＣ８
Ｉ〜Ｃ８４は出力モジュールＰＳｉからバクットに配列
されたデータを受信し、これら／Ｒケットを結合された
出力回線上へ伝送することができるようにサポートされ
ている。

出力モジュールＰＳｔは、データ入力が出力バスＢＨＤ
ＳのワイヤＤ０〜Ｄ７及びＤ８に接続されたバッファＲ
ＥＧＬＳ　、データ入力がワイヤＤ４〜Ｄ７に接続され
たレジスタＲＮＬ　、データ入力がワイヤＤＩ０〜Ｄ１
２Ｋ接続されたレジスタＲＮＣ、第１のデータ入力がワ
イヤＤ０〜Ｄ３に、第２のデータ人力が出力′モジュー
、ルの識別カードＣＡＲ８の出力に接続された比較器Ｃ
ＯＭＰＳ　、データ入力がワイヤＤ２０〜０２７に接続
された論理回路ＬＲＩＴ　、一方の入力が比較器ＣＯＭ
ＰＳの出力に、他方がワイヤＤ４０に接続されたアンド
ゲートＧ１２．第１の入力がワイヤＤ８に、第２の入力
がワイヤＤ４０に、そして、第３の入力が回路ＬＲＩＴ
のＩＴＫ出力に接続された３人カッアゲ−）　Ｇ１３　
、及び第１の入力がワイヤ４０に、第２の入力がワイヤ
５０に、そして第３の入力が回路ＬＲＩＴのＩＴＫ出力
に接続された３人力オアダートＧ１４を持つ。

バッファＲＥＧＬＳは２回路ＬＲＩＴのＩＴＫ出力に接
続された読取り許可入力と、４つのファイルＦＳＬＩ〜
ＦＳＬ４のＦＤ大入力並列に接続されたデータ出力を持
ち、ファイルＦＳＬＩ〜ＦＳＬ４の出力ＳＤは、それぞ
れ、４つの出力バッファＲ３ＬＩ〜Ｒ３Ｌ４のデータ入
力に接続されている。バッファＲ８ＬＩ〜Ｒ８Ｌ４の読
出し制御入力は、それぞれカプラＣ３Ｉ〜ＣＳ４からく
る制御ワイヤｖ１１〜Ｖ１４に接続され、これらデータ
出力は、それぞれこれら出力カプラのデータ入力に接続
されている。ノ９ツフ７　ＲＥＧＬＳ　、ファイルＦＳ
ＬＩ〜ＦＳＬ４　、及びバッファＲ３ＬＩ〜Ｒ８Ｌ４は
９ビツトワードを処理する。ノぐツファＲ３ＬＩ〜Ｒ３
Ｌ４の９ビツトに対応する出力ワイヤは４つのノアデー
）　Ｇ１５．１〜Ｇ１５．４の第１の入力に接続され。

ノアグー）　Ｇ１５．１〜Ｇ１５．４の第２の入力は、
それぞれこれらバッファの読出し許可ワイヤに接続され
。

それらの出力は、それぞれ４つのフリップフロップＦＦ
’４．１〜ＦＦ４．４のりａツク入力に接続されている
。

レジスタＲＮＬのデータ出力は、それぞれ４つの出力カ
プラＣ３Ｉ〜Ｃ８４に対応した４つの出力ＳＬＩ〜ＳＬ
４を持つデコーダＤＥＣＯＤＳの入力に接続されている
。出力ＳＬＩ〜ＳＬ４は、それぞれ４つのノアグー　ト
Ｇ１６．１〜Ｇ１６．４の第１の入力に接続され、ノア
ゲートＧ１６．１〜Ｇ　１６．４の第２の入力はゲート
１４の出力に接続され、ノアグー）　Ｇ１６．１〜Ｇ１
６．４の出力は、それぞれ４つのファイルＦＳＬＩ〜Ｆ
ＳＬ４の入力ＳＩに接続されている。

レジスタＲＮＣは論理回路ＬＲＩＴのに入力に接続され
た出力を持つ。ゲートＧ１２の出力は、一方でレジスタ
ＲＮＬ及びＲＮＣの書込み許可入力に、他方で７１Ｊツ
ブフロツプＦＦ５のクロック入力に接続され。

フリノプフロッ７’　ＦＦ５のＱ出力は論理回路ＬＲＩ
Ｔの許可入力に接続されている。

３出力ＩＴ　　、　ＩＴ、（ｉ）、及びＩＴＫを持つ論
理回路ｅ ＬＲＩＴは対応した信号を発生する。すなわち２時間間
隔ＩＴ、ｅ及びＩＴ、（ｉ）を識別する信号はチャネル
Ｃｏの中の出力モジュールに割当てられており。

時間間隔ＩＴＫは、出力モジュール内のパケットの受信
のための制御モジュールによって割当てられたチャネル
にの部分である。出力ＩＴｇ、は比較器ＣＯＭＰＳの許
可入力に接続されている。

フリップフロップＦＦ４．１〜ＦＦ４．４のＱ出力は、
それぞれオートメーション回路ＰＡＬ３の４つの入力に
接続され、オートメーション回路ＰＡＬ３の対応する出
力ｒｚｓｌ　＝　ｒｚｇ４はフリップ７０ツブＦＦ４．
１〜ＦＦ’４．４の零リセツト入力に接続されている。

尚又。

回路ＰＡＬ３は、クロック人力Ｈ，４ビットワードファ
イルＬＩ　ＢＥの入力に接続されたデータ出力、及びイ
ンバータＩＳを介してファイルＬＩＢＥのＳＩ大入力接
続された制御出力を持つ。ファイルＬＩＢＥのＳＤ出力
はバッファＲＩ　ＢＥの入力に接続され、バッファＲＩ
ＢＥの許可人力は回路ＬＲＩＴのＩＴ８（ｉ）出力に接
ＯＲ出力は、一方でフリップフロップＦＦ６の０人力に
、他方でフリップ７０ツブＦＦ７の零リセツト入力に接
続されている。フリップフロップＦＦ７のＱ出力はファ
イルＬＩＢＥの８０人力に接続されている。フリップフ
ロップＦＦ６及びＦＦ７のクロック人力は回路ＬＲＩＴ
のＩＴ３（ｉ）出力に接続されている。フリップフロッ
プＦＦ６のＱ＊出力は伝送グー）　Ｇ１７の入力に接続
され、ゲートＧ１７の制御入力は、又。

ＩＴａ（ｉ）に接続され、ケ”−ト０１７の出力はバス
ＢＨＤＳのワイヤＤ４０に接続されている。

ゲートＧ１３の出力はフリップフロップＦＦ８のクロッ
ク入力に接続され、フリップフロップＦＦ８のＱ＊出力
・はフリップフロップＦＦ５の零リセツト人力に接続さ
れている。

さて、経路指定モジュールＰＴ、　、　ＰＡｊから出力
モジュールｐｓ、；の出力・２ケツトの伝送に関して。

出力モジ′ニールＰＳ、及び管理モジュールＧＲの動作
を説明する。

・ぞケラトの転送は、出力モジュールＰｓｉが使用され
ないでいて、出力回線ＬＳ、が使用されないでいて、セ
グメントＰＴｉが、読出しに使用されないでいて、かつ
使用されないでいるチャネルＣ１があることを暗示して
いる。出力バスＢＨＤＳからチャネルＣＯの時間間隔Ｉ
Ｔｇｅにおいて、管理モジュールＧＲは、ファイルＦＡ
Ｒ３を介して、ワイヤＤｏ−０３上に出力モジュールＰ
Ｓ、の識別子を、ワイヤＤ４〜Ｄ７上に出力回線ＬＳＩ
〜ＬＳ４の識別子を、ワイヤＤＩＯ−Ｄ１２上にチャネ
ルＣの識別子Ｋを、ワイヤＤ３０〜Ｄ３７上に通過モジ
ュールを、そしてワイヤ４０上に信号ＶＡＬを伝送する
。もちろん、クロックは常にワイヤ５０上に供給され２
時間間隔工ＴｇｅはワイヤＤ２０〜Ｄ２７上に見られる
。

出力モジュールＰＳ、において２時間間隔ＩＴｇｅは比
較器ＣＯＭＰＳを可能にする論理回路ＬＲＩＴで見られ
る。比較器ＣＯＭＰＳにおいて、モジュールの識別子は
メモリ　ＣａＢ６に格納されたそれと比較される。

従って２選択された出力モジュールにおいて、ｒ−）　
Ｇ１２はその入力に信号ＶＡＬと比較器ＣＯＭＰＳの出
力を受信することでイネーブルされる。ゲートＧ１２の
出力はバッファＲＮＬ及びＲＮＣを検査し、フリップ７
０ツブＦＦ５にクロック信号を送り、フリップフロップ
ＦＦ５のＱ出力は１回路ＬＲＩＴに、交換のために選択
されたチャネルＣ１の識別子Ｋをメモリ内に保つようこ
の回路を強制するロック指令を伝える。

／４’クットが向けられる出力回線ＬＳＩ〜ＬＳ４の識
別子にデコーダＤＥＣＯＤＳでデコードされ、デコーダ
ＤＥＣＯＤＳの対応する出力はイネーブルされこの状態
。

例えば出力ＳＬＩを保つ。その結果として、各連続する
ＩＴＫで、ダートＣＦ１６．１が開かれ、従ってバッフ
ァＲＥＧＬＳを介してファイルＦＳＬＩへ行くデータフ
４ケツトのバイトを制御する。対応する出力カプラＣ８
ＩはファイルＦＳＬＩの出力バッファＲ８ＬＩをワイヤ
ｖ１１を介しその適当な速度で読込む。従って、パケッ
トの内容は、出力カプラＣ３Ｉの９図示しない。

メモリに行く。

ノヤケットの最後のバイトに伴うＳ　ＴＯＰ信号がＶＡ
Ｌ信号によってイネーブルされる２つの入力を持つ態を
変化してフリップフロップＦＦ５を零にリセットシアフ
リップフロップＦＦ５は論理回路ＬＲＩＴによりてＩＴ
Ｋの伝送を停止する。ファイルＦＳＬＩ内のデータの入
力は従ってグー）　Ｇ１４によって停止され、ゲートＧ
１４は、考慮された出力モジュールＰＳｉによって伝送
されるべき次のパケットまで。

使用禁止のままでいる。

上述したように、カプラＣ８Ｉ〜Ｃ３４は、その適当な
速度で、それぞれファイルＦＳＬＩ〜ＦＳＬ４を読む。

伝送されるべきノ’？ケットが異った長さであるなら、
それは、１つのファイルが他のファイルの前にパケット
を受信したが、後者が前者よシ前に空になるということ
が起こる。

その理由は、　５ＴＯＰ信号を伴なうパケットの最後の
ワードがバッファＲ３ＬＩ〜Ｒ８Ｌ４の１つに読込まれ
たとき、対応するゲートＧ１５．１〜Ｇ１５．４はイネ
ーブルされ、対応するフリップフロップＦＦ　４．１〜
ＦＦ４．４にクロック信号を送るからである。オートメ
ーションＰＡＬ３はＡ’ゲットの最後のバイトが受信さ
れた出力回線の識別子をデコードし、ファイルＬＩＢＥ
へその識別子を伝送する。実際に、オートメーションＰ
ＡＬ３の機能はその４つの入力で起こる衝突を処理する
ことである。なぜなら、多数のファイルＦＳＬＩは同時
に空になり、ファイルＬＩＢＥに解放された回線の識別
子を書込むからである。

解放された回線の識別子は、バッファＲＩＢＥを介して
、信号を伝えるチャネルＣＯ内の出力モジュールＰＳｉ
に対応した連続した時間間隔ＩＴｓ（ｔ）中に、バスＢ
ＨＤＳのワイヤＤ４〜Ｄ７に伝送される。

尚又、ファイルＬＩＢＥのＯＲ出力は時刻ＩＴ、（ｉ）
で格納されるフリップフロッグＦＦ６に信号を供給し。

同時にイネーブルされるｆ−）ＧＦｅを介して。

ＶＡＬ信号がバスＢＨＤＳのワイヤＤ４０に供給される
。

フリップフロップＦＦ７は時間間隔Ｉ　Ｔ　（ｓ）の終
りで７リツプフロツデＦＦ６を再びコピーし、それはフ
ァイルＬＩＢＥのＳＯ人力ｌを再びし起、動）する。フ
ァイルＬＩ　ＢＥのＯＲ出力は、それからフリップフロ
ッグＦＦ７を零にリセットする。

時間間隔ＩＴ８（＋）において、管理モジュールＧＲ＆ は、従って、ファイルＦＬ！Ｓを介して使用されないで
いると考えられる出力回線の識別子を受信する。

経路指定モジュールＰＴｔ　ｔ　ＰＡｊｆＪ″−パヶッ
）　ノ最終バイトを送る時に、それに伴うＳ　ＴＯＰ信
号はダートＧＩＯをイネーブルにさせ、ダート引０はワ
イヤＤ２０〜Ｄ２７の内容、すなわちチャネルを規定す
る時間間隔をメモリＦＬＲ８内に読込ませる。尚又、フ
ァイルＦＬＲ８は、それらが使用されないとき、チャる
第１の入力によって、他方で各時間間隔ＩＴｓ。

すなわち、出力モジュールが管理モジュールＧＲヘデー
タを伝送している間の信号を伝えるチャネルＣＯの各時
間間隔の間イ゛ネーブルされる第２の入力によって、イ
ネーブルされる。

ここで述べられた実現例において、各時分割バスＢＨＤ
Ｅ又はＢＨＤＳ　は８ツノワイヤＤ２０〜Ｄ２７を持ち
、そこを介して、管理モジュールＧＲは時間間階数の列
を伝える。時間基準回路ＢＴＩ又はＢｒ３とバスとの間
のリンクは図面のオーバーロードを避けるために示され
ていないが、この分野の熟練した人に対して明らかであ
る。他の解決は、初期状態から始まるクロック信号Ｈを
各入力又は出力モジュールにおいて循環的に計数するこ
とで構成される。しかしながら、この第２の方法はすべ
てのモジュールの初期設定を必要とする。しかしながら
、述べられた解決法で、管理モジュールだけが初期設定
されることを必要とし、動的実現のために利点がある。

尚又、述べられた例において、チャネルＣＯの各時間間
隔が２個々に、入力又は出力モジュールに割当てられて
いるが、奇数の時間間隔が信号を云えるメツセージがア
ドレスされた管理モジュール、入力又は出力モジュール
からくるサービスメツセージの伝送のために割当てられ
ており、データチャネル上に伝送された同じ時間間隔中
にその識別子によってそれ自身を認識する。もちろん。

チャネルＣＯの奇数の時間間隔は２個々に、入力又は出
力モジュールに割当てられることができる。

しかしながら、第１の解決は経路指定スイッチング速度
を増加させる。なぜなら、管理モジュールが、それが必
要な入力又は出力資源を見つけるやいなや、対応するモ
ジュールにアドレスされた１つのために待合せる代わり
に、連続した時間間隔ＩＴｇ、を使用するからである。

最後に、出力モノユールが多数の出力回線を使用してい
るので、それはいずれにしてもこの回線の識別子を伝送
する必要がある。

〔発明の効果〕

以上の説明で明らかなように２本発明によれば。

処理能力が向上したデータ・／−ｅケラト交換システム
を提供できるという効果がある。

【図面の簡単な説明】

第１図は本発明による経路指定交換局の一般的なブロッ
ク図、第２図は第１図の交換局の入力及び出力時分割バ
スの動作を説明するためのタイムチャート、第３図は第
１図の交換局の入力モジュールの略ブロック図、第４図
は第３図の入力モジュールのタイマの動作を説明するた
めの図、第５図は第１図の交換局の管理モジュールの入
力インタフェースの略ブロック図、第６図は入力資源サ
ーチモードにおける管理モジュールの動作を説明するた
めの略図、第７図は管理モジュール内の制御プロセッサ
の部分の略ブロック図、第８図は管理モジュールの出力
インタフェースの略ブロック図、第９図は出力資源走査
モードにおける管理モジュールの動作を説明するための
図、第１０図は第１図の交換局内の出力モジュールの略
ブロツ、り図である。 ＰＥＩ〜ＰＥ、・・・入力モジュール、　Ｐｓｉ〜ＰＳ
ｒ・・・出力モジュール、Ｍ・・・二重アクセス主メモ
リ、ＧＲ・・・資源管理モジュール、　ＢＨＤＥ・・・
入力時分割バス。 ＢＨＤＳ・・・出力時分割バス、ＣＥ・・・入カカゾラ
、ＬＥ・・・入力回線、Ｃ８・・・出力カプラ、ＬＳ・
・・出力回線。 ＰＴＩ〜ＰＴｒ・・・セグメント、　ＰＡＬ〜ＰＡｓ・
・・ページ。 ＣＯ〜Ｃ７・・・チャネル、Ｄ０〜Ｄ８．ＤＩ０〜Ｄ１
２゜Ｄ２０〜Ｄ２７　、　Ｄ３０〜Ｄ３７　、Ｄ４０．
　Ｄ５０・・・ワイヤ。 ＤＯＮ・・・データファイル、Ｇｌ・・・アンドダート
。 ＦＯＲ・・・要求ファイル、　ＲＥＲ・・・要求レジス
タ、ＢＵＦＩ・・・バッファ、　ＳＥＱ・・・タイマ、
　ＲＥＣＥ・・・識別認識比較器、　ＲＥＫ・・・チャ
ネル識別登録レジスタ、ＢＵＦ２’・・・バッファ、Ｇ
２・・・３人カアンドグート、ＦＦＩ・・・フリップフ
ロップ、　ＣＯＭＰＫ・・・比較器、　ＤＥＣＯＤＥ・
・・デコーダ、　Ｃ０ＭＰＥ・・・第２の比較器、　Ｃ
ＡＲＥ・・・識別メモリ、　ＣＦＯＲ、ＦＮＰＥ　、　
ＦＬｉ・・・入力ファイル、　ＦＡＲＥ・・・出力ファ
イル、　ＲＥＧＥＴＡＴ　１　　・・・状態レジスタ。 ＭＰ・・・マイクロプロセッサ、　ＢＵＦＩＮＦ・・・
内部ハス。 Ｇ３．Ｇ４．Ｇ５・・・アンドゲート、　ＣＬＩ・・・
クロック発生器、　ＢＴＩ・・・時間基準回路、　ＦＫ
Ｅ・・・ファイル。 ＴＨＥ・・ンテーブル、　ＰＴＬ　、　ＰＧＬ・・・フ
ァイル、　ＦＯＲ・・・グー）　、　ＣＭＴＩ〜ＣＭＴ
１６・・・ファイル、　ＲＯＵＴ・・・経路指定テーブ
ル、　ＲＥＧＩ〜ＲＥＧ　１６・・・バッファ、　ＢＵ
ＳＬＯＧ・・・ローカルバス、　ＥＸＥＣ・・・ファイ
ル、　ＲＥＧ１７．ＲＥＧ１８・・・バッファ、　ＲＥ
ＧＬＥＣ・・・状態レジスタ、　ＰＡＬＩ・・・オート
メーション、Ｇ６・・・オアケ９−ト、　ＦＦ２．１〜
ＦＦ２．１６・・・フリップフロップ、　ＰＡＬ２・・
・オートメーション、Ｃ７・・・ナントゲート、Ｃ８・
・・アンドダート。 ＩＮＶＩ・・・インバータ、Ｇ９・・・オアグー）　、
　ＦＦ３・・・フリップフロップ、　ＴＢＳ・・・テー
ブル、Ｖｌ・・・ロック。 ＦＡＲＴ・・・ファイル、ｖ２・・・ロック、　ＦＡＫ
Ｓ・・・ファイル。 ｖ３・・・ロック、　ＦＬＲ８、ＦＡＲ８・・・入力フ
ァイル。 ＦＡＲ８・・・出力ファイル、　　ＣＬ２・・・クロッ
ク発生器。 Ｂｒ３・・・時間基準回路、　ＲＥＧＥＴＡＴ２・・・
レジスタ、Ｇ１０・・・２人カアンドグー）　、　Ｇｌ
ｌ・・・２人カアンドダート、Ｃ８１〜Ｃ８４・・・出
力回線カプラ、ＬＳ１〜’ＬＳ４・・・出力回線、　Ｒ
ＥＧＬＳ・・・バッファ、　ＲＮＬ・・・レジスタ。 ＲＮＣ・・・レジスタ、　ＣＯＭＰＳ・・・比較器、　
ＣＡＲ８・・・識別カード、　ＬＲＩＴ・・・論理回路
、Ｇ１２・・・アンドゲート。 Ｇ１３・・・３人カッアゲート、　Ｇ１４・・・３人力
オアブート、　ＦＳＬＩ〜ＦＳ　Ｌ４・・・ファイル、
　Ｒ５ＬＩ〜Ｒ８Ｌ４・・・出力ファイル、　Ｇ１５．
１−　Ｇ１５．４・・・ノアグー）　、　ＦＦ４．１〜
ＦＦ４．４・・・７リツプ７０ツブ、　Ｇ１６．１〜Ｇ
１６．４　・・・ノアゲート、　ＦＦ５・・・フリッゾ
７０７プ、　ＰＡＬ３・・・オートメーション回路、　
ＬＯＢＦ・・・４ビツトワードフアイル、ＩＳ・・・イ
ンバータ、　ＲＩＢＥ・・・バッファ。 ＦＦ６　、　ＦＦ７・・・フリップフロップ、Ｇ１７・
・・伝送グー）　、　ＦＦ８・・・フリップフロップ。 Ｆ旧、４

Claims (1)

1. 【特許請求の範囲】 １、入力パケットを受信する複数の入力モジュール（Ｐ
   Ｅｉ）と、出力パケットを伝送する複数の出力モジュー
   ル（ＰＳｉ）と、経路指定モジュールに分割された二重
   アクセス主メモリ（Ｍ）と、資源管理モジュール（ＧＲ
   ）とを有するデータ・パケット交換システムにおいて、
   時分割モードで選択された入力モジュール（ＰＥｉ）を
   それぞれ主メモリ（Ｍ）内の選択された経路指定モジュ
   ール（ＰＴｉ、ＰＡｊ）に接続するための入力時分割バ
   ス（ＢＨＤＥ）と時分割モードで主メモリ（Ｍ）内の選
   択された経路指定モジュール（ＰＴｉ、ＰＡｊ）をそれ
   ぞれ選択された出力モジュール（ＰＳｉ）に接続するた
   めの出力時分割バス（ＢＨＤＳ）とを持ち、資源管理モ
   ジュール（ＧＲ）は、一方で入力時分割バス（ＢＨＤＥ
   ）によって入力モジュール（ＰＥｉ）及び主メモリ（Ｍ
   ）に両方向に接続され、かつ他方で出力時分割バス（Ｂ
   ＨＤＳ）によって出力モジュール（ＰＳｉ）と主メモリ
   （Ｍ）に両方向に接続されていることを特徴とするデー
   タ・パケット交換システム。 ２、入力時分割バス（ＢＨＤＥ）かまたは出力時分割バ
   ス（ＢＨＤＳ）の各時分割バスは、各々が並列の複数バ
   イトのデータを伝送する複数組のデータワイヤ（Ｄ０〜
   Ｄ７、Ｄ８、Ｄ１０〜Ｄ１２、Ｄ３０〜Ｄ３７）と、周
   期的に起こる時間フレームを構成する時間間隔の識別子
   を伝送する一組の時分割識別ワイヤ（Ｄ２０〜Ｄ２８）
   とを持ち、フレーム列における各フレームは２＾Ｋ時間
   間隔を含み、時間間隔は伝送時分割チャネルを形成する
   ２＾Ｋ＾１（Ｋ１はＫより小さい）間隔によって区切ら
   れており、伝送時分割チャネルは２＾Ｋ＾−＾Ｋ＾１の
   番号を付けており、前記時分割チャネルの１つは、入力
   モジュール（ＰＥｉ）かまたは出力モジュール（ＰＳｉ
   ）のモジュールと資源管理モジュール（ＧＲ）との間を
   信号を送るために予約されることを特徴とするパケット
   交換システム。 ３、メッセージを送るために予約された時分割チャネル
   において、時間間隔が各々モジュールに割付けられてい
   ることを特徴とする特許請求の範囲第２項記載のパケッ
   ト交換システム。 ４、信号を送るために予約された時分割チャネルにおい
   て、偶数の（又は奇数の）ランク間隔（ＩＴｓ（ｉ））
   は、それが入力時分割バス（ＢＨＤＥ）であるか出力時
   分割バス（ＢＨＤＳ）であるかによって、入力モジュー
   ル（ＰＥｉ）か又は出力モジュール（ＰＳｉ）に割付け
   られ、奇数の（又は偶数の）間隔（ＩＴｇｅ）が資源管
   理モジュールに割付けられていることを特徴とする特許
   請求の範囲第３項記載のパケット交換システム。 ５、入力時分割バス（ＢＨＤＥ）上の主メモリ（Ｍ）へ
   の各パケット伝送又は出力時分割バス（ＢＨＤＳ）上の
   主メモリ（Ｍ）からの各パケット到来に対しメッセージ
   を送るために予約された１つを除く時分割チャネルの間
   で選択された１つの時分割チャネルが割当てられている
   ことを特徴とする特許請求の範囲第２項〜第４項のいず
   れか１つに記載のパケット交換システム。 ６、複数組のデータ・ワイヤは、データ・パケット又は
   入力モジュール（ＰＥｉ）識別子か出力モジュール（Ｐ
   Ｓｉ）識別子を伝送するのに役立つ第１の組のワイヤ（
   Ｄ０〜Ｄ７）、経路指定モジュール（ＰＴｉ、ＰＡｊ）
   の識別子を伝送するために使用される第２の組のワイヤ
   （Ｄ３０〜Ｄ３７）、パケットの終了（ＳＴＯＰ）信号
   を伝送するために使用される第３の組のワイヤ（Ｄ８）
   、及びチャネル割当を伝送するために使用される第４の
   組のワイヤ（Ｄ１０〜Ｄ１２）を持つことを特徴とする
   特許請求の範囲第２項〜第５項のいずれか１つに記載の
   パケット交換システム。 ７、入力時分割バス（ＢＨＤＥ）において、第１の組の
   ワイヤ（Ｄ０〜Ｄ７）は最初に、入力モジュール（ＰＥ
   ｉ）に割当てられた偶数の（又は奇数の）ランク間隔（
   ＩＴｓ（ｉ））中、交換されるべきパケットの経路指定
   データを資源管理モジュール（ＧＲ）の方から入力モジ
   ュール（ＰＥｉ）へ伝送するために使用され、それから
   、メッセージ（ＣＯ）を送るために予約された時分割チ
   ャネルの奇数の（又は偶数の）ランク間隔（ＩＴｇｅ）
   の１つの間、同じ時間間隔内で受信する同じ入力モジュ
   ール（ＰＥｉ）の識別子を伝送するために使用され、第
   ４の組のワイヤ（Ｄ１０〜Ｄ１２）によって、割当てら
   れたチャネル（Ｋ）の識別子が伝送され、メモリ（Ｍ）
   は又、同じ時間間隔の間、第４の組のワイヤ（Ｄ１０〜
   Ｄ１２）を通して割当てられたチャネル（Ｋ）の識別子
   と第２の組のワイヤ（Ｄ３０〜Ｄ３７）によってパケッ
   トを格納するために選択された経路指定モジュール（Ｐ
   Ｔｉ、ＰＡｊ）の識別子を受信し、入力モジュール（Ｐ
   Ｅｉ）とそのために選択された経路指定モジュール（Ｐ
   Ｔｉ、ＰＡｊ）間で割当てられたチャネル（Ｋ）の連続
   する時間間隔において第１の組のワイヤ（Ｄ０〜Ｄ７）
   上に格納されるパケットから有用なデータの交換が、第
   ３の組のワイヤ（Ｄ８）上に伝送されメモリ（Ｍ）及び
   資源管理モジュール（ＧＲ）で同時に受信されるパケッ
   トの終了信号を伴う最後のバイトのパケットまで至るこ
   とを特徴とする特許請求の範囲第６項に記載のパケット
   交換システム。 ８、出力時分割バス（ＢＨＤＳ）において、第１の組の
   ワイヤ（Ｄ０〜Ｄ７）は、最初に、メッセージを送るた
   めに予約された時分割チャネル（ＣＯ）の奇数の（又は
   偶数の）ランク間隔（ＩＴｇｅ）中、パケットを伝送す
   るために予定された出力モジュール（ＰＳｉ）の識別子
   を伝送するために使用され、前記出力モジュールは、同
   じ時間間隔（ＩＴｇｅ）中、割当てられたチャネル（Ｋ
   ）の識別子を受信し、メモリ（Ｍ）は、又常に同じ時間
   間隔（ＩＴｇｅ）中、第４の組のワイヤ（Ｄ１０〜Ｄ１
   ２）を通って割当てられたチャネル（Ｋ）の識別子と第
   ２の組のワイヤ（Ｄ３０〜Ｄ３７）を通って前記パケッ
   トを格納するための経路指定モジュール（ＰＴｉ、ＰＡ
   ｊ）の識別子を受信し、有用なデータの交換が、第１の
   組のワイヤ（Ｄ０〜Ｄ７）上を経路指定モジュール（Ｐ
   Ｔｉ、ＰＡｊ）間に割付けられたチャネル（Ｋ）の連続
   した時間間隔中、第３の組のワイヤ（Ｄ８）上に送出さ
   れかつ出力モジュール（ＰＳｉ）及び資源管理モジュー
   ル（ＧＲ）で同時に受信されるパケットの終了（ＳＴＯ
   Ｐ）信号を伴った最終バイトのパケットまで実行される
   ことを特徴とする特許請求の範囲第６項又は第７項に記
   載のパケット交換システム。