JPH11164337A - 交換機内の制御データ転送方式 - Google Patents

Abstract

(57)【要約】 【課題】本発明は多重回線を収容する複数の回線装置が
接続されたハイウェイを収容したスイッチ部と制御装置
とからなる交換機内の制御データ転送方式に関し，制御
装置と配下装置間の制御信号，状態表示信号の伝達を高
速に行い，ＤＭＡ転送も効率的に行うことを目的とす
る。 【解決手段】制御装置側のアクセス制御装置と光ケーブ
ルにより一方が接続されて他方がスイッチ制御部または
各ハイウェイへの転送路と接続された転送選択制御装置
をスイッチ装置側に設ける。光ケーブル上をフレーム構
成で双方向の伝送を行い，複数バイト分のパラレル信号
を単位としてデータと各種信号用として使用し，フレー
ム内を各部に対応するタイムスロットに割り当て，各部
への制御信号をパラレル信号の中の特定ビット位置に設
定して下りフレームにより送信し，転送選択制御装置は
タイムスロットを識別して，対応する各部に制御信号を
送出するよう構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は交換機の制御装置
（ＣＣという：Central Controller) と各装置間の制御
データの転送を行うための局内制御データ転送方式に関
する。

【０００２】ＡＴＭ交換機を構成するスイッチ部や加入
者装置とＣＣとの間で制御信号や，状態表示信号の転送
が行われるが，高速性が要求される制御情報や呼処理情
報の送受信と高速性を必要としない情報の転送を同じ転
送方法で行っていたため，速度の向上に対応することは
困難であり，その改善が望まれている。

【０００３】

【従来の技術】図１９は従来の交換機のブロック構成を
示す。図中，９０は複数の多重化された加入者信号線や
中継線を収容してセルを多重化してスイッチ装置の入力
側（上り方向）のハイウェイへ出力すると共にスイッチ
装置の出力側（下り方向）のハイウェイが入力されて各
信号線へ分離する機能を備える回線装置，９１は複数の
回線装置９０と接続された上りと下りの複数のハイウェ
イ上のセルを時間スイッチ，空間スイッチを複数段経由
して交換を行うスイッチ装置，９２はスイッチ装置９１
内の複数段のスイッチから成るスイッチ部，９３は制御
装置（ＣＣ）側と制御信号や状態表示信号の送受信を行
うインタフェース，９４は複数の信号線からなるＤＭＡ
（Direct Memory Access) によるデータ転送を行うため
のメタリックの制御信号線９４ａ及び複数のデータ線９
４ｂから成る転送線路，９５は制御装置（ＣＣ）に接続
された制御装置アクセス部であり，スイッチ装置９１の
各ハイウェイに接続する回線装置９０やスイッチ装置９
１内の制御部（図示省略）と，制御装置（ＣＣ）との間
で各種信号を相互に送受信するためのＣＣアクセス装
置，９５はプロセッサ，メモリ等を備えた交換機の制御
装置（ＣＣ）である。

【０００４】制御装置（ＣＣ）９５はスイッチ装置９１
や各回線装置９０に対する制御信号（ＳＤという：Sign
al Distributor) を，ＣＣアクセス装置９５のＤＭＡ制
御装置（図示省略）の制御によりインタフェース９３へ
送信する。なお，ＳＤ信号は，ビット位置に対応して制
御対象が定められ，そのビット内容により制御対象がオ
ンまたはオフに制御される。また，インタフェース装置
９３はスイッチ装置９１の内部状態や，各回線装置９０
の状態（異常か否かを含む）を表す信号（ＳＣＮとい
う：Scan) を随時または定期的にＣＣアクセス装置９５
を介して制御装置（ＣＣ）に送信する。なお，ＳＣＮ信
号も，ビット位置に対応して状態を表す装置が定めら
れ，ビット内容によりその装置が異常か否か等の状態を
表す。

【０００５】従来，このＳＤ信号や，ＳＣＮ信号の送受
信は，スイッチ装置９１のインタフェース９３と制御装
置（ＣＣ）９５との間でＤＭＡのハンドシェークを用い
た制御により行われていた。但し，転送線路９４は同時
には片方向の信号しか転送できないため，半二重方式の
転送制御を行う。

【０００６】ハンドシェークとしては，例えば制御装置
（ＣＣ）からＳＤ信号をスイッチ装置９１に送信する場
合，制御装置（ＣＣ）はＣＣアクセス装置９５を駆動し
て，インタフェース装置９３に転送要求（ＲＥＱ）を制
御信号線に送信し，インタフェース装置９３からの転送
許可（ＡＣＫ）を受け取ることにより，制御対象の装置
（例えば，スイッチ装置９１）へのＳＤ信号を送信す
る。インタフェース装置９３側からも回線装置９０また
はスイッチ装置９１からのＳＣＮ信号の転送要求が発生
すると，同様にＣＣアクセス装置９５に対し転送要求を
行って，転送許可を受け取ることにより転送動作を開始
する。

【０００７】

【発明が解決しようとする課題】このように従来の交換
機内の制御装置（ＣＣ）と各装置間との制御データの転
送は，個別の制御信号線を用いたＳＤ信号の送出や，Ｓ
ＣＮ信号の受信において，ハンドシェークを用いたＤＭ
Ａによって行っていた。しかし，ＤＭＡ手順による転送
では処理時間の遅延が伴う他，半二重の転送のためにＤ
ＭＡのリンクが確立していない時に適切な制御が行えな
いという問題があった。

【０００８】本発明は制御装置と配下装置（スイッチ装
置や回線装置等）への制御信号の伝達を直接ＤＭＡ手順
無しに伝達し，全ての配下装置から制御装置への状態表
示信号の伝達を可能とする交換機内の制御データ転送方
式を提供することを第１の目的とする。また，本発明は
制御装置と複数の配下装置の一つの装置との間でＤＭＡ
データの転送を高速に行う交換機内の制御データ転送方
式を提供することを第２の目的とする。

【０００９】

【課題を解決するための手段】本発明の第１の原理は，
制御装置（ＣＣ）から配下装置への制御信号（ＳＤ信
号）をタイムスロット分割し，時多重して送出するよう
にして，ＤＭＡ手順無しに直接配下装置に伝送し，各配
下装置から制御装置（ＣＣ）への状態表示信号（ＳＣＮ
信号）はスイッチ装置内の転送制御装置において全配下
装置の状態表示信号を多重して制御装置（ＣＣ）へ送出
するようにしたものである。

【００１０】また，本発明の第２の原理は，ＤＭＡデー
タの転送において第１のパケット内に接続先装置アドレ
スを挿入し，これを識別した結果により第２パケット以
降は該当装置へデータを直接転送させるようにしたもの
である。

【００１１】図１は本発明の原理構成を示す。図１にお
いて，１は制御装置（ＣＣで表示），２は制御装置（Ｃ
Ｃ）１が接続され，配下の各装置（スイッチ装置，回線
装置等）と制御装置（ＣＣ）との間の制御信号，データ
信号の送受信のインタフェースの制御を行うアクセス制
御装置，３はスイッチ装置，４はアクセス制御装置２を
介して制御装置（ＣＣ）１とスイッチ装置３の制御部
（後述する６）や回線装置（後述する７）との間の制御
信号やデータ転送の制御を行う転送選択制御装置，５は
ＡＴＭのセルのスイッチングを行う複数段のスイッチか
ら成るスイッチ部，６はスイッチ部５の制御を行うスイ
ッチ制御部，７はスイッチ部の各ハイウェイの終端に接
続された回線装置であり，各回線装置は加入者線や中継
線の多重化回線が収容される。また，８はアクセス制御
装置２と転送選択制御装置４との間の上り，下りのそれ
ぞれの伝送路であり，ディジタル同期網（具体的にはＳ
ＯＮＥＴ：Synchronous Optical Network)またはＳＤ
Ｈ：Synchronous Digital Hierarchy ）による多重信号
を伝送する。９は転送選択制御装置４とスイッチ制御部
６及び複数の各回線装置７との間の伝送路である。

【００１２】この図１の構成において，制御装置（Ｃ
Ｃ）１及びアクセス制御装置２，スイッチ部５，スイッ
チ制御部６は２重化されているが，図示省略されてい
る。制御装置（ＣＣ）１から配下のスイッチ装置３のス
イッチ制御部６や各回線装置７への制御信号（ＳＤ）
は，アクセス制御装置２に供給され，ここで１６ビット
のパラレル信号の中の特定の２ビット位置にＳＤ信号を
設定する。この１６ビットのパラレル信号は常時繰り返
して伝送され，１６ビットの信号には，８ビット（１バ
イト）分のデータ（ＤＭＡ転送用）の他にＤＭＡの制御
信号（要求を表すＲＥＱ，転送許可を表すＡＣＫ，拒否
を表すＢＵＳＹ）や，２重化構成時のアクト系を指示す
る信号に割り当てられたビットや，同期パターンを構成
するビット等が含まれている。この１６ビットパラレル
信号は，アクセス制御装置２において，最初に２つの８
ビットのパラレルに分離され，更に各８ビットのパラレ
ル信号はディジタル同期網（例えば，ＳＯＮＥＴ）のフ
ォーマットによるシリアル信号に変換され，下りの伝送
路８を介してスイッチ装置３の転送選択制御装置４に送
られる。ディジタル同期網の伝送路８では例えば，１５
５Ｍｂｐｓの伝送速度で，１フレーム（１２５μｓｅ
ｃ）は，各配下装置に対応した複数の時間位置に分割さ
れ，１フレームで各装置へ送られるＳＤ信号のビット数
は多数（約２６０ビット）になる。この中には誤りチェ
ック用のＣＲＣ（Cyclic Redundancy Check)符号が含ま
れる。また，ＳＯＮＥＴのフレーム同期を検出するた
め，伝送路に送信する時に同期パターンを除いて８ビッ
ト単位で極性を反転して送信する。これによりハイウェ
イ上のデータの性質上“０”，“１”の変化の発生頻度
を満足できる簡易なスクランブルとなる。

【００１３】転送選択制御装置４はこれを受け取ると，
ディジタル同期網のフレームパルス（フレーム同期用）
を検出し，更に同期パターンを検出してシリアル信号を
８ビットのパラレル信号に変換し，更にこれを１６ビッ
トのパラレル信号に変換し，その時間位置（タイムスロ
ット）は複数の各配下装置に割り当てられており，それ
ぞれのタイムスロットに含まれる各１６ビットの信号が
対応する配下装置で選択され，それぞれの１６ビットの
中から所定のビット位置の２ビットの制御信号（ＳＤ）
がその配下装置に供給されて，各ビットの位置に対応す
る各部を，ビットの内容により制御する。これにより，
制御装置（ＣＣ）と各配下装置（ｎ個とする）との１対
ｎ接続が形成される。

【００１４】制御装置（ＣＣ）配下の各装置からの状態
表示信号（ＳＣＮ）は，上りの伝送路８を介してアクセ
ス制御装置２へ送られる。転送選択制御装置４は各配下
装置からの状態表示信号（ＳＣＮ）を個別に受け取る
と，上記のアクセス制御装置２と同様の方法で，対応す
るタイムスロットのパラレルの１６ビット信号中の制御
信号（ＳＤ）と同じ２ビットの位置に状態表示信号（Ｓ
ＣＮ）を設定して，８ビットパラレルの２つの信号に変
換し，更にシリアル信号に変換してディジタル同期網の
フレームにより送信する。

【００１５】なお，同じタイムスロットへの同一の状態
表示信号（ＳＣＮ）を埋め込むことにより，制御装置
（ＣＣ）が保持する状態表示信号（ＳＣＮ）を更新する
ことができる。

【００１６】転送選択制御装置４に対し，制御装置（Ｃ
Ｃ）からブロードキャストＳＤの信号を送信すると，転
送選択制御装置４は配下の各装置に対し同じ制御信号
（例えば，トラヒックや課金のための基準時間の設定情
報や，各装置のリセットや立ち上げの信号等）をコピー
して，配下の各装置に対し転送する。

【００１７】このように，高速性を要求される制御信号
（ＳＤ）と状態表示信号（ＳＣＮ）については，常時伝
送路８を介して伝送が行われるため遅延時間が少なく，
処理も高速な処理を行うことができる。

【００１８】また，呼処理情報等の各種パラメータを有
する大量のデータが制御装置（ＣＣ）１と各配下装置
（スイッチ制御部６や複数の回線装置７）との間で転送
される。これらの大量のデータは，上記の１６ビットの
構成の中のＤＭＡ用のデータビット（８ビット）及びＤ
ＭＡ制御用のビット情報を用いて，下りの転送の場合は
アクセス制御装置２のＤＭＡ制御装置（図示省略）の制
御により転送選択制御装置４を介して転送を行い，上り
の転送は転送選択制御装置４のＤＭＡ制御装置（図示省
略）の制御により制御装置（ＣＣ）へ送られる。

【００１９】アクセス制御装置２から配下装置へのＤＭ
Ａ転送の場合，第１パケットの中に装置アドレス（方路
表示）を含めることにより，転送選択制御装置４で配下
装置の中の一つの装置が選択され，以後のパケットはそ
の装置へ直接転送される。上りのＤＭＡ転送は，転送選
択制御装置４が複数の配下装置からの転送要求を受け取
ると，ＤＭＡ要求の競合調停を行って一つに対し転送許
可を与え，アクセス制御装置２に対し１６ビットパラレ
ル信号の転送要求を表すビットを設定して上りの信号を
送信し，アクセス制御装置２からの下りの信号を受け取
ることにより配下装置から制御装置（ＣＣ）へのＤＭＡ
転送が実行される。この場合，パケット単位でデータが
連続して送られ，全パケットは１パケット当たり１８バ
イトで構成される。

【００２０】

【発明の実施の形態】図２は本発明が実施される交換機
の構成を示す。図中，１〜９は上記図１の装置に対応す
るものは同じ符号を用いる。すなわち，１は制御装置
（ＣＣ），２はアクセス制御装置，３はスイッチ装置，
４は転送選択制御装置，５ａ，５ｂ，５ｃはそれぞれ初
段スイッチ（１ｓｔで表示），次段スイッチ（２ｎｄで
表示），３段スイッチ（３ｒｄで表示），６はスイッチ
５ａ〜５ｃを制御するスイッチ制御部，７は７─０〜７
─７の８個設けられた回線装置（ハイウェイにも接続さ
れている）を代表して表し，７ａは回線装置７内の加入
者線や中継線の多重信号が終端する多重回路，７ｂは回
線装置７内の多重・分離回路及び制御部を含む共通部，
８はアクセス制御装置２と転送選択制御装置４の間で同
期ディジタル網の信号を伝送する光ケーブルの伝送路，
９ａ─０，９ｂ─０〜９ａ─７，９ｂ─７はスイッチ５
ａ，５ｃの入力端と出力端と回線装置７とを接続して通
話用のセルを転送すると共に転送選択制御装置４と各回
線装置７との間で制御信号，状態表示信号及びデータ信
号の転送を行うハイウェイ（光ケーブル）であり，９ａ
は上り，９ｂは下りを表す。

【００２１】この構成では，スイッチ５ａ〜５ｃはそれ
ぞれ，入力側が８本，出力が８本の線路（ハイウェイ）
が設けられ，８個設けられた各回線装置７─０〜７─７
で多重化された信号はハイウェイ９ａ─０〜９ａ─７か
ら初段スイッチ５ａに入力され，３段スイッチ５ｃから
出力された信号はハイウェイ９ｂ─０〜９ｂ─７からそ
れぞれ各回線装置７─０〜７─７へ入力される。制御装
置（ＣＣ）１からは配下装置であるスイッチ制御部６及
び８個の回線装置７のそれぞれに対する制御信号（Ｓ
Ｄ）をアクセス制御装置２から光ケーブルの伝送路８を
介して転送選択制御装置６に送信して各部の制御を行
い，スイッチ制御部６及び８個の回線装置７のそれぞれ
の状態表示信号（ＳＣＮ）が転送選択制御装置４からア
クセス制御装置２に送信される。

【００２２】図３は交換機における転送選択制御装置の
転送機能の説明図である。図中，２〜４，６，７は上記
図２の同じ符号の各部に対応し，２はアクセス制御装
置，３はスイッチ装置，４は転送選択制御装置，６はス
イッチ制御部，７─０〜７─７は回線装置である。この
図３では，アクセス制御装置２は制御装置（ＣＣ）１の
２重化構成に対応して０系（♯０），１系（♯１）の２
つの装置が設けられ，スイッチ装置３の中のスイッチ制
御部６も２重化されている。

【００２３】２つの系のアクセス制御装置２と転送選択
制御装置４の間には０系と１系の２組の光ケーブルが設
けられ，転送選択制御装置４には，０系と１系のアクセ
ス制御装置２からの信号の中から現在アクト系となって
いる一方の系の信号をアクト系セレクタ（ＡＣＴＳＥ
Ｌ）４ａで選択（後述するアクセス制御装置２からの信
号中に含まれたアクト信号による）し，選択された多重
化信号は，ダウンセレクタ（ＤＯＷＮＳＥＬ）４ｂにお
いて，各タイムスロット（９個のタイムスロットがあ
る）に応じて，スイッチ制御部６と８個の回線装置７の
それぞれに分配されて，各装置において受信される。制
御装置（ＣＣ）１から制御信号（ＳＤ）はこのようにし
て各回線装置７の受信部及びスイッチ制御部６のアクト
系の受信部で受信される。

【００２４】一方，８個の回線装置７及びスイッチ制御
部６から送信される状態表示信号（ＳＣＮ）は，アップ
セレクタ（ＵＰＳＥＬ）４ｃにおいて，各装置に割り当
てられたタイムスロットに選択されて時多重され，セレ
クタ（ＳＥＬ０）４ｄへ入力され，アクセス制御装置２
の０系がアクト系となっていると，その信号が伝送路を
介して０系のアクセス制御装置２へ送信される。

【００２５】また，スイッチ制御部６がスタンバイ系で
動作している場合は，スタンバイ系セレクタ（ＳＢＹＳ
ＥＬ）４ｅでスイッチ制御部６の中のスタンバイ側（Ｓ
ＢＹ）の受信部に対応するタイムスロットの信号が供給
され，スタンバイ系の送信部の信号がセレクタ４ｄまた
は４ｆを介して０系または１系のアクセス制御装置２へ
送られる。

【００２６】図４はアクセス制御装置と転送選択制御装
置間に伝送される１６ビットパラレル信号の構成，図５
は１６ビットパラレル信号の伝送方法を示す。図４に示
すようにＤＡＴＡ０〜ＤＡＴＡ１５の合計１６ビットの
パラレル信号が定義される。但し，回線装置インタフェ
ース上の場合は，図４の下側に示すようにＤＡＴＡ１１
（回線装置からの上りＤＭＡ完了通知），ＤＡＴＡ１５
（回線装置からの下りＤＭＡ完了通知）に対する割り当
てだけ相違し，他のＤＡＴＡは同一である。

【００２７】すなわち，ＤＡＴＡ０（ＬＳＢ）〜ＤＡＴ
Ａ７（ＭＳＢ）の８ビットはＤＭＡ転送のパケットを構
成する１バイトのデータに使用し，ＤＡＴＡ８は同期パ
ターン誤認識防止用信号に使用（ＳＹＮＣ）し，Ａ１，
Ａ２のパターン時のみ“０”を出力する。ＤＡＴＡ９は
ＤＭＡの転送要求（Request)，ＤＡＴＡ１０はＤＭＡの
転送許可（Acknowledge)，ＤＡＴＡ１１はアクセス制御
装置２からアクト信号（アクト系を指示する信号，上り
信号は不使用），ＤＡＴＡ１２はＤＭＡのビジー（Bus
y),ＤＡＴＡ１３，１４は下り信号の場合は２ビット分
の制御信号（ＳＤ０，ＳＤ１）が設定され，上り信号の
場合は２ビット分の状態表示信号（ＳＣＮ０，ＳＣＮ
１）が設定される。最後のＤＡＴＡ１５は下り信号で使
用されＤＭＡの制御状態をリセットする信号が設定され
る。

【００２８】図５には上記図４に示すような１６ビット
パラレル信号が制御装置（ＣＣ）で発生してアクセス制
御装置から転送選択制御装置へ伝送する場合の変換の過
程が示される。アクセス制御装置２で制御装置（ＣＣ）
からの１６ビットパラレル（８ビット×２）形式の信号
（伝送速度９．７２Ｍｂｐｓ）が入力されると，１６─
８変換部２０において８ビットパラレル信号（伝送速度
１９．４４Ｍｂｐｓ）に変換され，更に多重部８０にお
いてシリアル信号に変換され（伝送速度１５５Ｍｂｐ
ｓ），次に電気／光変換部（Ｅ／Ｏ）８１において光信
号に変換されて光ケーブル８に出力される。光ケーブル
８からの光信号はアクセス制御装置２側の光／電気変換
部（Ｏ／Ｅ）８２で電気信号に変換され，分離部８３で
シリアル信号は８ビット毎にパラレル変換され，更にア
クセス制御装置２の８─１６変換部４０において１６ビ
ットパラレル信号に変換される。転送選択制御装置から
アクセス制御装置への伝送においても全く同様に行われ
る。

【００２９】図６は同期ディジタル網のＳＯＮＥＴのフ
ォーマットを示し，この例は１５５Ｍｂｐｓの場合であ
り，１フレーム（１２５μｓｅｃ）は２７０オクテット
（ＯＣＴ＝１バイト）×９列の形式のフォーマットを備
え，各信号をこのフレームにマッピングすることにより
パラレル信号をシリアル信号に変換し，先頭にＡ１〜Ａ
２の同期パターンが６バイト分設定され，合計２４２４
バイトの信号で構成される。

【００３０】図７はアクセス制御装置と転送選択制御装
置間の伝送信号のフォーマットである。(1) 〜(3) は８
ビットパラレル時の信号を表し，(4) 〜(6) は１６ビッ
トパラレル信号変換後を表す。(1) は８パラレル信号に
同期する１９．４４ＭＨｚのクロック信号（ＭＣＬＫで
表す）を表し，２４３０バイト÷１９．４４ＭＨｚ＝１
２５μｓｅｃである，(2) はフレームパルス（ＦＰ）で
あり同期パターン（Ａ１，Ａ２の３回の繰り返し）の次
のクロックに同期して発生する。(3) は８パラレルのデ
ータ信号であり，フレームパルス（ＦＰ）に同期して８
ビットパラレル（ＤＡＴＡ０〜ＤＡＴＡ７）信号が，順
次Ｌ０，Ｈ０，Ｌ１，Ｈ１，・・・Ｌ１２１１，Ｈ１２
１１，Ａ１〜Ａ２の順に配置される。この信号は，(4)
に示す９．７２ＭＨｚのクロック（ＭＣＬＫで表す）に
より(5) に示すフレームパルス（ＦＰ）に同期して上記
図５のように１６ビットパラレルに変換されて受信され
る。この図７の(3) と(6) に示す黒枠で囲んだ部分は,
ＳＯＮＥＴフレームでのシリアル伝送における同期パタ
ーン誤認識を防ぐための同期信号と光伝送路でのＤＣ
（直流）バランスをとるために１６ビット単位で極性が
反転されるバイトを表す。但し，同期パターンのＡ１，
Ａ２バイト以外の１６ビットパラレル部の奇数ワードで
反転し，ＤＡＴＡ１５（上記図４参照）は全ワード対象
外である。

【００３１】図８は各装置に対応する制御信号（ＳＤ）
の構成を示す。上記図４に示す構成を備える１６ビット
パラレル信号がアクセス制御装置から転送選択制御装置
に上記図５〜図７に示すフレームにより伝送され，図８
の(1)のクロックを用い,(2)に示すフレームパルス（Ｆ
Ｐ）に同期して１６ビットパラレル信号を受信する。予
めアクセス制御装置において，１フレームを９つのタイ
ムスロットに分割し，各タイムスロットをスイッチ制御
部と８つの回線装置（ハイウェイ）に対する制御信号用
に割り当てられている。図８の(3) に各装置に割り当て
られたタイムスロットを示し, ＳＷはスイッチ制御部
用，ＨＷ０〜ＨＷ７は８つの回線装置用である。各タイ
ムスロットには，１６ビットパラレル信号が１６ビット
を１ワードとすると１３２ワード含まれるので，図８の
(4) に示すように各ワードのＤＡＴＡ１３，１４の２ビ
ットの制御信号（ＳＤ０，ＳＤ１）は，１つのタイムス
ロット内に１３２組含まれ，合計２６４ビットとなる。
この中の０〜２５５ビットはそれぞれの装置の各部の制
御信号であり，２５６〜２５９ビットは制御信号の誤り
チェック用のＣＲＣ符号，２６０〜２６３ビットは不使
用である。なお，図８中に示すτは，１クロック幅（約
１０．３ｎｓｅｃ）を表す。これらの各タイムスロット
の制御信号は，上記図３に示すダウンセレクタ４ｂにお
いて各装置へ分配される。

【００３２】上記図８の構成はアクセス制御装置から各
配下装置への下り方向の制御信号（ＳＤ）について示し
たものであるが，各配下装置からアクセス制御装置への
上り方向の状態表示信号（ＳＣＮ）の場合にも同様のフ
レーム構成が使用され，各スロットの１６ビットパラレ
ル信号（ワード）のＤＡＴＡ１３，１４の２ビットに各
部の状態表示信号（ＳＣＮ０，ＳＣＮ１）が設定され
て，アクセス制御装置へ伝送される。各装置の状態表示
信号は，上記図３のアップセレクタ４ｃにおいて対応す
るタイムスロットの各１６ビットパラレル信号（ワー
ド）のＤＡＴＡ１３，１４の２ビットに設定されて送信
される。

【００３３】図９は８ビットパラレル信号を１６ビット
パラレル信号に変換する構成である。この構成は，アク
セス制御装置からの信号を受け取る転送選択制御装置
と，転送選択制御装置からの信号を受け取るアクセス制
御装置のそれぞれに設けられる。図中，３０は８─１６
パラレル変換部，３１は偶数ワード保持部（Even Word
で表示) ，３２は奇数ワード保持部（Odd Wordで表示)
，３３は２─１セレクタ（SEL)，３４はタイミング発
生器（ＴＧ）である。ＳＯＮＥＴ信号から得られた８ビ
ットパラレルのデータ信号は，フレームパルス（ＦＰ）
及びクロック（１９．４４ＭＣＬＫ）と共に８─１６パ
ラレル変換部３０へ入力され，８ビット単位のデータを
２個ずつパラレルに変換し，１６ビットパラレル信号の
出力は偶数ワードについては偶数ワード保持部３１に供
給し，奇数ワードは奇数ワード保持部３２に極性を変換
して保持させる。この極性変換は，上記図７について説
明したように送信時に１６ビット単位で極性変換されて
いるので，これを元の極性に戻すために行われる。偶数
ワード保持部３１と奇数ワード保持部３２はタイミング
発生器３４の出力により交互に駆動され，２─１セレク
タ３３もタイミング発生器３４の出力により２つのワー
ド保持部３１，３２の出力を交互に選択して１６ビット
パラレル信号が出力される。

【００３４】制御装置（ＣＣ）側のアクセス制御装置か
らＤＭＡ信号送出時に同期パターン（Ａ１／Ａ２のバイ
ト）の領域にさしかかった場合には，ＤＭＡ信号を同期
パターン領域にまたがせて出力するため，受信側（転送
選択制御装置）においてもフレームパターン（ＦＰ）を
含む前方６τ（１９．４４ＭＨｚ換算）のデータは取り
込まない。

【００３５】図２，図３のスイッチ装置３の転送選択制
御装置４からアクセス制御装置２への上り信号の伝送
は，上記の上りの信号の逆変換（１６パラレルから８パ
ラレル）を行って出力すればよい。但し，対向するアク
セス制御装置の受信装置では，フレームパルス（ＦＰ）
抽出のため，次の同期制御を行う必要がある。また，２
つの系（０系，１系）のアクセス制御装置へ同様の処理
で送出する。こととき，アクト選択されているアクセス
制御装置の方路へ回線装置からのＤＭＡとＳＣＮ情報を
送出し，スタンバイ側のアクセス制御装置へはヘルスチ
ェックを目的にスイッチ制御部のスタンバイのポートか
らのＤＭＡとＳＣＮ信号を選択して送出する。

【００３６】上り信号の同期については，転送選択制御
装置内で生成するフレームパルス（ＦＰ）を含む前方６
τにはＡ１，Ａ２バイト（同期パターン）を自律で挿入
する。その挿入直前または挿入中に配下の装置（スイッ
チ制御部，回線装置）からのＤＭＡ信号の受信が発生し
て，アクセス制御装置への信号出力が発生した場合に
は，ＤＭＡ信号を固定させてＡ１，Ａ２バイトにまたが
って出力するか，またはＡ１，Ａ２バイト送出後に出力
する。

【００３７】また，上り信号の場合も，ＤＣバランスを
とるため，１６パラレルの段階で，１６パラレル単位で
極性を反転させる。同期パターン誤認識防止のためのＤ
ＡＴＡ８（ＳＹＮＣ，図４参照）は，Ａ１，Ａ２バイト
送出時のみ“０”，それ以外では“１”とする。

【００３８】転送選択制御装置４とスイッチ制御部６間
のインタフェース（スイッチ制御部インタフェースとい
う）。スイッチ制御部６は，上記アクセス制御装置と転
送選択制御装置とのインタフェース（アクセス制御部イ
ンタフェースという）と同様のフォーマットを使用し，
同様のインタフェースの動作が行われる。但し，スイッ
チ制御部インタフェースは，アクセス制御部との通信に
必要な信号を単純に１６パラレルから８パラレルへ変換
して出力するが，アクセス制御部インタフェースとなる
点はフレームパルスさえ正しく出力すればフレーム同期
がとれる点である。従って，Ａ１，Ａ２バイトは使用せ
ず，フレーム内の全領域を使用することとし，ＳＹＮＣ
信号（ＤＡＴＡ８）も使用しないため“０”固定とな
る。また，アクセス制御装置インタフェースで制御する
１６ビット単位での極性反転も行わない。

【００３９】転送選択制御装置４と回線装置７間のイン
タフェース（回線装置インタフェースという）。アクセ
ス制御装置と回線装置間の通信は，アクセス制御装置と
スイッチ制御部間の通信方法と同じであるが，伝送方法
が異なるため信号フォーマットが異なる。回線装置に対
向する場合には，ＳＯＮＥＴを意識する必要がなく，タ
イムスロットを識別することが必要で，Ａ１，Ａ２バイ
トの部分もアクセス制御装置との通信用の領域として使
用する。フレームパルス（ＦＰ）は，１６パラレル信号
のクロック３２τ（ＳＤ信号の２６４ビット（３３バイ
ト））をさみだれ式に出力する。タイミングとしては，
アクセス制御装置からフレームパルスに同期してくるデ
ータを基準とし先頭をスイッチ制御部へフレームパルス
とし，以降を配下の各回線装置７─０〜７─７（図２参
照）に順番に割り当てる。この場合も，Ａ１，Ａ２バイ
トの挿入は行わず，ＳＹＮＣ信号（ＤＡＴＡ８）も
“０”固定とする。送信（Downward) はアクセス制御装
置との通信に必要な１６ビットの信号を１６パラレル─
４パラレル変換して，４６．０８ＭＨｚのクロックで出
力（１８４．３２Ｍｂｐｓ）する。受信（Upward) は送
信とは逆に４６．０８ＭＨｚのクロックで４パラレルで
入力される信号を内部で，４パラレル─１６パラレル変
換を行い，アクセス制御装置との通信に必要な１６ビッ
トの信号を抽出する。

【００４０】アクセス制御装置からの制御信号を各部へ
伝達する構成図１０は制御信号伝達のための構成を示
し，図１１は図１０の動作タイミングを示す。図１０
中，４０は２５６ビットバッファであり，２ビット分の
フリップフロップ回路（ＦＦで表す）♯０〜♯１２７を
合計１２８個用いて構成され，４１は読み出し開始制御
部である。

【００４１】転送選択制御装置において，制御信号（Ｓ
Ｄ）はアクセス制御装置からのクロック（１９．４４Ｍ
Ｈｚ）を基準に内部のバッファ４０に格納しながら，制
御信号（ＳＤ）を出力すべきクロック（４６．０８ＭＨ
ｚ×２分周）を基準として読み出すことにより配下の各
装置に伝達する。この時，出力データは全装置（スイッ
チ制御部６，各回線装置７─０〜７─７と接続する各ハ
イウェイ）共通のものを出力し，図１１の(2) に示すよ
うに各タイムスロット毎のフレームパルス（ＤＦＣＫ）
を各ハイウェイの先頭位置にさみだれ式に出力すること
で，各ハイウェイに有効なデータのタイムスロットを認
識させる。バッファ４０に必要な容量は２５６ビットで
あり，書き込み側と読み出し側が同じアドレスに同時に
アクセスしないようにし，読み出し開始タイミングを待
ち合わせるため，読み出し開始制御部４１が設けられて
いる。この読み出し開始制御部４１は，書き込みがフリ
ップフロップ（ＦＦ♯０）から開始されて，フリップフ
ロップ回線♯２０の書き込みが完了（４２ビット分の書
き込み完了）したことを検出すると，先頭のフリップフ
ロップ（ＦＦ♯０）から２５６ビット連続の読み出しを
開始させる。読み出した制御信号（ＳＤ）は配下の各装
置へ送られる。また，バッファ４０は全てのハイウェイ
（スイッチ制御部を含む）共通に１つだけ備える。

【００４２】図１１の(4) 〜(8) はスイッチ制御部（Ｓ
Ｗで表示）への制御信号（ＳＤ）のタイムスロットにつ
いて，書き込みと読み出しのタイミングを拡大して示し
た。転送選択制御装置から状態表示信号をアクセス制御
装置へ伝達する構成図１２は各装置の状態表示信号を送
信する構成を示し，図１３は各装置の状態表示信号のバ
ッファの書き込み，読み出しのタイミングを示す図であ
る。

【００４３】図１２において，５０は状態表示信号（Ｓ
ＣＮ）送信部，５１はスイッチ制御部の状態表示信号を
受け取るＳＣＮ受信部，５２はスイッチ制御部からの状
態表示信号（ＳＣＮ）を格納するＳＣＮＲＡＭ，５３は
更新ウィンドウ生成部，５４─０〜５４─７はハイウェ
イ（回線装置）の状態表示信号を受け取るＳＣＮ受信部
であり，内部の構成はＳＣＮ受信部５１と同様である。

【００４４】転送選択制御装置において，状態表示信号
の伝送は，先頭位置が非同期でくるスイッチ制御部と配
下の全ハイウェイ（最大８ＨＷ）の合計９ＨＷ分を時多
重して，アクセス制御装置へ出力する。このため，転送
選択制御装置内で２５６ビットのＳＣＮＲＡＭを９個分
用意し，９つのＳＣＮ信号（２５６ビット×９）をバッ
クアップする。アクセス制御装置へのＳＣＮ信号の出力
は，ＳＯＮＥＴフレームのタイミングに合わせて順次出
力する必要があり，そのため各装置（スイッチ制御部と
各ハイウェイ）対応のＳＣＮＲＡＭ５２の読み出しタイ
ミングを転送選択制御装置内で生成し，ＳＣＮＲＡＭ５
２のアクセスが書き込み側と読み出し側で競合しないよ
うに制御される。

【００４５】すなわち，各ＳＣＮＲＡＭ５２への書き込
みのタイミングは，ＳＣＮＲＡＭ５２の読み出しタイミ
ング，その前方２フレーム及び後方１フレームの合計４
フレーム間ではマスクし，書き込みを行わないようにす
る。このようなタイミングでＳＣＮ送信部５０から発生
する書き込み許可信号により更新ウィンドウ生成部５３
が受信した内容によりＳＣＮＲＡＭ５２への書き込み
（更新）を行う。

【００４６】状態表示信号（ＳＣＮ）は各ハイウェイ共
に有効データをＳＯＮＥＴフレーム内の９フレーム間全
てに入力されるので，上記した書き込みタイミングは９
フレームの中の５フレーム区間でそれぞれのＳＣＮＲＡ
Ｍ５２のデータが更新されることになる。

【００４７】図１３の(4) は上記に説明した各ＳＣＮＲ
ＡＭ５１，５４─０〜５４─７の読み出しのタイミング
であり，(2),(3) はハイウェイ０（ＨＷ０）のＳＣＮ信
号の読みのタイミングを示す。また，(5) は各タイムス
ロット毎のＳＣＮ信号の出力のタイミングを示す。(6)
はスイッチ制御部用のＳＣＮＲＡＭの書き込み側の書き
込み禁止と書き込み許可の発生タイミングを示し，(7)
は(6) の書き込み禁止または許可のタイミングに対応し
てスイッチ制御部用のＳＣＮＲＡＭが受信ＳＣＮ信号に
より更新されるか, 廃棄されるかの制御が行われること
を示す。

【００４８】ＤＭＡデータ転送の機能を説明する。本発
明では上記の１６ビットパラレル信号を用いてＤＭＡ手
順及びデータ転送が行われ，上りと下り共に同様の手順
で行われる。すなわち，送信側から転送要求（ＲＥＱ）
またはデータ（ＤＡＴＡ０〜ＤＡＴＡ７）を送り，受信
側から転送許可（ＡＣＫ）またはビジー（ＢＵＳＹ）を
送り返す動作の組み合わせにより，データユニット（最
大４０９６バイト）の転送が完了するまで繰り返す。

【００４９】図１４はＤＭＡパケットの構成を示す。Ｄ
ＭＡパケットは，一定のバイト数の固定長とし，この実
施例では１８バイトとする。先頭のヘッダ（１バイト）
に続いてＤａｔａ（１６バイト），最後にトレーラ（１
バイト）が設けられている。

【００５０】但し，第１パケットの場合，ＤａＴａ２，
３の２バイト（１６ビット）は方路指示（または接続先
方路表示：ＰＣＤと称する場合もある）の情報が設定さ
れ，トレーラの４ビットにそれ以前の１７バイトを対象
とするＣＲＣ符号が設定されて受信側での誤りチェック
を可能とする。この第１パケットに後続する第２パケッ
ト以降の全てのパケットでは，方路指示情報は設定され
ず，この部分にも転送データが設定され，トレーラの部
分にもＣＲＣチェック符号は設定されない（第２パケッ
トからはチェックを行わない）。ＤＭＡが開始され，一
旦方路選択が行われると，終了フラグ受信までのデータ
を第１パケットに表示された方路とデータの送受を行
う。また，下りＤＭＡにおいては，第１パケットのみＤ
ＭＡデータのＣＲＣチェックを行うが，第２パケット以
降及び上りＤＭＡデータについてのＣＲＣチェックは一
切行わない。また下り第１パケットを含む全てのＤＭＡ
データの誤り訂正も行わない。

【００５１】以下に下りＤＭＡ転送と上りＤＭＡ転送に
ついて説明する。下りＤＭＡは，制御装置（ＣＣ）１の
データをアクセス制御装置からスイッチ制御部及び配下
のハイウェイ（回線装置）へＤＭＡ転送することであ
り，図１５に下りのＤＭＡ手順のシーケンスの例を示
す。

【００５２】制御装置（ＣＣ）から配下装置（スイッチ
制御部６，ハイウェイ７─０〜７─７）の一つである配
下Ａを方路として第１パケットを送ると（図１５の
ａ），転送選択制御装置４において，方路を解析して配
下Ａへ第１パケットを送信する（同ｂ）。配下Ａでこれ
を受信すると，上りの伝送路を介してＡＣＫ（図４のＤ
ＡＴＡ１０を“１”にする）を返送する（図１５の
ｃ）。アクセス制御装置２はこれを受け取ると，制御装
置（ＣＣ）は配下Ａへの第２パケットを送信し（図１５
のｄ），転送選択制御装置４はこれを受け取ると配下Ａ
へスルーで転送し（同ｅ），配下Ａで受信すると応答
（ＡＣＫ）を返送する（同ｆ）。以下，同様に制御装置
（ＣＣ）から配下Ａへのパケットの転送を行う。

【００５３】この下りＤＭＡの転送はアクセス制御装置
から１９．４４ＭＨｚ基準で送信され，接続先がスイッ
チ制御部の場合は同じクロックレートで出力し，接続先
が配下のハイウェイの場合には４６．０８ＭＨｚ×２分
周のクロックレートで出力する。転送選択制御装置がＤ
ＭＡデータの受信を開始すると，第１パケットのみ全デ
ータ（１８バイト）をバッファし，データ内の方路表示
を参照後指定されたハイウェイの出力部への読み出し信
号の生成を許可する。第２パケット以降は，データの伝
搬遅延を最小限に抑えるため，全データをバッファする
ことは行わないが，書き込み速度よりも読み出し速度の
方が早いため競合が起きないようにタイミングを考慮す
る必要がある。図１６は下りＤＭＡデータ書き込み部に
おける第２パケット以降の動作タイミングを示す。図１
６に示すように，データ受信部からのバッファへの書き
込みとデータ送信部からの読み出しのタイミングが競合
しないようにするために，データが４バイト受信（デー
タ受信部からバッファへの書き込みが４バイト完了）し
た時点で指定方路のデータ送信部へＤＭＡデータ読み出
し開始を許可し，送信部ではその開始許可受信後に先頭
データから順次読み出しを行う。

【００５４】また，方路表示参照時にその第１パケット
がＣＲＣチェックエラーの場合には，スイッチ制御部が
指定される方路とは無関係にスイッチへ転送し，スイッ
チのＤＭＡデータ終端部に障害検出を委ねる。

【００５５】上りＤＭＡは，配下のスイッチ制御部及び
ハイウェイからアクセス制御装置への転送である。ＤＭ
Ａの転送はアクセス制御装置へ１９．４４ＭＨｚを基準
で送信する必要があり送信元がスイッチ制御部の場合は
同じＣＬＫ速度で入力されるが，送信元が配下のハイウ
ェイの場合には４６．０８ＭＨｚ×２分周のＣＬＫ速度
で入力される。下りＤＭＡと同様のデータの伝搬遅延を
最小限に抑えるため全データをバッファすることは行わ
ないが，書き込み速度よりも読み出し速度のほうが速い
ことが無いため，競合がおきないようにタイミングを考
慮する必要が下りＤＭＡの場合とは異なる。

【００５６】図１７は上りＤＭＡ手順のシーケンスの例
を示す図である。スイッチ制御部６や各回線装置と接続
するハイウェイ７─０〜７─７等の各下位装置からの転
送要求をとデータを含む第１パケット（ＲＥＱ／ＰＡＣ
ＫＥＴ）を要求する。この例ではスイッチ制御部６から
の転送要求が発生し（図１７のａ），その後からハイウ
ェイからの転送要求（同ｃ）に対しては転送選択制御装
置は転送要求を拒否することを表すビジー信号（図４の
１６ビットパラレル信号の中のＤＡＴＡ１２を“１”に
する）をハイウェイに対し応答する（図１７のｄ）。そ
の一方，最初のアクセス制御装置（制御装置ＣＣ）に対
して転送のための処理を行って，転送を行う（図１７の
ｂ）。アクセス制御装置は受け取ったパケットの正常性
を確認し，制御装置（ＣＣ）のメモリ（図示省略）への
転送を実行し（図１７のｆ），次のパケットの受信準備
ができると転送許可（ＡＣＫ）を転送選択制御装置を介
してスイッチ制御部へ送信する（同ｇ）。これを受けた
スイッチ制御部はこれを受けると第２パケットを転送選
択制御装置を経由してアクセス制御装置へ送信される
（図１７のｈ）。以下，最終パケットまでこの手順を繰
り返し，最後のパケットがスイッチ制御部からアクセス
制御装置へ転送され，その応答がアクセス制御装置から
スイッチ制御部へ送られると（図１７のｌ），スイッチ
制御部はデータパケットの転送終了通知（ＥＮＤＦ）を
送信する（同ｍ）。これを受けた転送選択制御装置は方
路選択（転送要求を受け付けた配下装置）を解除し，次
の転送要求を待つ。

【００５７】図１８に上りＤＭＡ書き込み部の動作タイ
ミングを示す。転送選択制御装置は，配下装置から受信
したデータのＤＭＡ受信部からのバッファへの書き込み
とデータ送信部からの読み出しのタイミングが競合しな
いようにするために，データが２バイト受信（データ受
信部からバッファへの書き込みが２バイト完了）の開始
許可受信後に先頭データから順次読み出しを行う。ま
た，上りＤＭＡデータのＣＲＣチェックを転送選択制御
装置では行わない。

【００５８】

【発明の効果】本発明によれば制御装置（ＣＣ）から配
下装置であるスイッチ装置のスイッチ制御部や複数の各
ハイウェイ（回線装置）へ論理的に１対Ｎ接続が可能と
なる。また，制御装置から複数の配下装置への制御信号
（ＳＤ）の転送及び複数の配下装置から制御装置への状
態表示信号（ＳＣＮ）をＤＭＡ手順無しで高速且つ大量
に転送することができる。更に，制御装置と各配下装置
との間で双方向のＤＭＡ転送を高速で行うことが可能と
なる。

【００５９】また，制御装置（ＣＣ）からスイッチ装置
へのデータ転送は光ケーブルにより行うため電波放射を
防ぐことができる。また，伝送路に標準フォーマット
（ＳＯＮＥＴ等の同期ディジタル網のフォーマット）を
使用することで安価に構成することができる。

【図面の簡単な説明】

【図１】本発明の原理構成を示す図である。

【図２】本発明が実施される交換機の構成を示す図であ
る。

【図３】交換機における転送選択制御装置の転送機能の
説明図である。

【図４】１６ビットパラレル信号の構成を示す図であ
る。

【図５】１６ビットパラレル信号の伝送方法を示す図で
ある。

【図６】同期ディジタル網のＳＯＮＥＴのフォーマット
を示す図である。

【図７】伝送信号のフォーマットを示す図である。

【図８】各装置に対応する制御信号（ＳＤ）の構成を示
す図である。

【図９】８ビットパラレル信号を１６ビットパラレル信
号に変換する構成を示す図である。

【図１０】制御信号伝達のための構成を示す図である。

【図１１】図１０の動作タイミングを示す図である。

【図１２】各装置の状態表示信号を送信する構成を示す
図である。

【図１３】各装置の状態表示信号のバッファの書き込
み，読み出しのタイミングを示す図である。

【図１４】ＤＭＡパケットの構成を示す図である。

【図１５】下りのＤＭＡ手順のシーケンスの例を示す図
である。

【図１６】下りＤＭＡデータ書き込み部における第２パ
ケット以降の動作タイミングを示す図である。

【図１７】上りＤＭＡ書き込み部の動作タイミングを示
す図である。

【図１８】従来の交換機のブロック構成を示す図であ
る。

【図１９】上りＤＭＡ書き込み部の動作タイミングを示
す図である。

【符号の説明】

１ 制御装置（ＣＣ） ２ アクセス制御装置 ３ スイッチ装置 ４ 転送選択制御装置 ５ スイッチ部 ６ スイッチ制御部 ７ 回線装置 ８ 伝送路（ディジタル同期網） ９ 伝送路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤平 淳 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 三瀬 清文 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 岩佐 英敏 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 多重回線を収容する複数の回線装置が収
   容されたスイッチ装置とスイッチ装置を制御する制御装
   置とからなる交換機内の制御データ転送方式において，
   前記制御装置と接続され前記スイッチ装置と光ケーブル
   で接続されたアクセス制御装置を設け，前記スイッチ装
   置内に前記光ケーブルと接続され前記スイッチ装置内の
   スイッチ制御部及びスイッチのハイウェイを介して接続
   された複数の前記回線装置の各下位装置に接続された転
   送選択制御装置を設け，前記光ケーブル上を同期ディジ
   タル網対応のフレーム構成で双方向の高速伝送を行い，
   前記アクセス制御装置と転送選択制御装置は，複数バイ
   ト分のパラレル信号を単位として各ビット位置をデータ
   及び各種信号用として定義し，フレーム内を前記スイッ
   チ制御部及び各ハイウェイに対応するタイムスロットに
   割り当て，前記アクセス制御装置と転送選択制御装置を
   介して制御装置と前記スイッチの各配下装置の間でデー
   タ及び制御信号の双方向伝送を行うことを特徴とする交
   換機内の制御データ転送方式。
2. 【請求項２】 請求項１において，前記アクセス制御装
   置は，前記スイッチ装置の各配下装置への制御信号を下
   りフレームの前記パラレル信号中の予め決められた特定
   ビット位置に設定して送信し，転送選択制御装置は前記
   下りのフレーム内のタイムスロットを識別して，対応す
   る各配下装置への転送路に制御信号を送出することを特
   徴とする交換機内の制御データ転送方式。
3. 【請求項３】 請求項１または２において，前記転送制
   御装置は，各配下装置からの状態表示信号を受信して上
   りのフレームの各配下装置に割り当てられたタイムスロ
   ットに前記パラレル信号の中の予め決められた特定ビッ
   ト位置に状態表示信号を設定して送信し，アクセス制御
   装置は前記上りのフレームの各タイムスロットの前記特
   定ビット位置の状態表示信号を検出することを特徴とす
   る交換機内の制御データ転送方式。
4. 【請求項４】 請求項１乃至３の何れかにおいて，前記
   アクセス制御装置に接続する前記制御装置と前記転送選
   択制御装置に接続する前記各配下装置との間で双方向に
   伝送されるフレームの前記パラレル信号の中の前記制御
   信号または状態表示信号に使用するビット位置を除く予
   め決められた複数ビットをＤＭＡ転送用のデータビット
   とし，残りの複数ビットをＤＭＡ転送制御のための制御
   信号として設定し，前記制御装置と前記各配下装置との
   間で所定数バイト数からなるパケット単位で前記ＤＭＡ
   制御信号の送受信とデータの転送制御を行うことを特徴
   とする交換機内の制御データ転送方式。
5. 【請求項５】 請求項４において，前記アクセス制御装
   置に接続する前記制御装置から，ＤＭＡ転送の第１パケ
   ット中に前記各配下装置の一つを指定する方路表示デー
   タを設定し，前記転送選択制御装置は方路表示データを
   識別して，指定された方路の配下装置への転送路を選択
   して第１パケットを転送し，第２パケット以下のデータ
   は前記選択方路へ直接転送することを特徴とする交換機
   内の制御データ転送方式。
6. 【請求項６】 請求項４において，前記転送選択制御装
   置は，各配下装置から前記制御装置への第１パケットを
   含むＤＭＡ転送要求を受け取ると一つの要求を選択し
   て，上りのフレーム中の当該配下装置のタイムスロット
   の前記パラレル信号に設定して前記アクセス制御装置に
   送信し，第２パケット以降のパケットを前記転送選択制
   御装置を介して伝送することを特徴とする交換機内の制
   御データ転送方式。