JPS59291A - メモリクリア方式 - Google Patents
メモリクリア方式Info
- Publication number
- JPS59291A JPS59291A JP9908382A JP9908382A JPS59291A JP S59291 A JPS59291 A JP S59291A JP 9908382 A JP9908382 A JP 9908382A JP 9908382 A JP9908382 A JP 9908382A JP S59291 A JPS59291 A JP S59291A
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- JP
- Japan
- Prior art keywords
- data
- memory
- ssm
- lpr
- highway
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Exchange Systems With Centralized Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
不発明は分散制御の時分割交換方式における制御１４１
Ｉｉｌｉｌ−閾の制御情報等を通イ８する際に使用され
る制御信号送出メモリＣＢＢＭ：５ｅｎｄ ｆ３ｉｇｎ
ａ１Ｍｅｍｏｒｙ ）のクリア制御ｉ１に関するもので
ある〇（２） 従来技術と間細点 分散制憐の時分割交換方式では、％加入者回路（あるい
はトランク回路前）にラインフ”ロセツサＬＰＲを設け
て、時分割ネットワーク全体を制御する中央処理装置Ｃ
ＰＵとの制＃佃号のやり取りをしながら各回線増床等を
各ラインプロセッサが制御する方式がとられている。
Ｉｉｌｉｌ−閾の制御情報等を通イ８する際に使用され
る制御信号送出メモリＣＢＢＭ：５ｅｎｄ ｆ３ｉｇｎ
ａ１Ｍｅｍｏｒｙ ）のクリア制御ｉ１に関するもので
ある〇（２） 従来技術と間細点 分散制憐の時分割交換方式では、％加入者回路（あるい
はトランク回路前）にラインフ”ロセツサＬＰＲを設け
て、時分割ネットワーク全体を制御する中央処理装置Ｃ
ＰＵとの制＃佃号のやり取りをしながら各回線増床等を
各ラインプロセッサが制御する方式がとられている。
かかる構成のシステムで、中央処ｍ鉄ｔｃｐｕから送出
する制御１ｆｉＭは逆出用メモ！ｊ Ｓ Ｓ Ｍを介し
時分割のハイウェイ上に挿入され２イン７”ロセッサＬ
ＰＨに送られる。通菖このメモリＳＳＭはライ／フ゛ロ
セッサＬＰＲヘデータ転送後も、送出したデータ内容は
保持してあり１次に紡たなデータを送出する際にはソフ
ト９エアでメモリＳＳＭの全データをクリア（例えば全
て“０“に初期設定〕してからその納しいデータを書、
き込み転送しなけれはならなかりた。
する制御１ｆｉＭは逆出用メモ！ｊ Ｓ Ｓ Ｍを介し
時分割のハイウェイ上に挿入され２イン７”ロセッサＬ
ＰＨに送られる。通菖このメモリＳＳＭはライ／フ゛ロ
セッサＬＰＲヘデータ転送後も、送出したデータ内容は
保持してあり１次に紡たなデータを送出する際にはソフ
ト９エアでメモリＳＳＭの全データをクリア（例えば全
て“０“に初期設定〕してからその納しいデータを書、
き込み転送しなけれはならなかりた。
即ち、一部のラインプロセッサＬＰＲへ更新データを送
るとき、他のラインプロセッサＬＰＲへｌ旦データが再
転送され誤動作が発生するのを防ぐために、中央処理ａ
＠ｃｐｖからメモリ５１５Ｍヘデータを書き込み、ライ
ンプロセッサＬＰＲへデータ転送後、ＣＰＵから一旦メ
モリＳＳＭのデータをクリアした後新データを書込むと
いったサイクルで制御しなければならなかった。従って
送出用メモリＳＳＭの制御に関して°、ＬＰＲの数が増
大するにつれＳＳＭのデータエリアが増加しＬＰＲ制御
処理の効率が低下するといりた欠点がありた０ （３）発明の目的 本発明の目的は上記間融点を解決するために。
るとき、他のラインプロセッサＬＰＲへｌ旦データが再
転送され誤動作が発生するのを防ぐために、中央処理ａ
＠ｃｐｖからメモリ５１５Ｍヘデータを書き込み、ライ
ンプロセッサＬＰＲへデータ転送後、ＣＰＵから一旦メ
モリＳＳＭのデータをクリアした後新データを書込むと
いったサイクルで制御しなければならなかった。従って
送出用メモリＳＳＭの制御に関して°、ＬＰＲの数が増
大するにつれＳＳＭのデータエリアが増加しＬＰＲ制御
処理の効率が低下するといりた欠点がありた０ （３）発明の目的 本発明の目的は上記間融点を解決するために。
加入者回路（あるいはトランク回路）に搭載されるライ
ンプロセッサＬＰＲへ中央処理装置ＣＰＵからデータ転
送を行なう際使用されるデータ送出用メモリＳＳＭのデ
ータを時分割ハイウェイ上に挿入完了後、ＳＳＭの全デ
ータエリアをハードウェア自律でクリアすることにより
ＣＰＵ−ＬＰＲ閣のデータ転送効率を向上させ、且つ同
一データをＬＰＲへ再転送するという誤りを防止するデ
ータ転送メモリクリア方式を提供することにある◇（４
）発明の構成 上記目的を達成するために、本発明は、分散制御の時分
割交換方式において制御装置間で制御データを時分割デ
ータハイウェイ上の特定のタイムスロットに挿入して受
は渡しするデータ送出用メモリをハードウェア自律でク
リアする手段を設け。
ンプロセッサＬＰＲへ中央処理装置ＣＰＵからデータ転
送を行なう際使用されるデータ送出用メモリＳＳＭのデ
ータを時分割ハイウェイ上に挿入完了後、ＳＳＭの全デ
ータエリアをハードウェア自律でクリアすることにより
ＣＰＵ−ＬＰＲ閣のデータ転送効率を向上させ、且つ同
一データをＬＰＲへ再転送するという誤りを防止するデ
ータ転送メモリクリア方式を提供することにある◇（４
）発明の構成 上記目的を達成するために、本発明は、分散制御の時分
割交換方式において制御装置間で制御データを時分割デ
ータハイウェイ上の特定のタイムスロットに挿入して受
は渡しするデータ送出用メモリをハードウェア自律でク
リアする手段を設け。
一方の制ａ４＋装置から他方の制御ｌｌ４Ｉ装置へデー
タを送出する際に、時分割データハイウェイ上にデータ
挿入完了後前記テ・−夕送出用メモリをクリアすること
を特徴とする。
タを送出する際に、時分割データハイウェイ上にデータ
挿入完了後前記テ・−夕送出用メモリをクリアすること
を特徴とする。
（５）発明の実施例
以下１本発明の実施例によりｔＦｆ−細に説明する０第
１図は不発明の適用対象となる一般的な時分割データハ
イウエイのシステム全体の概略＃ＩｒｒＪｙ、図である
。図において、ＭＰＸはマルチプレクサ。
１図は不発明の適用対象となる一般的な時分割データハ
イウエイのシステム全体の概略＃ＩｒｒＪｙ、図である
。図において、ＭＰＸはマルチプレクサ。
１）ＭＰＸはデマルチプレクサ、１）ＢＭは通話路とな
るデータバッファメモリ、ＣＭは制御メモリ。
るデータバッファメモリ、ＣＭは制御メモリ。
ＳＲＤは＠号党傷分配装置、ＣＰＬＩは中央処理装置、
ＨＷ −Ｉ Ｎ Ｆ（０） 〜（ｎ−１）はハイウェ
イインタ７エイス回路、Ｌ／Ｔはライン／トランク回路
（以下ライン回路と称−Ｊ）、ＬＰＲはラインプロセッ
サ、ＰＦは端末等（加入者電話機、トランク。
ＨＷ −Ｉ Ｎ Ｆ（０） 〜（ｎ−１）はハイウェ
イインタ７エイス回路、Ｌ／Ｔはライン／トランク回路
（以下ライン回路と称−Ｊ）、ＬＰＲはラインプロセッ
サ、ＰＦは端末等（加入者電話機、トランク。
等）である。時分割ハイウェイＭＷは上りと下り（端末
側へ送る方を“下“と称する）から成り、ハイウェイ数
ｎ本、俗ハイウェイに時分割され収容されるタイムスロ
ットをｍ１１！］とじ一以下ｎｘｍ時分割多重されるハ
イウェイとして説明するＯｍタイムス目ット時分割φ重
されている各ハイウェイはマルチプレクサＭＰＸを通り
、ｎｘｍ時分割多重され、制御メモすＣＭによりデータ
バッファメモリＤＢＭにてシーケンスシャルライトーラ
ンダムリードされデータ交換制御が砦れる０このデータ
バッファメモ！ｊＤＢＭから読出されたＦり時分割デー
タハイウェイＨＷ上に中央処理装置ＣＰＵから書込まれ
たメモ！ＪＳＳＭ内の同各が一人される。
側へ送る方を“下“と称する）から成り、ハイウェイ数
ｎ本、俗ハイウェイに時分割され収容されるタイムスロ
ットをｍ１１！］とじ一以下ｎｘｍ時分割多重されるハ
イウェイとして説明するＯｍタイムス目ット時分割φ重
されている各ハイウェイはマルチプレクサＭＰＸを通り
、ｎｘｍ時分割多重され、制御メモすＣＭによりデータ
バッファメモリＤＢＭにてシーケンスシャルライトーラ
ンダムリードされデータ交換制御が砦れる０このデータ
バッファメモ！ｊＤＢＭから読出されたＦり時分割デー
タハイウェイＨＷ上に中央処理装置ＣＰＵから書込まれ
たメモ！ＪＳＳＭ内の同各が一人される。
メモリＳＳＭのデータ挿入は各ハイウェイの各タイムス
ロット毎のまとまりとしてフレーム構成をとりそのタイ
ムスロット番号Ｙ、却ちＴＳ（至）（０≦Ｙ≦ｍ−１）
とする◇ 下り時分割データハイウメイＢＰＷはｌ）ＭＰＸを通り
、ｎ本の下りハイウェイＨＷ（０１〜ＭＷ（ｎ−１）に
時分割多重分離さね５、各ハイウェイ毎にｍタイムスロ
ット時分割多重データとなり、各ハイウニ（Ｚ） イのインタフェイス部である）ＩＷ−ＩＮＦ’［（０≦
２≦ｎ−１〕に入る。
ロット毎のまとまりとしてフレーム構成をとりそのタイ
ムスロット番号Ｙ、却ちＴＳ（至）（０≦Ｙ≦ｍ−１）
とする◇ 下り時分割データハイウメイＢＰＷはｌ）ＭＰＸを通り
、ｎ本の下りハイウェイＨＷ（０１〜ＭＷ（ｎ−１）に
時分割多重分離さね５、各ハイウェイ毎にｍタイムスロ
ット時分割多重データとなり、各ハイウニ（Ｚ） イのインタフェイス部である）ＩＷ−ＩＮＦ’［（０≦
２≦ｎ−１〕に入る。
ＨＷ−ＩＮＦ”（Ｚ）を通過したｍタイムスロット時分
割データは、ＨＷ−ＩＮＦからの制御信号により指定し
たタイムスロットのみ各ライン回路Ｌ ／ ’ｒへ辺佃
さハ、、＠端末ＰＦへ送信され、且つメモリＳＳＭから
の送信データを収容しているＴＳ（Ｙ）を各フレーム単
位に指定するＬＰＲへ送・１８する。
割データは、ＨＷ−ＩＮＦからの制御信号により指定し
たタイムスロットのみ各ライン回路Ｌ ／ ’ｒへ辺佃
さハ、、＠端末ＰＦへ送信され、且つメモリＳＳＭから
の送信データを収容しているＴＳ（Ｙ）を各フレーム単
位に指定するＬＰＲへ送・１８する。
メモリＳＳＭのメモリー収容の一例を寿２図に示す。
各ハイウェイ単位にαバイトのブロックに分割され、ヤ
の中が各ＬＰＲ対応はβバイトのサブブロックに分割さ
ｔＬる。ＬＰＲのｌがｒ個あるとすればβ×γ＝αバイ
トが各ハイウェイ対応のブロックになる〇 第３図、第４図は時分割データハイウェイ上でのデータ
の流引を時間軸上に投影し六図を示す・第３図は絹１図
に示した時分割データハイウェィ■■で示した各ハイウ
ェイ、各タイムスロットのデータの流れを原理的に示し
たものである。第４図はＳＳＭから読出されたデータが
どのように時分割ハイウェイ上に挿入されるかを示した
ものであり、各ハイウェイのＴ Ｓ（ト）に挿入されフ
レーム（ω〜フレーム（α−１）のα個のフレームでＳ
ＳＭの各ハイウェイ単位にαバイトのデータが挿入され
る〇 α個のフレームでのデータの挿入顔前は例えば、フレー
ム（０）→Ｌ Ｐ Ｒ（０）用０バイト目フレーム（１
）→ＬＰＲ（１）用０バイト目フレームｃｒ−１） →
ＬＰＲ（ｒ−１）用０バイト目フレーム （γ）→ＬＰ
Ｒ（０） 用１バイト目フレーム（α−１）→ＬＰＲ
（γ−１〕用（β−１）バイト目となる。
の中が各ＬＰＲ対応はβバイトのサブブロックに分割さ
ｔＬる。ＬＰＲのｌがｒ個あるとすればβ×γ＝αバイ
トが各ハイウェイ対応のブロックになる〇 第３図、第４図は時分割データハイウェイ上でのデータ
の流引を時間軸上に投影し六図を示す・第３図は絹１図
に示した時分割データハイウェィ■■で示した各ハイウ
ェイ、各タイムスロットのデータの流れを原理的に示し
たものである。第４図はＳＳＭから読出されたデータが
どのように時分割ハイウェイ上に挿入されるかを示した
ものであり、各ハイウェイのＴ Ｓ（ト）に挿入されフ
レーム（ω〜フレーム（α−１）のα個のフレームでＳ
ＳＭの各ハイウェイ単位にαバイトのデータが挿入され
る〇 α個のフレームでのデータの挿入顔前は例えば、フレー
ム（０）→Ｌ Ｐ Ｒ（０）用０バイト目フレーム（１
）→ＬＰＲ（１）用０バイト目フレームｃｒ−１） →
ＬＰＲ（ｒ−１）用０バイト目フレーム （γ）→ＬＰ
Ｒ（０） 用１バイト目フレーム（α−１）→ＬＰＲ
（γ−１〕用（β−１）バイト目となる。
ＤＭＰＸを通り、谷ハイウェイ・毎に分離されたｍタイ
ムスロット時分割多産（８号はＨＷ−ＩＮＦ都でフレー
ム番号を一部し、指定されたフレーム番号のＴＳ（２）
のデータを該当のＬＰＲへ送出する。
ムスロット時分割多産（８号はＨＷ−ＩＮＦ都でフレー
ム番号を一部し、指定されたフレーム番号のＴＳ（２）
のデータを該当のＬＰＲへ送出する。
本発明はこのＳＳＭの制御方式として、ＣＰＵからの指
令で５ＳＲ４に曹き込まれたデータを時分側ハ１ウェイ
」二に１１人完了した時点でＳＳＳｉ２同名ナハードウ
ェア的にクリアーするように： Ｌ、、ソフトウェアに
よるメモリクリア処理のステップを削減し、且つ同一を
丙転送″′３−るという願りをハート的に防止するもの
である。このメモリクリアー制御の構成を８１４５囚に
示す。
令で５ＳＲ４に曹き込まれたデータを時分側ハ１ウェイ
」二に１１人完了した時点でＳＳＳｉ２同名ナハードウ
ェア的にクリアーするように： Ｌ、、ソフトウェアに
よるメモリクリア処理のステップを削減し、且つ同一を
丙転送″′３−るという願りをハート的に防止するもの
である。このメモリクリアー制御の構成を８１４５囚に
示す。
神、５図は第１図の本発明に関連する部分を取り出した
ものであり、１ず中央処理装置ＣＰＵよりＬＰＲへ制御
１８号を送出する際、１８号送悟分配装置Ｓ ｔｔ Ｄ
を介してアドレス情報Ａ、ライトイネーフル伯らＷＥと
ともにデータがセレクタ５ＥＬ２を通したメモリＳＳＭ
へ１込まれる。仄にセレクタ５ＥＬ２．５ＥＬ３、ＳＦ
３からＳＳＭ転送＊ｈ 乍ＩＫ：より切換えられ、タイ
ミング発生回路１゛Ｇよりンレーノ・指定及びタイムス
ロット指定情報がセレクタＳ Ｅ Ｌ ３を介してメモ
リＳＳＭに入力さ！１テータはタイミング発生回路’ｌ
’Ｇのタイムスロット指定の一部情報をセレクタ５ＥＬ
Ｉに入れることＫより指定され九タイムスロットに挿入
される０メモリＳＳＭのデータがデマルチプレクサを介
しハイウェイインタフェイス部ＨＷ−ＩＬＦ（１）で受
信され各ハイウェイ対応にデータ転送完了信号Ｅがタイ
ミング発生回路ＴＧに入力されると。
ものであり、１ず中央処理装置ＣＰＵよりＬＰＲへ制御
１８号を送出する際、１８号送悟分配装置Ｓ ｔｔ Ｄ
を介してアドレス情報Ａ、ライトイネーフル伯らＷＥと
ともにデータがセレクタ５ＥＬ２を通したメモリＳＳＭ
へ１込まれる。仄にセレクタ５ＥＬ２．５ＥＬ３、ＳＦ
３からＳＳＭ転送＊ｈ 乍ＩＫ：より切換えられ、タイ
ミング発生回路１゛Ｇよりンレーノ・指定及びタイムス
ロット指定情報がセレクタＳ Ｅ Ｌ ３を介してメモ
リＳＳＭに入力さ！１テータはタイミング発生回路’ｌ
’Ｇのタイムスロット指定の一部情報をセレクタ５ＥＬ
Ｉに入れることＫより指定され九タイムスロットに挿入
される０メモリＳＳＭのデータがデマルチプレクサを介
しハイウェイインタフェイス部ＨＷ−ＩＬＦ（１）で受
信され各ハイウェイ対応にデータ転送完了信号Ｅがタイ
ミング発生回路ＴＧに入力されると。
ＴＧでは切換られた８ＥＬ２の全・０・情報によりメモ
リＳＳＭをクリアするためにメモリ書込許可信号ＳＭＷ
Ｅをセレクタ５ＥＬ４を介してメモリＳＳＭに送る。斯
して自動的にメモリ８８Ｍ内が初期設定され転送データ
の送れ完了及びメモリクリア完了として信号ＡｓカＥＳ
ＲＤを介してＣＰＵへ通知され次のデータが入力される
のを待りことになる。
リＳＳＭをクリアするためにメモリ書込許可信号ＳＭＷ
Ｅをセレクタ５ＥＬ４を介してメモリＳＳＭに送る。斯
して自動的にメモリ８８Ｍ内が初期設定され転送データ
の送れ完了及びメモリクリア完了として信号ＡｓカＥＳ
ＲＤを介してＣＰＵへ通知され次のデータが入力される
のを待りことになる。
（６）発明の効果
はハードウェア的にすべてクリアーされるので、ソフト
ウェアによるメモリ８８Ｍクリアーのステップを削減で
き、プロセッサＬＰＲ制御効率の同上が図られ、且つプ
ロセッサＬＰＲへ転送されるデータは常に最新のデータ
となり、同一データの再転送を防止してなるためデータ
転送制御により交換動作等の制御の信頼性も向上する。
ウェアによるメモリ８８Ｍクリアーのステップを削減で
き、プロセッサＬＰＲ制御効率の同上が図られ、且つプ
ロセッサＬＰＲへ転送されるデータは常に最新のデータ
となり、同一データの再転送を防止してなるためデータ
転送制御により交換動作等の制御の信頼性も向上する。
第１図は本発明の適用対象となるシステムの概略構成図
、第２図は第１図のメモ！ｊｓｓＭの概略構ｒＪｙ、１
、第３１及び第４図は時分割データハイウェイ上でのデ
ータの流を説明するタイムチャート、第５図は本発明の
詳細な説明する構成図である。 ｃｐｕ ：中央処理装置、ＬＰＲニラインプロセッサ、
ＳＳＭ：ＣＰＵからＬＰＲへのデータ送出用メモリ、Ｔ
Ｇ：タイミング回路、５ＥＬＩ〜４：セレクタ
、第２図は第１図のメモ！ｊｓｓＭの概略構ｒＪｙ、１
、第３１及び第４図は時分割データハイウェイ上でのデ
ータの流を説明するタイムチャート、第５図は本発明の
詳細な説明する構成図である。 ｃｐｕ ：中央処理装置、ＬＰＲニラインプロセッサ、
ＳＳＭ：ＣＰＵからＬＰＲへのデータ送出用メモリ、Ｔ
Ｇ：タイミング回路、５ＥＬＩ〜４：セレクタ
Claims (1)
- 分散制御の時分割交換方式において、制御装置闇で制御
データを時分割データハイウェイの特定のタイムスロッ
トに挿入して受は渡しするデータ送出用メモリをハード
ウェア自律でクリアする手段を設け、−万の制御装置か
ら他方の制御ＩＩ装置へデータを送出する際に１時分割
データハイウェイ上にデータ挿入完了後前記データ送出
用メモリをクリアすることを％倣とするメモリクリア方
式０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9908382A JPS59291A (ja) | 1982-06-09 | 1982-06-09 | メモリクリア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9908382A JPS59291A (ja) | 1982-06-09 | 1982-06-09 | メモリクリア方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59291A true JPS59291A (ja) | 1984-01-05 |
| JPH0151236B2 JPH0151236B2 (ja) | 1989-11-02 |
Family
ID=14238009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9908382A Granted JPS59291A (ja) | 1982-06-09 | 1982-06-09 | メモリクリア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208794A (ja) * | 1986-03-06 | 1987-09-14 | Fujitsu Ltd | プロセツサ間デ−タ転送方式 |
| JPH06285580A (ja) * | 1993-04-05 | 1994-10-11 | Toyota Tsusho Kk | 金属製角形超薄肉背高ケースの製造方法とそのための金型 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149556A (en) * | 1979-05-10 | 1980-11-20 | Nec Corp | Failure transfer unit |
| JPS5741062A (en) * | 1980-08-26 | 1982-03-06 | Nec Corp | Information transfer system |
-
1982
- 1982-06-09 JP JP9908382A patent/JPS59291A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55149556A (en) * | 1979-05-10 | 1980-11-20 | Nec Corp | Failure transfer unit |
| JPS5741062A (en) * | 1980-08-26 | 1982-03-06 | Nec Corp | Information transfer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208794A (ja) * | 1986-03-06 | 1987-09-14 | Fujitsu Ltd | プロセツサ間デ−タ転送方式 |
| JPH06285580A (ja) * | 1993-04-05 | 1994-10-11 | Toyota Tsusho Kk | 金属製角形超薄肉背高ケースの製造方法とそのための金型 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0151236B2 (ja) | 1989-11-02 |
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