JPS62224194A - 時分割通信方式における通話路制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ハイウェイ上のデータをフレーム内のデータの順番に基
づいて抽出するための保持メモリの書換えが終了したと
き、各ライン回路における保持メモリの書換えを制御す
る制御部とこの制御部からライン回路への伝送路とを設
けることにより、各ライン回路の保持メモリの書換えを
ハード的に行うようにして切換を高速化した。

〔産業上の利用分野〕

本発明は、並列バス型ハイウェイ上の各フレ−ムを１つ
のスイッチングエレメントからの送信に割当てるととも
に、各スイッチングエレメントからのフレームがこのハ
イウェイ上で順次配列されるようにし、各スイッチング
エレメントは各端末からの可変長データを上記フレーム
内に順次に配列して送出し、受信側のスイッチングエレ
メントは受信すべきデータを、このデータを送出してい
るスイッチングエレメントに割当てられているフレーム
とそのフレーム内のデータの順番とによって選択して受
信するようにした時分割通信方式における通話路制御方
式に関するものである。

第４図は本発明が適用される通信方式の具体例を示すも
ので、例えば８ビツトのデータを並列伝送し得るように
８本の並列伝送路からなるバス型ハイウェイ２１には複
数のスイッチングエレメント２２．．２２□　−・−・
−・２２ｎが収容されたタンデムモジュール２３が接続
される。

これらスイッチングエレメント２２には、それぞれ直列
データを伝送する上りリンク３１および下りリンク３２
を介して分散配置モジュール４０が接続されており、ハ
イウェイ２１上のデータをこのスイッチングエレメント
２２内の保持メモリ２４の保持している制御情報により
スイッチ回路２５を制御して並列データとしてバッファ
メモリ２６にストアし、またバッファメモリ２７にスト
アされている分散配置モジュール４０からのデータを保
持メモリの保持している制御情報によりスイッチ回路２
８を制御して並列データとしてハイウェイ２１に送出す
る。　これらのスイッチングエレメント２２の制御は、
タンデムモジュール２３内の各スイッチングエレメント
２２．，２２□　。

・−・−・２２ｎの各制御回路２９をループ状に結んで
いる制御リンク３０からの信号により、これら制御回路
２９が行うものであり、また上記のバッファメモリ２６
，２７は共にハイウェイ上の並列データとリンク３１．
３２上の直列データとの間の変換を行う機能を備えるも
のである。

上記のように、各スイッチングエレメントにそれぞれ上
りリンク３１と下りリンク３２により接続される分散配
置モジュール４０は、端末５０．。

５０　ｚ　　−−−−−一・・・５０ｎからの信号をラ
イン回線４２＋　　ｐ　４２ｚ　　ｐ　　−−−−−−
−４２ｎにより時分割多重化して内部バス４４からリン
ク回路４１に転送し、またこのリンク回路４１からのデ
ータを内部バス４４を介して上記リンク回路４１に転送
するものであり、これらの転送の制御はこの分散配置モ
ジュール４０内に設けられるプロセッサユニット４５に
より行われる。

分散配置モジュール４０．の上りリンク３１゜上の直列
データを第５図ａ、ａ’、ｂに示す、第５図ａ′は伝送
するデータ１−１’　　、１−２’　　。

１−３′が３つの場合を示すもので、■フレーム期間内
に８つの可変長データを送出し得るものであり、各デー
タの先頭に挿入される８つの識別子１１．１□−−−〜
−−−−−・ｌ、が用意されており、データがない場合
もこの識別子は転送される。

同図ａは、データ数が４となり、同図ａ′のデータ１−
１′と１−２′との間に１つのデータ１−２が挿入され
た状態を示すもので、同図ａ′のデータ１−１’　　、
、、１−２’　　、１−３’は同図ａのデータ１−１．
１−３．１−４に相当するものであり、使用されない識
別子１．乃至１８はデータとは別に存在していることは
ａ図の場合と同様である。

同図すは、分散配置モジュール４０ｚから上りリンク３
１２を経て伝送されるデータを示すものであり、上記ス
イッチングエレメント２２１　と同一の構成であるため
図示を省略したスイッチングエレメント２２□内の送信
バッファメモリ２７□に転送されるデータで、５つのデ
ータ２−１．２−２．−戸外一・−・２−５があるもの
として示す。

上記スイッチングエレメント２２．からの送出データは
、第５ｄ図に示すように、ハイウェイ２１上では並列デ
ータとしてｔｌ乃至ｔ２の期間に割当てられ、スイッチ
ングエレメント２２２からの送出データは同様にｔ２乃
至ｔ、の期間にｖ１当られる。

同図ｄ以下は、上記スイッチングエレメント２２、．２
２□からの信号を受信するスイッチングエレメント、例
えば２２ｎの受信状態を示すものであり、図ｄ　、　ｄ
’は受信するスイッチングエレメントに設けられる保持
メモリ２４ｎの記憶状態を示すもので、ハイウェイ２１
上にデータを送出するスイッチングエレメントの数に各
スイッチングエレメントに割当てられる送出データ数（
上述のように本例では８）とを乗じた数の記憶位置（例
えばスイッチングエレメントの数を５とすれば５Ｘ８＝
４０ビツト）を有しており、送信側のスイッチングエレ
メントの順番とそのスイッチングエレメントから送出さ
れるデータの順番に例えばフラグｌ”を記憶しておくこ
とにより、ハイウェイ２１上のデータからこのフラグ１
１が記憶されているデータをスイッチ回路２５ｎからバ
ッファメモリ２６ｎに取込む。

第５ｄ図は、スイッチングエレメント２２．からの２番
目のデータ１−２とスイッチングエレメント２２□から
の４番目のデータ２−４とを取り込む場合の保持メモリ
２４ｎの記憶内容を示すもので、これらのデータに対応
するビットにフラグ“１″が記憶されており、このフラ
グ″１”のビットの存在するデータをスイッチ回路２５
ｎによりハイウェイ２１上から同図ｅに示すようにバッ
ファメモリ２６ｎに取込み、これらデータは同図ｆに示
すように直列信号として順次下りリンク３２ｎから分散
配置モジュールのリンク回路４１ｎに向けて送出する。

スイッチングエレメント２２．がらハイウェイ２１に送
出される第４番目のデータ１−４を上記スイッチングエ
レメント２２ｎで受信するように、ループ状の制御リン
ク３ｏによりスイッチングエレメント２２．の制御回路
２９１がらスイッチングエレメント２２ｎの制御回路２
９ｎに指令が伝送されると、スイッチングエレメント２
２ｎの制御メモリ２９ｎには同図ｄ′に示すようにスイ
ッチングエレメント２２．がらの第４番目のデータを示
すビットにフラグ１”がストアされ、ハイウェイ２１上
のデータは同図ｅ′に示すようにスイッチ回路２５ｎが
らバッファメモリ２６ｎにストアされ、同図ｆ′に示す
ように順次下りリンク３２ｎから分散配置モジュール４
０ｎに直列信号として転送される。

〔従来の技術〕

上述したような時分割交換を行なう通信方式においては
、端末からの起呼や遮断が行なわれると、送信信号の順
番が変更されることになる。すなわち、前述の第５図番
引用すると、同図ａ′に示すようにスイッチングエレメ
ント２２Ｉの送出データが１−１’　　、１−２’　　
、１−３’であるとき、端末５０ｍから新たな起呼があ
ってこのデータ１−２が上記データ１−１′と１−２′
との間に挿入されると、上記データ１−２’　　、１−
３’は同ａ図に１−３．１−４で示すようにこのスイッ
チングエレメントの第２番目、第３番目のデータから第
３番目、第４番目のデータとなるので、保持メモリ２４
ｎ内の受信フラグをシフトするとともに、このスイッチ
ングエレメント２２ｎに接続されている分散配置モジュ
ール４０ｎ内のライン回路４２　ｎ　Ｉ＊　４２　ｎｚ
　ｔ　’−−−−−−−’における保持、’−１１−リ
４３・のデータも書換えることが必要になる。

〔発明が解決しようとする問題点〕

従来は、これらのライン回路の保持メモリ４３の書換は
ソフトウェアにより行なわれているため、その処理時間
が長く、その書換えが終了するまで他のチャンネルを受
信するために、混信が生ずるという問題があった。

〔問題点を解決する手段〕

第１図は本発明の原理を示すブロック図であっ　゛て、
分散配置モジュール１ｏのプロセッサユニット１３がリ
ンク回路１１を経てスイッチングエレメント３内の保持
メモリ４に書込みを行うと、スイッチングエレメント３
がらこのリンク回路１１に書換完了通知を出し、このリ
ンク回路１１は、制御部１２により挿入または削除され
た通信チャンネルの位置を示す信号を線路１６を経て各
ライン回路１４．，１４□　ｊ　−−＝−へ出力してこ
れらのライン回路内の保持メモリ１７の書換えを行うよ
うにした。

なお、１３はこの分散配置モジュールを制御するプロセ
ッサ、１５はこのプロセッサ１３に接続された内部バス
であり、ライン回路１４とリンク回路１１間のデータ伝
送もこのバスを介して行われることは前述のとおりであ
る。

〔作　用〕

上記の構成によれば、各リンク回路１１はスイッチング
エレメント３内の保持メモリ４の書換え終了時に出力さ
れる信号を受けて各ライン回路１４１．１４□　・−・
−〜−−−に挿入、削除または変更された通信チャンネ
ルの位置の信号をハード的に送出できるので、書換えに
時間を要することなく直ちに新しい時間位置で受信する
ことができる。

〔実施例〕

第２図は本発明によるリンク回路の構成を示すもので、
第１図との対応部分には同一の符号を付して示す。

プロセッサユニット１３からの保持メモリ制御情報がプ
ロセッサインタフェース部５１から取込まれ、挿入また
は削除されるチャンネルの下りリンク６での通信チャン
ネルの番号、すなわち、スイッチングエレメントの受信
バッファからの出力順序が設定レジスタ５２に書込まれ
、また挿入または削除の指定が制御レジスタ５３に書込
まれると、多重化回路５６によりライン回路１４（第１
図）からの送信データとともに第３図に示した上りリン
ク５上のフレームフォーマットのタンデムモジュール制
御チャンネルを使用して、上りリンク５からスイッチン
グエレメント内の保持メモリ４（第１図）の書換え制御
信号を送出する。

これにより、スイッチングエレメントの保持メモリ４（
第１図）の書換えが終了すると、その書換え結果を、第
３図に示す上りリンクにおけると同様な、下りリンク６
上のフレームフォーマットのタンデムモジュール制御チ
ャンネルを使用してリンク回路１１へ通知する。

リンク回路１１では、分離回路５７でこのタンデムモジ
ュール制御信号を分離して応答レジスタ５４へ書込み、
設定レジスタ５２に保持されている挿入または分離され
る通信チャンネルの番号と上記応答レジスタ５４に保持
されている保持メモリ４（第１図）への書込み結果とを
用いてライン回路制御信号作成部５５が挿入または削除
される通信チャンネルの位置を示す信号を伝送路１６を
経てライン回路１４．．１４□　、−・−−−−−・１
４ｎへ出力してライン回路内の保持メモリ１７　（第１
図）の書換えを行う。

〔発明の効果〕

各ライン回路における受信データを指定する順番の書換
えを、ハード的に実行し得るようにしたので書換え速度
が向上し、通信チャンネルの挿入、削除があったときに
も他のチャンネルとの混信を生ずることなく切換えが可
能となる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例の要
部を示す図、第３図はこの実施例におけるリンク上の信
号の構成を示す図、第４図は本発明が適用される通信方
式の例を示す図、第５図は第４図に示した通信方式の動
作を説明するだめの図である。 １はハイウェイ、４はスイッチングエレメント内の保持
メモリ、１０は分散配置モジュール、１１はリンク回路
、Ｉ２は制御部、１３はプロセッサ、１４　ｌｔ　ｌ　
４ｚ　　＝−’−１４ｎはライン回路、１６は伝送路、
１７はライン回路内の保持メモリ、１８は端末である。 特許出願人　　　富　士　通　株式会社手続補正書（自
発 昭和６１年１２月２３日 特許庁長官　黒　１）明　雄　　殿 １、　１ｑ牛の耘 昭和６１年特許願第０６５８０９号 ２、　発明の名称 時分割交換方式における通話路制御方式３、　補正をす
る者 事件との関係　　　　特許出願人 住　所　　　神奈川県用崎市中原区上小田中１０１５番
地名称　（５２２）富士通株式会社 ４、代理人 ５、　補正命令の日付　　　　　　　昭和　　年　　月
　　目明　　　　　細　　　　　書 １、発明の名称 時分割交換方式における通話路制御方式２、特許請求の
範囲 可変長データをハイウェイ（１）上の順番に基づいて選
択するようにした時分割交換方式において、上記ハイウ
ェイからのデータを選択受信するためにスイッチングエ
レメント（３）内に設けられた保持メモリ（４）と、端
末（１８）からの信号を時分割多重しかつ分散配置モジ
ュール（１０）内のリンク回路（１１）からの時分割多
重分離するライン回路（１４）内に設けられる保持メモ
リ（１７）とを、通信チャンネルの挿入・削除に際して
書換えを行なうために、 上記リンク回路（１１）に設けた制御部（１２）がプロ
セッサ（１３）の制御のもとに書換制御信号を上記スイ
ッチングエレメント内の保持メモリ（４）に送出し、こ
の保持メモリの書換が終了すると上記スイッチングエレ
メントは書換終了信号を上記リンク回路部（１１）に返
送し、このリンク回路部は各ライン回路（１４，，１４
゜・　　１４ｎ）に伝送路（１６）を介して書換えられ
た通信チャンネルの順番を示すデータを供給して上記ラ
イン回路内の保持メモ！Ｊ（１７）の書換えを行なうよ
うにしたことを特徴とする時分割交換方式における通話
路制御方式。 ３、発明の詳細な説明 〔概　要〕 ハイウェイ上のデータをフレーム内のデータの順番に基
づいて抽出するための保持メモリの書換えが終了したと
き、各ライン回路における保持メモリの書換えを制御す
る制御部とこの制御部からライン回路への伝送路とを設
けることにより、各ライン回路の保持メモリの書換えを
ハード的に行うようにして切換を高速化した。 〔産業上の利用分野〕 本発明は、並列バス型ハイウェイ上のフレームを分割し
て各スイッチングエレメントからのデータ送信に割当て
、各スイッチングエレメントからのデータがこのハイウ
ェイ上で順次配列されるようにし、各スイッチングエレ
メントは各分散モジュールからの可変長データを上記フ
レーム内に順次に配列して送出し、受信側のスイッチン
グエレメントは受信すべきデータを、このデータを送出
しているスイッチングエレメントに割当てられているフ
レームとそのフレーム内のデータの順番とによって選択
して受信するようにした時分割交換方式における通話路
制御方式に関するものである。 第４図は本発明が適用される通信方式の具体例を示すも
ので、例えば８ビツトのデータを並列伝送し得るように
８本の並列伝送路からなるバス型ハイウェイ２１には複
数のスイッチングエレメント２２１　．２２□　・−・
　２２ＴＩから成るタンデムモジュール２３が接続され
る。 これらスイッチングエレメント２２には、それぞれ直列
データを伝送する上りリンク３１および下りリンク３２
を介して分散配置モジュール４０が接続されており、ハ
イウェイ２１上のデータをこのスイッチングエレメント
２２内の保持メモリ２４の保持している制御情報により
スイッチ回路２５を制御して並列データとしてバッファ
メモリ２６にストアし、またバッファメモリ２７にスト
アされている分散配置モジュール４０からの全てのデー
タは、スイッチ回路２８を制御して並列データとしてハ
イウェイ２１に送出される。　　これらのスイッチング
エレメント２２の制御は、タンデムモジュール２３内の
各スイッチングエレメント２２．，２２２　、　　・　
　２２ＴＩの各制御回路２９をループ状に結んでいる制
御リンク３０からの信号により、これら制御回路２９が
行うものであり、また上記のバッファメモリ２６．２７
は共にハイウェイ上の並列データとリンク３１．３２上
の直列データとの間の変換を行う機能を備えるものであ
る。 上記のように、各スイッチングエレメントにそれぞれ上
りリンク３１と下りリンク３２により接続される分散配
置モジュール４０は、端末５０１　。 ５０□　、　　・　５０ｎからの信号をライン回路４２
　、　　、４２２．　−−４２　ｎにより時分割多重化
して内部バス４４を介してリンク回路４１に転送し、ま
たこのリンク回路４１からのデータを内部バス４４を介
して上記リンク回路４１に転送するものであり、これら
の転送の制御はこの分散配置モジュール４０内に設けら
れるプロセッサユニット４５により行われる。 分散配置モジュール４０１の上りリンク３１、上の直列
データを第５図ａ、ａ’、ｂに示す。第５図ａ′は伝送
するデータ１−１’　　、１−２’　　。 ■−３′が３つの場合を示すもので、■フレーム期間内
に８つの可変長データを送出し得るものであり、各デー
タの先頭に挿入される８つの識別子１０，１２　・・・
−１８が用意されており、データがない場合もこの識別
子は転送される。 同図ａは、データ数が４となり、同図ａ′のデータ１−
１′と１−２′との間に１つのデータ１−２が挿入され
た状態を示すもので、同図ａ′のデータ１−１’　　、
１−２’　　、１−３’は同図ａのテ゛−りｌ−１，１
−３，１４に相当するものであり、使用されない識別子
１．乃至１日はデータとは別に存在していることはａ図
の場合と同様である。 同図すは、分散配置モジュール４０□から上りリンク３
１２を経て伝送されるデータを示すものであり、上記ス
イッチングエレメント２２．と同一の構成であるため図
示を省略したスイッチングエレメント２２２内の送信バ
ッファメモリ２７２に転送されるデータで、５つのデー
タ２−１，２−２．　・　　２−５があるものとして示
す。 上記スイッチングエレメント２２．からの送出データは
、第５ｄ図に示すように、ハイウェイ２１上では並列デ
ータとしてｔｌ乃至ｔ２の期間に割当てられ、スイッチ
ングエレメント２２２からの送出データは同様にｔ２乃
至ｔ３の期間に割当られ多重化される。 同図ｄ以下は、上記スイッチングエレメント２２、．２
２□からの信号を受信するスイッチングエレメント、例
えば２２ｎの受信状態を示すものであり、図ｄ、ｄ’　
は受信するスイッチングエレメントに設けられる保持メ
モ！７２４ｎの記憶状態を示すもので、ハイウェイ２１
上にデータを送出するスイッチングエレメントの数に各
スイッチングエレメントに側光てられる送出データ数（
上述のように本例では８）とを乗じた数の記憶位置く例
えばスイッチングエレメントの数を５とすれば５Ｘ８＝
４０ビツト）を有しており、送信側のスイッチングエレ
メントの順番とそのスイッチングエレメントから送出さ
れるデータの順番に例えばフラグ１”を記憶しておくこ
とにより、ハイウェイ２１上のデータからこのフラグ１
”が記憶されている順番のデータをスイッチ回路２５ｎ
からバッファメモリ２６ｎに取込む。 第５ｄ図は、スイッチングエレメント２２．からの２番
目のデータ１−２とスイッチングエレメント２２゜から
の４番目のデータ２−４とを取り込む場合の保持メモＩ
Ｊ　２４　ｎの記憶内容を示すもので、これらのデータ
に対応するビットにフラグ″ｌ”が記憶されており、こ
のフラグ１″のビットの存在するデータをスイッチ回路
２５ｎによりハイウェイ２１上から同図ｅに示すように
バッファメモリ２６ｎに取込み、これらデータは同図ｆ
に示すように直列信号として順次下りリンク３２ｎから
分散配置モジュールのリンク回路４１ｎに向けて送出さ
れる。 スイッチングエレメント２２、からハイウェイ２１に送
出される第４番目のデータ１−４を上記スイッチングエ
レメント２２ｎで受信するように、ループ状の制御リン
ク３０によりスイッチングニレメン）２２＋　の制御回
路２９１を経由して分散モジュール４０．からスイッチ
ングエレメント２２ｎの制御回路２９ｎを経由して分散
モジュール４０ｎに指令が伝送されると、分散モジュー
ル４０ｎの制御部４５ｎの指示によって、スイッチング
エレメント２２ｎの制御メモリ２９ｎには同図ｄ′に示
すようにスイッチングエレメント２２゜からの第４番目
のデータを示すビットにフラグ１”がストアされ、ハイ
ウェイ２１上のデータは同図ｅ′に示すようにスイッチ
回路２５ｎからバッファメモリ２６ｎにストアされ、同
図ｆ′に示すように順次下りリンク３２ｎから分散配置
モジュール４０ｎに直列信号として転送される。 〔従来の技術〕 上述したような時分割交換を行なう通信方式においては
、端末からの起呼や切断が行なわれると、送信信号の順
番が変更されることになる。すなわち、前述の第５図を
引用すると、同図ａ′に示すようにスイッチングエレメ
ント２２．の送出データが１−１’　　、１−２’　　
、１−３’であるとき、端末５０ｍから新たな起呼があ
ってこのデータ１−２が上記データ１−１′と１−２′
との間に挿入されると、上記データ１−２’　　、１−
３’は同ａ図に１−３．１−４で示すようにこのスイッ
チングエレメントの第２番目、第３番目のデータから第
３番目、第４番目のデータとなるので、保持メモリ２４
ｎ内の受信フラグをシフトするとともに、このスイッチ
ングエレメント２２ｎに接続されている分散配置モジニ
ール４０ｎ内のライン回路４２ｎ、、４２ｎ２　、　−
　　における保持メモリ４３のデータも書換えることが
必要になる。 〔発明が解決しようとする問題点〕 これらのライン回路の保持メモリ４３の書換をソフトウ
ェアにより行なう場合には、その処理時間が長く、その
書換えが終了するまで他のチャンネルを受信するために
、混信が生ずるという問題がある。 〔問題点を解決する手段〕 第１図は本発明の原理を示すブロック図であって、分散
配置モジュール１０のプロセッサユニット１３がリンク
回路１１を経てスイッチングエレメント３内の保持メモ
リ４に書込みを行うと、スイッチングエレメント３から
このリンク回路１１に書換完了通知を出し、このリンク
回路１１は、制御部１２により挿入または削除された通
信チャンネルの位置を示す信号を線路１６を経て時分割
多重分離する各ライン回路１４．，１４２　　、　・へ
出力してこれらのライン回路内の保持メモリ１７の書換
えを行うようにした。 なお、１３はこの分散配置モジュールを制御するプロセ
ッサ、１５はこのプロセッサ１３に接続された内部バス
であり、ライン回路１４とリンク回路１１間のデータ伝
送もこのバスを介して行われることは前述のとおりであ
る。 〔作　用〕 上記の構成によれば、各リンク回路１１はスイッチング
エレメント３内の保持メモリ４の書換え終了時に出力さ
れる信号を受けて各ライン回路１４、．１４２　　　　
に挿入、削除または変更された通信チャンネルの位置の
信号をハード的に送出できるので、書換えに時間を要す
ることなく直ちに新しい時間位置で受信することができ
る。 〔実施例〕 第２図は本発明によるリンク回路の構成を示すもので、
第１図との対応部分には同一の符号を付して示す。 プロセッサユニット１３からの保持メモリ制御情報がプ
ロセッサインタフェース部５１から取込まれ、挿入また
は削除されるチャンネルの下りリンク６での通信チャン
ネルの番号、すなわち、スイッチングエレメントの受信
バッファからの出力順序が設定レジスタ５２に書込まれ
、また挿入または削除の指定が制御レジスタ５３に書込
まれると、多重化回路５６によりライン回路１４（第１
図）からの送信データとともに第３図に示した上リリン
ク５上のフレームフォーマットのタンデムモジュール制
御チャンネルを使用して、上りリンク５からスイッチン
グエレメント内の保持メモリ４（第１図）の書換え制御
信号を送出する。 これにより、スイッチングエレメントの保持メモリ４（
第１図）の書換えが終了すると、その書換え結果を、第
３図に示す上りリンクにおけると同様な、下りリンク６
上のフレームフォーマットのタンデムモジュール制御チ
ャンネルを使用してリンク回路１１へ通知する。 リンク回路１１では、分離回路５７でこのタンデムモジ
ュール制御信号を分離して応答レジスタ５４へ書込み、
設定レジスタ５２に保持されている挿入または削除され
る通信チャンネルの番号と上記応答レジスタ５４に保持
されている保持メモリ４（第１図）への書込み結果とを
用いてライン回路制御信号作成部５５が挿入または削除
される通信チャンネルの位置を示す信号を伝送路１６を
経てライン回路１４　ｌｐ　１４２　　＋　　−−１４
ｎへ出力してライン回路内の保持メモリ１７（第１図）
の書換えを行う。 〔発明の効果〕 各ライン回路における受信データを指定する順番の書換
えを、ハード的に実行し得るようにしたので書換え速度
が向上し、通信チャンネルの挿入、削除があったときに
も他のチャンネルとの混信を生ずることなく切換えが可
能となる。 ４、図面の簡単な説明 第１図は本発明の原理図、第２図は本発明の実施例の要
部を示す図、第３図はこの実施例におけるリンク上の信
号の構成を示す図、第４図は本発明が適用される通信方
式の例を示す図、第５図は第４図に示した通信方式の動
作を説明するための図である。 １はハイウェイ、４はスイッチングエレメント内の保持
メモリ、１０は分散配置モジニール、１１はリンク回路
、１２は制御部、１３はプロセッサ、１４□　、１４□
　　　　１４ｎはライン回路、１６は伝送路、１７はラ
イン回路内の保持メモリ、１８は端末である。

Claims (1)

1. 【特許請求の範囲】 可変長データをハイウェイ（１）上の順番に基づいて選
   択するようにした時分割通信方式において、上記ハイウ
   ェイからのデータを選択受信するためにスイッチングエ
   レメント（３）内に設けられた保持メモリ（４）と、端
   末（１８）からの信号を時分割信号に変換しかつ分散配
   置モジュール（１０）内のリンク回路（１１）からの時
   分割信号を復調するライン回路（１４）内に設けられる
   保持メモリ（１７）とを通信チャンネルの挿入・削除に
   際して書換えを行なうために、 上記リンク回路（１１）に設けた制御部（１２）がプロ
   セッサ（１３）の制御のもとに書換制御信号を上記スイ
   ッチングエレメント内の保持メモリ（４）に送出し、こ
   の保持メモリの書換が終了すると上記スイッチングエレ
   メントは書換終了信号を上記リンク回路部（１１）に返
   送し、このリンク回路部は各ライン回路（１４＿１、１
   ４＿２……１４ｎ）に伝送路（１６）を介して書換えら
   れた通信チャンネルの順番を示すデータを供給して上記
   ライン回路内の保持メモリ（１７）の書換えを行なうよ
   うにしたことを特徴とする時分割通信方式における通話
   路制御方式。