JPS63131628A - Ｐｃｍ同期装置 - Google Patents
Ｐｃｍ同期装置Info
- Publication number
- JPS63131628A JPS63131628A JP27832286A JP27832286A JPS63131628A JP S63131628 A JPS63131628 A JP S63131628A JP 27832286 A JP27832286 A JP 27832286A JP 27832286 A JP27832286 A JP 27832286A JP S63131628 A JPS63131628 A JP S63131628A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- address
- counter
- signal transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 34
- 230000008054 signal transmission Effects 0.000 abstract description 23
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＰＣＭ信号の時分割多重化伝送を行うＰＣ
Ｍ同期装置に関するものである。
Ｍ同期装置に関するものである。
第４図は従来のＰＣＭ同期装置を示すブロック図であり
、図において、（１）（２）＋３１ 仲信号及びデータ
の入出力を行うインタフェース回路であり、（４）（５
）（６）はそれぞれインタフェース回路（１）（２）＋
３＋のデータ入出力路である。（７）社例えば第５図に
示された内容を持つＲＡＭであり、ＲＡ Ｍ （７）か
らの出力データ（８ａ）〜（８ｎ）はインタフェース回
路（１）（２） ＋３＋のアドレス入力となる。（９）
はアドレスカウンタであり、アドレスカウンタ（９）か
らの出力（１０ａ）〜（１０ｎ）はＲＡ Ｍ （７）の
アドレス入力となる。また、第５図に示すＲＡ Ｍ （
７）は、１２フレームを１マルチフレーム、１フレーム
を１９８ビツトとした場合を示しており、ＲＡ Ｍ （
７）のアドレス数は１９８ Ｘ １２アドレスである。
、図において、（１）（２）＋３１ 仲信号及びデータ
の入出力を行うインタフェース回路であり、（４）（５
）（６）はそれぞれインタフェース回路（１）（２）＋
３＋のデータ入出力路である。（７）社例えば第５図に
示された内容を持つＲＡＭであり、ＲＡ Ｍ （７）か
らの出力データ（８ａ）〜（８ｎ）はインタフェース回
路（１）（２） ＋３＋のアドレス入力となる。（９）
はアドレスカウンタであり、アドレスカウンタ（９）か
らの出力（１０ａ）〜（１０ｎ）はＲＡ Ｍ （７）の
アドレス入力となる。また、第５図に示すＲＡ Ｍ （
７）は、１２フレームを１マルチフレーム、１フレーム
を１９８ビツトとした場合を示しており、ＲＡ Ｍ （
７）のアドレス数は１９８ Ｘ １２アドレスである。
さらに、各アドレスの示すメモリには、対応する１ビツ
トが入出力されるインタフェース回路（１）（２）（３
）の番号が格納されている。
トが入出力されるインタフェース回路（１）（２）（３
）の番号が格納されている。
次に動作について説明する。アドレスカウンタ（９）は
クロック毎にＩＩＩづつ増加され、このアドレスカラ：
／ 夕（９）のカウント値（１０ａ） 〜（Ｉｏｎ）を
ＲＡＭ（７）へのアドレス入力として出力する。これを
受けて、ＲＡ Ｍ （７）はアトｖ ：ｘ （１０ａ）
〜（Ｉｎｎ）に対応したメモリ内のデータ（８ａ）〜
（８ｎ）をインタフェース回路（１）（２）（３）へ出
力する。これによって、各インタフェース回路（１１（
２）（３１はＲＡ Ｍ （７）から出力されたデータ（
８ａ）〜（８ｎ）をデコードし、データ（８ａ）〜（８
ｎ）に対応した番号のインタフェース回路（１＞ （２
３（３）のみがイネーブルとなりデータの入出力を行う
。
クロック毎にＩＩＩづつ増加され、このアドレスカラ：
／ 夕（９）のカウント値（１０ａ） 〜（Ｉｏｎ）を
ＲＡＭ（７）へのアドレス入力として出力する。これを
受けて、ＲＡ Ｍ （７）はアトｖ ：ｘ （１０ａ）
〜（Ｉｎｎ）に対応したメモリ内のデータ（８ａ）〜
（８ｎ）をインタフェース回路（１）（２）（３）へ出
力する。これによって、各インタフェース回路（１１（
２）（３１はＲＡ Ｍ （７）から出力されたデータ（
８ａ）〜（８ｎ）をデコードし、データ（８ａ）〜（８
ｎ）に対応した番号のインタフェース回路（１＞ （２
３（３）のみがイネーブルとなりデータの入出力を行う
。
ソノアドレスカウンタ（９）は１９８ Ｘ １２クロツ
クを１周期として計数するように設定されているので、
ＲＡ Ｍ （７）からの出力データ（８ａ） 〜（８ｎ
）は１９８ Ｘ １２クロツク毎に同一のデータとなり
、１周期毎に同一のインタフェース回路（１）＋２１
＋３１がイネーブルとなる。この様にして、１２フレー
ムを１マルチフレームとした時分割の多重伝送が行える
。
クを１周期として計数するように設定されているので、
ＲＡ Ｍ （７）からの出力データ（８ａ） 〜（８ｎ
）は１９８ Ｘ １２クロツク毎に同一のデータとなり
、１周期毎に同一のインタフェース回路（１）＋２１
＋３１がイネーブルとなる。この様にして、１２フレー
ムを１マルチフレームとした時分割の多重伝送が行える
。
なお、２４フレームを１マルチフレームとした場合につ
いても同様に、信号の時分割多重伝送が行える。
いても同様に、信号の時分割多重伝送が行える。
ただし、１フレーム長は１２５μ式であるため、１秒間
には８００フレーム（１２フレームの場合には約６６．
６マルチフレーム、２４フレームの場合ニハ約３３．３
マルチフレーム）の信号伝送が行われる。
には８００フレーム（１２フレームの場合には約６６．
６マルチフレーム、２４フレームの場合ニハ約３３．３
マルチフレーム）の信号伝送が行われる。
従来の１２フレーム又は２４フレームだ＋ｔを１マルチ
フレームとしたＰＣＭ同期装置では、伝送速度が４００
、１２００ 、４８００又は９６００ ｂｐｓ （規
格）であるモデムを介して行うデータ伝送の伝送速度と
一致しないため、データ伝送を行う事ができないという
問題点があった。
フレームとしたＰＣＭ同期装置では、伝送速度が４００
、１２００ 、４８００又は９６００ ｂｐｓ （規
格）であるモデムを介して行うデータ伝送の伝送速度と
一致しないため、データ伝送を行う事ができないという
問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、１２フレーム又は２４フレームを１マルチフ
レームとする信号伝送と並行して、データ伝送速度規格
に対応した所定フレームを１マルチフレームとするデー
タ伝送も行えるＰＣＭ同期装置を得ることを目的とする
。
たもので、１２フレーム又は２４フレームを１マルチフ
レームとする信号伝送と並行して、データ伝送速度規格
に対応した所定フレームを１マルチフレームとするデー
タ伝送も行えるＰＣＭ同期装置を得ることを目的とする
。
この発明に係るＰＣＭ同期装置は、複数のインタフェー
ス回路の固有番号を記憶している第１のメモリと、この
第１のメモリのアドレスを’ｔｆＭｆる信号伝送用カウ
ンタ及びデータ伝送用カウンタと、これら、カウンタの
いずれかを選択するセレクタト、コノセレクタを制御す
るための第２のメモリと、この第２のメモリのアドレス
を管理する選択用カウンタとを備えたものである。
ス回路の固有番号を記憶している第１のメモリと、この
第１のメモリのアドレスを’ｔｆＭｆる信号伝送用カウ
ンタ及びデータ伝送用カウンタと、これら、カウンタの
いずれかを選択するセレクタト、コノセレクタを制御す
るための第２のメモリと、この第２のメモリのアドレス
を管理する選択用カウンタとを備えたものである。
この発明におけるＰＣＭ同期装置は、信号伝送のための
信号伝送用カウンタとデータ伝送のためのデータ伝送用
カウンタとをセレクタを介して複数のインタフェース回
路の固有番号を記憶している第１のメモリに接続してい
るので、信号伝送時には上記信号伝送用カウンタを用い
て上記第１のメモリのアドレスを管理し、データ伝送時
には上記データ伝送用カウンタを用いて上記第１のメモ
リのアドレスを管理する。
信号伝送用カウンタとデータ伝送のためのデータ伝送用
カウンタとをセレクタを介して複数のインタフェース回
路の固有番号を記憶している第１のメモリに接続してい
るので、信号伝送時には上記信号伝送用カウンタを用い
て上記第１のメモリのアドレスを管理し、データ伝送時
には上記データ伝送用カウンタを用いて上記第１のメモ
リのアドレスを管理する。
以下、この発明の一実施例を図について説明する。第１
図において、同一符号は従来装置と同−又は相当部分を
示す。（７）は第１のメモリであり、例えば第２図に示
されている内容を持つＲＡＭでアル。ここでは１２フレ
ームを１マルチフレームとして信号伝送を行うのと並行
して、２０フレームを１マルチフレームとしてデータ伝
送を行う のＲＡＭの内容を示している。このＲＡ Ｍ
（７）からの出力データ（８ａ）〜（８ｎ）はインタ
フェース回路（１）（２１ｆａｔの入力となる。０υ（
２）は伝送用カウンタであり、Ｑｌ）ハ信号伝送のため
のアドレスカウンタ、（２）ハテータ伝送のためのアド
レスカウンタである。このアドレスカウンタＱｌ）から
の出力（１８ａ）〜（Ｉｎ）とアドレスカウンタ（２）
からの出力（１４ａ）〜（１４ｎ）は共にセレクタａυ
の入力となる。α傍はＪ！択用カウンタであシ、セレク
タ（至）を制御するアドレスカウンタである。αηは第
２のメモリであり、例えば第３図（ｂｌ Ｋ示す内容（
１１１け信号伝送、１０′はデータ伝送）を持ったＲＡ
Ｍである。上記アドレスカウンタα０の出力（１８ａ）
〜（１８ｎ）はＲＡＭＱηの入力となり、出力（ｔｅ
ａ） 〜（１８ｎ）に対応したＲ Ａ Ｍ （１７）か
らのデータ出力（イ）はセレクタ（至）への制御信号と
なる。これらアドレスカウンタαＭ（２）α傍はすべて
同一クロックα場と同期して動作する。上記セレクタｏ
Ｉ１９は、ＲＡＭｏηからの入力データ員の値に従って
アドレスカウンタ０υからの出力（１８ａ）〜（１８ｎ
）とアドレスカウンタ（２）からの出力（１４ａ）〜（
１４ｎ）とのいずれかを選択し、データ（２１ａ） 〜
（２１ｎ）をＲＡ Ｍ （７） ヘ出力する。
図において、同一符号は従来装置と同−又は相当部分を
示す。（７）は第１のメモリであり、例えば第２図に示
されている内容を持つＲＡＭでアル。ここでは１２フレ
ームを１マルチフレームとして信号伝送を行うのと並行
して、２０フレームを１マルチフレームとしてデータ伝
送を行う のＲＡＭの内容を示している。このＲＡ Ｍ
（７）からの出力データ（８ａ）〜（８ｎ）はインタ
フェース回路（１）（２１ｆａｔの入力となる。０υ（
２）は伝送用カウンタであり、Ｑｌ）ハ信号伝送のため
のアドレスカウンタ、（２）ハテータ伝送のためのアド
レスカウンタである。このアドレスカウンタＱｌ）から
の出力（１８ａ）〜（Ｉｎ）とアドレスカウンタ（２）
からの出力（１４ａ）〜（１４ｎ）は共にセレクタａυ
の入力となる。α傍はＪ！択用カウンタであシ、セレク
タ（至）を制御するアドレスカウンタである。αηは第
２のメモリであり、例えば第３図（ｂｌ Ｋ示す内容（
１１１け信号伝送、１０′はデータ伝送）を持ったＲＡ
Ｍである。上記アドレスカウンタα０の出力（１８ａ）
〜（１８ｎ）はＲＡＭＱηの入力となり、出力（ｔｅ
ａ） 〜（１８ｎ）に対応したＲ Ａ Ｍ （１７）か
らのデータ出力（イ）はセレクタ（至）への制御信号と
なる。これらアドレスカウンタαＭ（２）α傍はすべて
同一クロックα場と同期して動作する。上記セレクタｏ
Ｉ１９は、ＲＡＭｏηからの入力データ員の値に従って
アドレスカウンタ０υからの出力（１８ａ）〜（１８ｎ
）とアドレスカウンタ（２）からの出力（１４ａ）〜（
１４ｎ）とのいずれかを選択し、データ（２１ａ） 〜
（２１ｎ）をＲＡ Ｍ （７） ヘ出力する。
また、第２図及び第８図（ａｌに示されたＲ Ａ Ｍ
＜７）の各アドレスの内容は、従来の場合と同様に、各
アドレスに対応した１マルチフレーム内のデータ１ビツ
トが入出力されるインタフェース回路（１）（２）（３
）の番号を示し、ＲＡＭα力の内容は１フレーム内のデ
ータ１９８ビツトが信号伝送（１マルチフレーム＝１２
フレーム）のデータであるか、データ伝送（１マルチフ
レーム＝２０フレーム）のデータでアルかを示す。ここ
では、値が１１＠ならば信号伝送を示し、°０”ならば
データ伝送を示す。なお、第８図中Ｘ印はどのような値
でもかまわないことを示す。
＜７）の各アドレスの内容は、従来の場合と同様に、各
アドレスに対応した１マルチフレーム内のデータ１ビツ
トが入出力されるインタフェース回路（１）（２）（３
）の番号を示し、ＲＡＭα力の内容は１フレーム内のデ
ータ１９８ビツトが信号伝送（１マルチフレーム＝１２
フレーム）のデータであるか、データ伝送（１マルチフ
レーム＝２０フレーム）のデータでアルかを示す。ここ
では、値が１１＠ならば信号伝送を示し、°０”ならば
データ伝送を示す。なお、第８図中Ｘ印はどのような値
でもかまわないことを示す。
次に動作について説明する。アドレスカウンタａｔ＋（
２）ＯＱは、同一クロックαり毎に１づつ増加されもこ
のアドレスカウンタα・のカウンタ［（１８ａ）〜（１
８ｎ ）はＲＡＭＱ７）の入力アドレスとなり、ＲＡＭ
（Ｉηからは入力されたアドレスに対応したデータ１ビ
ツトが出力され、セレクタ（至）の入力データ（１）と
なる。
２）ＯＱは、同一クロックαり毎に１づつ増加されもこ
のアドレスカウンタα・のカウンタ［（１８ａ）〜（１
８ｎ ）はＲＡＭＱ７）の入力アドレスとなり、ＲＡＭ
（Ｉηからは入力されたアドレスに対応したデータ１ビ
ツトが出力され、セレクタ（至）の入力データ（１）と
なる。
このセレクタα＄は、ＲＡＭα力からの入力データ（１
）が１１１ならばアドレスカウンタ■から出力されたア
トＬ／ ｙ、 （１８ａ） 〜（１８ｎ）をＲＡＭ（７
）へ出力し、ＲＡＭα力からの入力デー、ターが１０″
ならばアドレスカウンタ（イ）から出力されたアドレス
（１４ａ）〜（１４ｎ） ｔ ＲＡ Ｍ （７）へ出力
する。これを受けて、ＲＡ Ｍ （７）はセレクタ（至
）が出力したアドレス（２１ａ）〜（２１ｎ）のデータ
（８ａ）〜（８ｎ）をインタフェース回路（１）（２１
＋３１に出力する。これによシ、インタフェース回路（
１） （２）＋３１内では、ＲＡ Ｍ （７）が出力し
たデータ（８ａ） 〜（８ｎ）がデコードされ、データ
（８ａ）〜（８ｎ）に対応したインタフェース回路（１
） （２） （３）のみがイネーブルとなり、データの
入出力が行われる。
）が１１１ならばアドレスカウンタ■から出力されたア
トＬ／ ｙ、 （１８ａ） 〜（１８ｎ）をＲＡＭ（７
）へ出力し、ＲＡＭα力からの入力デー、ターが１０″
ならばアドレスカウンタ（イ）から出力されたアドレス
（１４ａ）〜（１４ｎ） ｔ ＲＡ Ｍ （７）へ出力
する。これを受けて、ＲＡ Ｍ （７）はセレクタ（至
）が出力したアドレス（２１ａ）〜（２１ｎ）のデータ
（８ａ）〜（８ｎ）をインタフェース回路（１）（２１
＋３１に出力する。これによシ、インタフェース回路（
１） （２）＋３１内では、ＲＡ Ｍ （７）が出力し
たデータ（８ａ） 〜（８ｎ）がデコードされ、データ
（８ａ）〜（８ｎ）に対応したインタフェース回路（１
） （２） （３）のみがイネーブルとなり、データの
入出力が行われる。
上記アドレスカウンタＱ６は、１９８クロツクを１周期
分とする様に設定されているので、１フレーム内のデー
タは１ビツト毎に信号伝送のデータが、データ伝送のデ
ータかが確定される。また、アドレスカウンタαυは、
１９８Ｘ１２クロツクを１周期分とする様に設定され、
アトレアカウンタ＠け、１９８ Ｘ ２０り１口゛ツク
を１周期分とする様に設定される。これにより、アドレ
スカウンタαυが示スＲＡＭ（７）のアドレスは、１２
フレーム目の最後まで到着すると、再びＲＡ Ｍ （７
）の最初に戻る。同様に、アドレスカウンタ＠が示すＲ
Ａ Ｍ （７）のアドレスは、２０フレーム目の最後ま
で到達して最初に戻る。
分とする様に設定されているので、１フレーム内のデー
タは１ビツト毎に信号伝送のデータが、データ伝送のデ
ータかが確定される。また、アドレスカウンタαυは、
１９８Ｘ１２クロツクを１周期分とする様に設定され、
アトレアカウンタ＠け、１９８ Ｘ ２０り１口゛ツク
を１周期分とする様に設定される。これにより、アドレ
スカウンタαυが示スＲＡＭ（７）のアドレスは、１２
フレーム目の最後まで到着すると、再びＲＡ Ｍ （７
）の最初に戻る。同様に、アドレスカウンタ＠が示すＲ
Ａ Ｍ （７）のアドレスは、２０フレーム目の最後ま
で到達して最初に戻る。
従って、ＲＡＭＱ７）により信号伝送データと決定され
た１フレーム内１ピツトについては、１９８Ｘ１２クロ
ツク毎に同一のインタフェース回路（１） （２）＋３
）より入出力され、データ伝送のためのデータと決定さ
れた１フレーム内１ビツトについては、 １９８Ｘ２０
クロツク毎に同一のインタフェース回路（１）＋２３
（３） ヨり入出力される。
た１フレーム内１ピツトについては、１９８Ｘ１２クロ
ツク毎に同一のインタフェース回路（１） （２）＋３
）より入出力され、データ伝送のためのデータと決定さ
れた１フレーム内１ビツトについては、 １９８Ｘ２０
クロツク毎に同一のインタフェース回路（１）＋２３
（３） ヨり入出力される。
この様にして、１２フレームを１マルチフレームとする
信号伝送と、加フレームを１マルチフレームとするデー
タ伝送を並行して行う事ができる。
信号伝送と、加フレームを１マルチフレームとするデー
タ伝送を並行して行う事ができる。
なお、上記実施例では、２０フレームで１マルチフレー
ムを構成したが、その他の伝送信号の速度に応じるため
に、アドレスカウンタαυ（２）の設定値、ＲＡ Ｍ
（７）の内容を変えて１マルチフレームヲ構成するフレ
ーム数を変える事も可能である。
ムを構成したが、その他の伝送信号の速度に応じるため
に、アドレスカウンタαυ（２）の設定値、ＲＡ Ｍ
（７）の内容を変えて１マルチフレームヲ構成するフレ
ーム数を変える事も可能である。
以上のように、この発明によればＰＣＭ同期方式にデー
タ伝送速度規格に対応した所定フレーム同期機能を追加
したので、従来の信号伝送と同時ニテータ伝送を行うこ
とができる。
タ伝送速度規格に対応した所定フレーム同期機能を追加
したので、従来の信号伝送と同時ニテータ伝送を行うこ
とができる。
第１図はこの発明の一実施例によるＰＣＭ同期装置を示
すブロック図、第２図はこの発明の一実施例によるＰＣ
Ｍ同期装置のＲＡ Ｍ （７）の内容を示す図、第８図
はこの発明の一実施例によるＰＣＭ同期装置のＲＡ Ｍ
（７）及びＲＡＭα力の内容を示す図、第４図は従来
のＰＣＭ同期装置を示すブロック図、第５図は従来のＰ
ＣＭ同期回路のＲＡ Ｍ （７）の内容を示す図である
。 （１）（２）（３）はインタフェース回路、（４） ｒ
５） （６１はデータ入出力路、（７）は第１のメモリ
、ａ′Ｄ（２）は伝送用カウンタ、（ト）はセレクタ、
αａｈ選択用カウンタ、αηは第２のメモリ。 なお、図中同一符号は同一、又は相当部分を示す。
すブロック図、第２図はこの発明の一実施例によるＰＣ
Ｍ同期装置のＲＡ Ｍ （７）の内容を示す図、第８図
はこの発明の一実施例によるＰＣＭ同期装置のＲＡ Ｍ
（７）及びＲＡＭα力の内容を示す図、第４図は従来
のＰＣＭ同期装置を示すブロック図、第５図は従来のＰ
ＣＭ同期回路のＲＡ Ｍ （７）の内容を示す図である
。 （１）（２）（３）はインタフェース回路、（４） ｒ
５） （６１はデータ入出力路、（７）は第１のメモリ
、ａ′Ｄ（２）は伝送用カウンタ、（ト）はセレクタ、
αａｈ選択用カウンタ、αηは第２のメモリ。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (1)
- 固有の番号を持つ複数のインタフェース回路と、これら
の番号を記憶している第１のメモリと、この第１のメモ
リのアドレスを管理する２つの伝送用カウンタと、これ
らのカウンタのいずれかを選択するセレクタと、このセ
レクタをコントロールする第２のメモリと、この第２の
メモリのアドレスを管理する選択用カウンタを備えたＰ
ＣＭ同期装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27832286A JPS63131628A (ja) | 1986-11-20 | 1986-11-20 | Ｐｃｍ同期装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27832286A JPS63131628A (ja) | 1986-11-20 | 1986-11-20 | Ｐｃｍ同期装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63131628A true JPS63131628A (ja) | 1988-06-03 |
Family
ID=17595712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27832286A Pending JPS63131628A (ja) | 1986-11-20 | 1986-11-20 | Ｐｃｍ同期装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63131628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278338A (ja) * | 1988-09-14 | 1990-03-19 | Fujitsu Ltd | 時分割多重化タイミング信号発生方式 |
-
1986
- 1986-11-20 JP JP27832286A patent/JPS63131628A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278338A (ja) * | 1988-09-14 | 1990-03-19 | Fujitsu Ltd | 時分割多重化タイミング信号発生方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5555548A (en) | Method and apparatus for transferring data between a master unit and a plurality of slave units | |
| CA2031055A1 (en) | Programmable multiplexing techniques for mapping a capacity domain into a time domain within a frame | |
| JPH05506549A (ja) | 多重バッファ時分割多重化リング | |
| NO151345B (no) | Tidsposisjonsmultippel for et tidsmultiplekssystem til gjennomkobling av digitale, saerlig deltamodulerte informasjonssignaler | |
| JPS59125133A (ja) | 通信システム | |
| US4658397A (en) | Time division multiplex data transfer system and method for telephone switching or like applications | |
| US6259703B1 (en) | Time slot assigner for communication system | |
| CA2076144C (en) | Delay-in-frames correcting system in a pcm transmission line | |
| US4959830A (en) | Method and apparatus for through-connecting a wideband connection in a digital time switch | |
| US4413336A (en) | Process for transmitting data with the aid of a start-stop signal | |
| US4551583A (en) | Control signal transmission system for key telephone system | |
| JPS63131628A (ja) | Ｐｃｍ同期装置 | |
| US6208648B1 (en) | Network element and input/output device for a synchronous transmission system | |
| CN100568810C (zh) | 用于突发调度的装置 | |
| WO2004088890A1 (fr) | Procede et appareil d'alignement de trames | |
| JP2786170B2 (ja) | フレームデータ変換回路 | |
| JPH0744522B2 (ja) | 位相同期回路 | |
| JPS6129226A (ja) | チヤネルデ−タ分離装置 | |
| KR0168921B1 (ko) | 동기식 전송시스템에서 시험액세스를 위한 24x3교차 스위치 회로 | |
| KR0155718B1 (ko) | 동기 데이타 발생장치 | |
| JPS5814640A (ja) | デ−タ交換機における信号受信方式 | |
| JPS6318904B2 (ja) | ||
| JPS62190939A (ja) | 多重チヤンネル時間順序制御方式 | |
| JPH0681118B2 (ja) | 多重化装置 | |
| EP0977390A2 (en) | Circuit for dropping and inserting control bytes in SDH frames |