JPH0629952A - 時分割多重回線のｃｒｃチェック方式 - Google Patents
時分割多重回線のｃｒｃチェック方式Info
- Publication number
- JPH0629952A JPH0629952A JP4182021A JP18202192A JPH0629952A JP H0629952 A JPH0629952 A JP H0629952A JP 4182021 A JP4182021 A JP 4182021A JP 18202192 A JP18202192 A JP 18202192A JP H0629952 A JPH0629952 A JP H0629952A
- Authority
- JP
- Japan
- Prior art keywords
- line
- crc
- data
- clock
- time
- Prior art date
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- Pending
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- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】時分割で多重された回線を収容する装置におい
てＣＲＣ演算および、チェックを行なう回路量を削減す
る。 【構成】受信途中のデータを保存する回線別データ保持
メモリ５と、ふたつのＣＲＣ演算回路２，３を備え、制
御部４からの切替指示信号に従って時分割多重回線の１
タイムスロットを交互に受信する。受信し終わった側の
ＣＲＣ演算回路からデータをメモリに保存し、次に受信
するタイムスロットのデータをメモリから読み込んで受
信に備える。制御部４は、フレーム最終ビット信号受信
時にＣＲＣ演算結果をチェックし、ゼロでなければＣＲ
Ｃチェックエラー信号を出力する。
てＣＲＣ演算および、チェックを行なう回路量を削減す
る。 【構成】受信途中のデータを保存する回線別データ保持
メモリ５と、ふたつのＣＲＣ演算回路２，３を備え、制
御部４からの切替指示信号に従って時分割多重回線の１
タイムスロットを交互に受信する。受信し終わった側の
ＣＲＣ演算回路からデータをメモリに保存し、次に受信
するタイムスロットのデータをメモリから読み込んで受
信に備える。制御部４は、フレーム最終ビット信号受信
時にＣＲＣ演算結果をチェックし、ゼロでなければＣＲ
Ｃチェックエラー信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ＨＤＬＣのレイヤ２フ
レームを伝送する回線が複数本時分割多重された時分割
多重回線を収容し、レイヤ２終端を行う回路に関し、特
にＣＲＣのチェック方式に関する。
レームを伝送する回線が複数本時分割多重された時分割
多重回線を収容し、レイヤ２終端を行う回路に関し、特
にＣＲＣのチェック方式に関する。
【０００２】
【従来の技術】従来、時分割多重されたＨＤＬＣのレイ
ヤ２フレームを伝送する回線を時分割のまま収容し、Ｃ
ＲＣチェックを行なう装置はなかったため、図２に示す
ように時分割多重回線を一旦多重される前の複数の回線
の状態に復元してから、各回線を個別にＣＲＣチェック
するという方法をとっていた。
ヤ２フレームを伝送する回線を時分割のまま収容し、Ｃ
ＲＣチェックを行なう装置はなかったため、図２に示す
ように時分割多重回線を一旦多重される前の複数の回線
の状態に復元してから、各回線を個別にＣＲＣチェック
するという方法をとっていた。
【０００３】
【発明が解決しようとする課題】この従来の時分割多重
回線のＣＲＣチェック方式では、時分割多重回線を一旦
多重される前の複数の回線の状態に復元してから、各回
線を個別にＣＲＣチェックするという方法をとっていた
ため、多重されている複数の回線の本数と同じ数のＣＲ
Ｃチェック回路を必要としていた。そのため回路量が多
くなり、装置の小型化が困難になるという問題点があっ
た。
回線のＣＲＣチェック方式では、時分割多重回線を一旦
多重される前の複数の回線の状態に復元してから、各回
線を個別にＣＲＣチェックするという方法をとっていた
ため、多重されている複数の回線の本数と同じ数のＣＲ
Ｃチェック回路を必要としていた。そのため回路量が多
くなり、装置の小型化が困難になるという問題点があっ
た。
【０００４】
【課題を解決するための手段】本発明の時分割多重回線
のＣＲＣチェック方式は、ＨＤＬＣのレイヤ２フレーム
を伝送する回線が複数本時分割多重された時分割多重回
線を収容し、レイヤ２終端のＣＲＣチェックを行なう回
路において、前記時分割多重回線から受信したクロック
とデータとを切替指示信号に従って１タイムスロット分
ごとに２方路に振り分けて出力するクロック・データ切
替部と、前記クロック・データ切替部の出力方路ごとに
接続され、１タイムスロットごとに振り分けられた前記
１タイムスロット分のクロックとデータとをそれぞれ受
信しＣＲＣ演算を行なう２つのＣＲＣ演算回路と、前記
２つのＣＲＣ演算回路の各々が１タイムスロット分のク
ロックとデータとを用いてＣＲＣ演算を行なった結果の
値であるＨＤＬＣのレイヤ２フレームのＣＲＣ演算途中
結果の値を回線ごとに一時的に保持する回線別データ保
持メモリと、受信した時分割多重回線のタイムスロット
ごとに、前記クロック・データ切替部に対して前記切替
指示信号を出力し、前記２つのＣＲＣ演算回路のうち現
在クロック・データを受信中でない側のＣＲＣ演算回路
から値を読み取り、その値を前記回線別データ保持メモ
リに格納し、かつそのときにフレーム最終ビット信号が
入力されたならばそのときの演算結果の値がゼロである
か否かを判定し、ゼロでないときはＣＲＣチェックエラ
ー信号を出力し、次に受信するタイムスロットに該当す
るＣＲＣ演算途中の値を前記回線別データ保持メモリか
ら読みだして現在クロック・データを受信中でない側の
ＣＲＣ演算回路に格納する制御部とを備えている。
のＣＲＣチェック方式は、ＨＤＬＣのレイヤ２フレーム
を伝送する回線が複数本時分割多重された時分割多重回
線を収容し、レイヤ２終端のＣＲＣチェックを行なう回
路において、前記時分割多重回線から受信したクロック
とデータとを切替指示信号に従って１タイムスロット分
ごとに２方路に振り分けて出力するクロック・データ切
替部と、前記クロック・データ切替部の出力方路ごとに
接続され、１タイムスロットごとに振り分けられた前記
１タイムスロット分のクロックとデータとをそれぞれ受
信しＣＲＣ演算を行なう２つのＣＲＣ演算回路と、前記
２つのＣＲＣ演算回路の各々が１タイムスロット分のク
ロックとデータとを用いてＣＲＣ演算を行なった結果の
値であるＨＤＬＣのレイヤ２フレームのＣＲＣ演算途中
結果の値を回線ごとに一時的に保持する回線別データ保
持メモリと、受信した時分割多重回線のタイムスロット
ごとに、前記クロック・データ切替部に対して前記切替
指示信号を出力し、前記２つのＣＲＣ演算回路のうち現
在クロック・データを受信中でない側のＣＲＣ演算回路
から値を読み取り、その値を前記回線別データ保持メモ
リに格納し、かつそのときにフレーム最終ビット信号が
入力されたならばそのときの演算結果の値がゼロである
か否かを判定し、ゼロでないときはＣＲＣチェックエラ
ー信号を出力し、次に受信するタイムスロットに該当す
るＣＲＣ演算途中の値を前記回線別データ保持メモリか
ら読みだして現在クロック・データを受信中でない側の
ＣＲＣ演算回路に格納する制御部とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１（ａ）は本発明の一実施例のブロック
図であり、図１（ｂ）は回線別データ保持メモリ５のメ
モリマッピング図である。
図であり、図１（ｂ）は回線別データ保持メモリ５のメ
モリマッピング図である。
【０００７】クロック・データ切替部１は制御部４から
のクロック・データ切替指示信号を受け、時分割多重回
線６からのクロックとデータとを１タイムスロット分ご
とに２つのＣＲＣ演算回路２および３に交互に伝達す
る。制御部４はＣＲＣ演算回路２または３の一方が時分
割多重回線の１タイムスロットを受信中に、もう一方の
ＣＲＣ演算が終了した側のＣＲＣ演算回路から演算結果
の値を読み取り、その値を回線別データ保持メモリ５の
該当するタイムスロット番号ｎの場所に格納し、次にタ
イムスロット番号ｎ＋２の場所から値を読み取り、その
値を該当するＣＲＣ演算回路２または３に格納する。即
ち２つのＣＲＣ演算回路２および３のうちどちらかが時
分割多重回線の１タイムスロットを受信し、もうひとつ
のＣＲＣ演算回路はつぎのタイムスロットを受信するた
めの準備を行なう。また制御部４は、あるタイムスロッ
トを受信し終わったときにフレーム最終ビット信号が入
力されたならばそのときの演算結果の値がゼロであるこ
とを確認し、ゼロでないときはＣＲＣチェックエラー信
号を出力する。
のクロック・データ切替指示信号を受け、時分割多重回
線６からのクロックとデータとを１タイムスロット分ご
とに２つのＣＲＣ演算回路２および３に交互に伝達す
る。制御部４はＣＲＣ演算回路２または３の一方が時分
割多重回線の１タイムスロットを受信中に、もう一方の
ＣＲＣ演算が終了した側のＣＲＣ演算回路から演算結果
の値を読み取り、その値を回線別データ保持メモリ５の
該当するタイムスロット番号ｎの場所に格納し、次にタ
イムスロット番号ｎ＋２の場所から値を読み取り、その
値を該当するＣＲＣ演算回路２または３に格納する。即
ち２つのＣＲＣ演算回路２および３のうちどちらかが時
分割多重回線の１タイムスロットを受信し、もうひとつ
のＣＲＣ演算回路はつぎのタイムスロットを受信するた
めの準備を行なう。また制御部４は、あるタイムスロッ
トを受信し終わったときにフレーム最終ビット信号が入
力されたならばそのときの演算結果の値がゼロであるこ
とを確認し、ゼロでないときはＣＲＣチェックエラー信
号を出力する。
【０００８】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＲＣ演算回路を時分割多重回線のタイムスロットを数だ
け持つ必要がなくなり、回路の削減を図ることができ
る。
ＲＣ演算回路を時分割多重回線のタイムスロットを数だ
け持つ必要がなくなり、回路の削減を図ることができ
る。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施例のブロック図であ
り、（ｂ）は（ａ）に示した回線別データ保持メモリの
メモリマッピング図である。
り、（ｂ）は（ａ）に示した回線別データ保持メモリの
メモリマッピング図である。
【図２】従来の時分割多重回線のＣＲＣチェック方式の
ブロック図である。
ブロック図である。
１ クロック・データ切替部 ２，３ ＣＲＣ演算回路 ４ 制御部 ５ 回線別データ保持メモリ ６ 時分割多重回線
Claims (1)
- 【請求項１】 ＨＤＬＣのレイヤ２フレームを伝送する
回線が複数本時分割多重された時分割多重回線を収容
し、レイヤ２終端のＣＲＣチェックを行なう回路におい
て、 前記時分割多重回線から受信したクロックとデータとを
切替指示信号に従って１タイムスロット分ごとに２方路
に振り分けて出力するクロック・データ切替部と、 前記クロック・データ切替部の出力方路ごとに接続さ
れ、１タイムスロットごとに振り分けられた前記１タイ
ムスロット分のクロックとデータとをそれぞれ受信しＣ
ＲＣ演算を行なう２つのＣＲＣ演算回路と、 前記２つのＣＲＣ演算回路の各々が１タイムスロット分
のクロックとデータとを用いてＣＲＣ演算を行なった結
果の値であるＨＤＬＣのレイヤ２フレームのＣＲＣ演算
途中結果の値を回線ごとに一時的に保持する回線別デー
タ保持メモリと、 受信した時分割多重回線のタイムスロットごとに、前記
クロック・データ切替部に対して前記切替指示信号を出
力し、前記２つのＣＲＣ演算回路のうち現在クロック・
データを受信中でない側のＣＲＣ演算回路から値を読み
取り、その値を前記回線別データ保持メモリに格納し、
かつそのときにフレーム最終ビット信号が入力されたな
らばそのときの演算結果の値がゼロであるか否かを判定
し、ゼロでないときはＣＲＣチェックエラー信号を出力
し、次に受信するタイムスロットに該当するＣＲＣ演算
途中の値を前記回線別データ保持メモリから読みだして
現在クロック・データを受信中でない側のＣＲＣ演算回
路に格納する制御部とを備えることを特徴とする時分割
多重回線のＣＲＣチェック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182021A JPH0629952A (ja) | 1992-07-09 | 1992-07-09 | 時分割多重回線のｃｒｃチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182021A JPH0629952A (ja) | 1992-07-09 | 1992-07-09 | 時分割多重回線のｃｒｃチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629952A true JPH0629952A (ja) | 1994-02-04 |
Family
ID=16110958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182021A Pending JPH0629952A (ja) | 1992-07-09 | 1992-07-09 | 時分割多重回線のｃｒｃチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629952A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2721464A1 (fr) * | 1994-06-17 | 1995-12-22 | Alcatel Telspace | Procédé de correction d'un mot de contrôle de parité dans une section de commutation de trames, notamment de type SDH. |
| US6877798B2 (en) | 2000-07-19 | 2005-04-12 | Honda Giken Kogyo Kabushiki Kaisha | Roof molding mounting structure for vehicle |
| JP2005208902A (ja) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | データ保証制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230732A (ja) * | 1984-04-28 | 1985-11-16 | Nec Corp | 回線多重化ｃｒｃ符号生成装置 |
-
1992
- 1992-07-09 JP JP4182021A patent/JPH0629952A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60230732A (ja) * | 1984-04-28 | 1985-11-16 | Nec Corp | 回線多重化ｃｒｃ符号生成装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2721464A1 (fr) * | 1994-06-17 | 1995-12-22 | Alcatel Telspace | Procédé de correction d'un mot de contrôle de parité dans une section de commutation de trames, notamment de type SDH. |
| US6877798B2 (en) | 2000-07-19 | 2005-04-12 | Honda Giken Kogyo Kabushiki Kaisha | Roof molding mounting structure for vehicle |
| JP2005208902A (ja) * | 2004-01-22 | 2005-08-04 | Fujitsu Ltd | データ保証制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |