JPS58168354A - 時分割通信方式 - Google Patents
時分割通信方式Info
- Publication number
- JPS58168354A JPS58168354A JP5075282A JP5075282A JPS58168354A JP S58168354 A JPS58168354 A JP S58168354A JP 5075282 A JP5075282 A JP 5075282A JP 5075282 A JP5075282 A JP 5075282A JP S58168354 A JPS58168354 A JP S58168354A
- Authority
- JP
- Japan
- Prior art keywords
- data
- time
- terminal processing
- processing device
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/50—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication
- H04L12/52—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques
- H04L12/525—Circuit switching systems, i.e. systems in which the path is physically permanent during the communication using time division techniques involving a stored program control
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）０発明Ｏ技衝分野
本斃−はデータ送出メそすから豪数の端末部ｍ装置へ転
送するデータと、そのデータを受信する端末処理装置と
Ｏ関係を固定的関係から可変釣閤係に変更し、併せて上
記メ４すの制御−間を短縮させる時分割通信方式に関す
る。
送するデータと、そのデータを受信する端末処理装置と
Ｏ関係を固定的関係から可変釣閤係に変更し、併せて上
記メ４すの制御−間を短縮させる時分割通信方式に関す
る。
（２）０発明の背景
従来の時分割交換方式におけるデータ送出メモリから複
数個の端末処理装置へのデータ転送はこれらの間に時分
割的く形成される通信チャネルを介して行われているが
、そのチャネルはデータ送出メモリから各特定端末処理
装置までの専用チャネルとして機能するだけで、他の端
末処理装置へ割当ることが不可能なものであシ、従って
、成るチャネルを任意の端末処理装置へ割当ることので
きる技術的手段の開発が要望されるに至っている。
数個の端末処理装置へのデータ転送はこれらの間に時分
割的く形成される通信チャネルを介して行われているが
、そのチャネルはデータ送出メモリから各特定端末処理
装置までの専用チャネルとして機能するだけで、他の端
末処理装置へ割当ることが不可能なものであシ、従って
、成るチャネルを任意の端末処理装置へ割当ることので
きる技術的手段の開発が要望されるに至っている。
又、上記メモリのクリア一方式がソフトウェアに依存す
る方式であることから端末処理装置の増加に伴なうメモ
リの制御時間の増大も避けられず、そのことからシステ
ムの処理能力の低下を惹起しているため、その改善方も
要求されている。
る方式であることから端末処理装置の増加に伴なうメモ
リの制御時間の増大も避けられず、そのことからシステ
ムの処理能力の低下を惹起しているため、その改善方も
要求されている。
（３）、従来技術と間龜点
従来におけるデータ送出メモリにおいては、各端末処理
装置に対応してデータを収容するメモリアドレスプロッ
タが固定されており、又時分割ハイウェイへの挿入にお
いても通信チャネルを定めるフレーム及ｔそのタイムス
ロットも一義的に決定されておシ、従って、上記メモリ
のアドレスブロックと各端末処理装置とが１対ｌｔ）対
応関係に固定されてし壕っている。このような関係にお
いては、中央処理装置によるメモリへのアクセスについ
ては有利性を有するが、端末処ｉｌｌ装置の増大に対す
るメモリの拡張性に欠けているし、転送時間も増大する
ばかりでなく、通信チャネルの専用化を招来し、そのチ
ャネルの他端末処理装置によゐ使用を阻んでいる。
装置に対応してデータを収容するメモリアドレスプロッ
タが固定されており、又時分割ハイウェイへの挿入にお
いても通信チャネルを定めるフレーム及ｔそのタイムス
ロットも一義的に決定されておシ、従って、上記メモリ
のアドレスブロックと各端末処理装置とが１対ｌｔ）対
応関係に固定されてし壕っている。このような関係にお
いては、中央処理装置によるメモリへのアクセスについ
ては有利性を有するが、端末処ｉｌｌ装置の増大に対す
るメモリの拡張性に欠けているし、転送時間も増大する
ばかりでなく、通信チャネルの専用化を招来し、そのチ
ャネルの他端末処理装置によゐ使用を阻んでいる。
父上記メモリはそのデータの端末処理装置への転送徒も
そのデータを保持しており、新しいデータの書込みに先
立って保持しているデータをソフトウェアでクリアして
いる。従って、この方式では、メモリへのデータの書込
み→端末処理装置への転送→メモリのクリア→新データ
のメモリへの書込みというサイクルを繰シ返えってメモ
リへの制御時間、即ち端末処理装置制御時間も増大して
しまうという欠点を有する。
そのデータを保持しており、新しいデータの書込みに先
立って保持しているデータをソフトウェアでクリアして
いる。従って、この方式では、メモリへのデータの書込
み→端末処理装置への転送→メモリのクリア→新データ
のメモリへの書込みというサイクルを繰シ返えってメモ
リへの制御時間、即ち端末処理装置制御時間も増大して
しまうという欠点を有する。
（４）１発明の目的
本発明は上述した如き従来方式の有する欠点に１みて創
案されたもので、その目的はデータ送出メモリから端末
処理装置への通信チャネルをその通信系内で自由に割当
て得るようになし、端末処理装置数の増大に伴う不都合
を除去しうる時分割通信方式を提供することにある。
案されたもので、その目的はデータ送出メモリから端末
処理装置への通信チャネルをその通信系内で自由に割当
て得るようになし、端末処理装置数の増大に伴う不都合
を除去しうる時分割通信方式を提供することにある。
（５）０発明の実施例
そして、この目的は中央処理装置の制御の下にデータ送
出メモリから時分割されている通信路を介して複数の端
末処理装置へデータを転送する時分割通信方式において
、上記データの転送に際して上記端末処理装置を識別す
る識別データ部分及び制御データ部分を上記データに先
立って送出し、上記各データ部分に応答してデ □−
タをその識別データ部分が指定する端末処理Ｋ１１ｌへ
転送することによって達成される。
出メモリから時分割されている通信路を介して複数の端
末処理装置へデータを転送する時分割通信方式において
、上記データの転送に際して上記端末処理装置を識別す
る識別データ部分及び制御データ部分を上記データに先
立って送出し、上記各データ部分に応答してデ □−
タをその識別データ部分が指定する端末処理Ｋ１１ｌへ
転送することによって達成される。
（６）１発明の実施例
以下、添付図面を参照しながら、本発明の詳細な説明す
る。
る。
第１図は本発明を実施する時分割通信系のプロッタダイ
ヤグラムを示す。１は中央処ｉ＋ｕ装置２０制御の下に
データ受信兼駆動器（８翼Ｄ）３を介してデータを送出
するデータ送出メモリ（８８Ｍ）である、このメモリは
ｎｘｍ時分割下りデータハイウェイ４に接続されている
。ノ飄イウエイ４はデマルチプレクサ５を介してｍタイ
ムスロット時分割データノ・イウエイＨＷ（０）・・・
・・・ＨＷ（ｎ−１）へ接続され、これら７のノ・イウ
エイは各別のノ・イウエイインタ７エイスＭＷ−Ｉ Ｎ
Ｆ （０）・・・・・・ＭＷ −Ｉ ＮＦ （ｎ −１
）へ接続されている。これらインターフェイスには夫々
、データハイウェイ６を介してライン／トランク部Ｌ
／Ｔ （０） ・−−−−−Ｌ／Ｔ （Ｘ）へＩＩＩ絖
さレテイル。
ヤグラムを示す。１は中央処ｉ＋ｕ装置２０制御の下に
データ受信兼駆動器（８翼Ｄ）３を介してデータを送出
するデータ送出メモリ（８８Ｍ）である、このメモリは
ｎｘｍ時分割下りデータハイウェイ４に接続されている
。ノ飄イウエイ４はデマルチプレクサ５を介してｍタイ
ムスロット時分割データノ・イウエイＨＷ（０）・・・
・・・ＨＷ（ｎ−１）へ接続され、これら７のノ・イウ
エイは各別のノ・イウエイインタ７エイスＭＷ−Ｉ Ｎ
Ｆ （０）・・・・・・ＭＷ −Ｉ ＮＦ （ｎ −１
）へ接続されている。これらインターフェイスには夫々
、データハイウェイ６を介してライン／トランク部Ｌ
／Ｔ （０） ・−−−−−Ｌ／Ｔ （Ｘ）へＩＩＩ絖
さレテイル。
又、これらライン／トランク部にはインターフェイス別
に制御＠７が接続されている。そして、ライン／トラン
ク部の各々には、各別に端末処ｉｌｌ装置Ｌ Ｐ Ｒ（
０）・・・・・・Ｌ Ｐ Ｒ（Ｘ）が設けられている。
に制御＠７が接続されている。そして、ライン／トラン
ク部の各々には、各別に端末処ｉｌｌ装置Ｌ Ｐ Ｒ（
０）・・・・・・Ｌ Ｐ Ｒ（Ｘ）が設けられている。
又、ライン／トランク部側に、その端末処理装置によっ
て制御される適数の周辺装置、例えば電話＠ｐｙが接続
される。この適数は最大、データハイウェイ６に形成さ
れるタイムスロット数である。
て制御される適数の周辺装置、例えば電話＠ｐｙが接続
される。この適数は最大、データハイウェイ６に形成さ
れるタイムスロット数である。
このような時分割通信系内に設けられるメモリ１のデー
タ記憶態様は第２１１に示すように、そのデータは上述
のハイウェイＨＷ（０）−・・・・・ＩＩｗ（ｎ−１）
各別にブロック化されて記憶されている。そして、各デ
ータブロック毎にその先駆バイトに上述の各端末処理装
置を各別に識別しうる識別データ部分、例えば端末処理
装置番号と、制御データ部分、例えばそれ以俵のデータ
が有効であるか否かを示すフラグ、ライン／トランク部
の制−に供される制御ビットとから成るデータ部分が配
憶される。これらのデータがメモリｌからｎＸｍ時分割
データハイウェイ４へ送出されるときのデータフローは
第３図の（３−１）に示されてお〕、このデータフロー
は第４図０（４−１）Ｋ示されるｎＸｍ時分割データハ
イウェイ４０データフローに対応している。
タ記憶態様は第２１１に示すように、そのデータは上述
のハイウェイＨＷ（０）−・・・・・ＩＩｗ（ｎ−１）
各別にブロック化されて記憶されている。そして、各デ
ータブロック毎にその先駆バイトに上述の各端末処理装
置を各別に識別しうる識別データ部分、例えば端末処理
装置番号と、制御データ部分、例えばそれ以俵のデータ
が有効であるか否かを示すフラグ、ライン／トランク部
の制−に供される制御ビットとから成るデータ部分が配
憶される。これらのデータがメモリｌからｎＸｍ時分割
データハイウェイ４へ送出されるときのデータフローは
第３図の（３−１）に示されてお〕、このデータフロー
は第４図０（４−１）Ｋ示されるｎＸｍ時分割データハ
イウェイ４０データフローに対応している。
又、第４ｔｉｇｌ（ＤＣ４−１）Ｋ示す鵬タイムスーッ
ト時分割データノ１イウエイＩ［Ｗ（０）−−−ＢＹ（
＊−１）のデータフローは第＄１１０（Ｓ−ｚ ＞に示
すタイ本スロットの）■−に対応している。
ト時分割データノ１イウエイＩ［Ｗ（０）−−−ＢＹ（
＊−１）のデータフローは第＄１１０（Ｓ−ｚ ＞に示
すタイ本スロットの）■−に対応している。
そして、メモリ１から各ハづウェイを通して端末処理装
置へ対応して形成されるタイムスロットの％島が通信チ
ャネルである。
置へ対応して形成されるタイムスロットの％島が通信チ
ャネルである。
仁のメモリｌは上記データプロッタが転送し終ったとき
それに応答してハードウェアで自動的にクリアされるよ
うに構成されている。
それに応答してハードウェアで自動的にクリアされるよ
うに構成されている。
又、１ｘｍ時分割下シデータハイウエイ４はデータバッ
フアメ毫リフへ接続されてお勤、このメ壁すはｌｌＸｍ
−分割上９デー！ハイウエイ８かものデータが制御メモ
リーＯ制御Ｏ下に、例えばシーケンシャルに書込まれ、
そしてランダムに読出しされて回線交換されるように構
成されている。そして、制御メモリーは中央処ｍ装置２
０制御の下にデータ受信兼駆動器３を介して１０Ｆｉそ
こへの入力部を省略して示すマルチプレクサである。
フアメ毫リフへ接続されてお勤、このメ壁すはｌｌＸｍ
−分割上９デー！ハイウエイ８かものデータが制御メモ
リーＯ制御Ｏ下に、例えばシーケンシャルに書込まれ、
そしてランダムに読出しされて回線交換されるように構
成されている。そして、制御メモリーは中央処ｍ装置２
０制御の下にデータ受信兼駆動器３を介して１０Ｆｉそ
こへの入力部を省略して示すマルチプレクサである。
次に、上述構成の時分割通信系の本発明費部に関する説
明をする。
明をする。
説明の都合上、メモリ１へ記憶されるデータのうちの％
ＨＷ（０）用ブロックに記憶されているチータブロッ
クをその始端に書込まれ良識別データ部分が指定する端
末処理装置ＬＰ凰（Ｘ）へ転送する場合を例にとって説
明する。
ＨＷ（０）用ブロックに記憶されているチータブロッ
クをその始端に書込まれ良識別データ部分が指定する端
末処理装置ＬＰ凰（Ｘ）へ転送する場合を例にとって説
明する。
メモリｌのデータブロックＭＷ（０）用ａバイトは中央
処１ｍ装置２の制御の下にデータ受ＩＩ楚駆動器３を介
してその先頭アドレス０から訳出されて第３図の（３−
１）に示すようにフレーム（０）からフレーム（α−１
）ｔでの時系列としてｎｘｍ時分割下）データハイウェ
イ４へ送出される。つまり、アドレス０について言えば
、そのタイムスロツ） Ｔ ８（０）・・・・・・Ｔ８
（ｍ−１）中の予め決められるタイムスロット８ Ｔ
（Ｌ）のｌ１Ｗ（０）にアドレス０の内容は送シ込まれ
ゐ。この関係は各アドレスと各フレームとＯ関に保たれ
ている。
処１ｍ装置２の制御の下にデータ受ＩＩ楚駆動器３を介
してその先頭アドレス０から訳出されて第３図の（３−
１）に示すようにフレーム（０）からフレーム（α−１
）ｔでの時系列としてｎｘｍ時分割下）データハイウェ
イ４へ送出される。つまり、アドレス０について言えば
、そのタイムスロツ） Ｔ ８（０）・・・・・・Ｔ８
（ｍ−１）中の予め決められるタイムスロット８ Ｔ
（Ｌ）のｌ１Ｗ（０）にアドレス０の内容は送シ込まれ
ゐ。この関係は各アドレスと各フレームとＯ関に保たれ
ている。
従って、上述のようにして読出され九データプロッタは
ｎＸｍ時分割下〉データハイウェイ４上に＄１４１１０
（４−１）Ｋ示すように送シ出される。
ｎＸｍ時分割下〉データハイウェイ４上に＄１４１１０
（４−１）Ｋ示すように送シ出される。
そして、デｉルチプレタｔ５にて上述データフロー中の
ＨＷＣＯ）部分−ＩＪＬｍタイムスロット時分割データ
ハイウェイＩＩＷ（０）へのせられて謂−ＩＮＦ（０）
へ至る。こ＼において、上述し九デーメプロツＩ始端の
識別データ部分、即ちＬＰ ｌ （ｘ）番号がデコード
され、それにて指定される端末部Ｉｌ装置Ｌ Ｐ ｌ
（ｘ）へ制御デー１部分に応答して発生される起動信号
を送ってフレーム（１）からフレーム（ＩＩ−１）１で
Ｏタイムスーット８丁（Ｌ）のデータを受取るように制
御する。
ＨＷＣＯ）部分−ＩＪＬｍタイムスロット時分割データ
ハイウェイＩＩＷ（０）へのせられて謂−ＩＮＦ（０）
へ至る。こ＼において、上述し九デーメプロツＩ始端の
識別データ部分、即ちＬＰ ｌ （ｘ）番号がデコード
され、それにて指定される端末部Ｉｌ装置Ｌ Ｐ ｌ
（ｘ）へ制御デー１部分に応答して発生される起動信号
を送ってフレーム（１）からフレーム（ＩＩ−１）１で
Ｏタイムスーット８丁（Ｌ）のデータを受取るように制
御する。
このようなデータ転送Ｏ＠係はメモリ１内のいづれのデ
ータフローＩについても言える事柄である。従って、そ
のデータブロックをいづれの端末処理装置へ転送させた
いかに従ってその端末処理装置が属するハイウェイＨＷ
（ｘ）を決め、このハイウェイに対応するメモリ１のデ
ータブロック記憶領域にそのデータブロックを記憶し、
且つ識別データ部分に対応する端末処理装＊ｉ号を配憶
することが必要になる。
ータフローＩについても言える事柄である。従って、そ
のデータブロックをいづれの端末処理装置へ転送させた
いかに従ってその端末処理装置が属するハイウェイＨＷ
（ｘ）を決め、このハイウェイに対応するメモリ１のデ
ータブロック記憶領域にそのデータブロックを記憶し、
且つ識別データ部分に対応する端末処理装＊ｉ号を配憶
することが必要になる。
このようにすれば、従来タイムスロット、即ち通信チャ
ネルが各端末処１ｓｉａ置と１対１の固定的関係に設定
されていたのを回置的関係で設定し得ることが出来るか
ら、端末処理装置の配―及びタイムスロットの配列に自
由度を持九せることが出来て端末処理装置の増設に対し
てメモリ１の方式を変更することなくその拡張性を確保
出来るし、又、ソフトウェアに存在する間艷の可及的憤
消にもなる上、転送−関０４１縮にもなる。
ネルが各端末処１ｓｉａ置と１対１の固定的関係に設定
されていたのを回置的関係で設定し得ることが出来るか
ら、端末処理装置の配―及びタイムスロットの配列に自
由度を持九せることが出来て端末処理装置の増設に対し
てメモリ１の方式を変更することなくその拡張性を確保
出来るし、又、ソフトウェアに存在する間艷の可及的憤
消にもなる上、転送−関０４１縮にもなる。
そして、上述のようなデータブロックの転送が児了した
時点で、メモリｌ内のデータブロックはハードウェアで
自動的にクリアされる。
時点で、メモリｌ内のデータブロックはハードウェアで
自動的にクリアされる。
これＫよシ、ソフトウェアのステップ数が削滅されてメ
モリ１０制御時間、即ち端末−・処■装館の制御時間の
短縮が出来る外、同一デーＩの再転送を生じさせてし會
うという誤動作を防止しりゐ。
モリ１０制御時間、即ち端末−・処■装館の制御時間の
短縮が出来る外、同一デーＩの再転送を生じさせてし會
うという誤動作を防止しりゐ。
（））０発明の効果
以上費するに、本発明によれば
（１１タイムスロット、即ち過信チャネルと各端末銀ｌ
Ｉ装置との関係を従来０１対１０固定した関係から可変
的な関係へ変更しうる。
Ｉ装置との関係を従来０１対１０固定した関係から可変
的な関係へ変更しうる。
（２） 従って、その設定に自由度が与えられるから端
末鰹理装置ＩＯ増設にも容易に対処出来、データ送出メ
モリＯ拡肇性を確保し得る外、転送時間の短縮を達成し
得ゐし、 （３） 又、ノアトウエアのステップ数を削減し、デ
ータ送出メモリの制御時間の短縮も図れる等の効果が得
られる。
末鰹理装置ＩＯ増設にも容易に対処出来、データ送出メ
モリＯ拡肇性を確保し得る外、転送時間の短縮を達成し
得ゐし、 （３） 又、ノアトウエアのステップ数を削減し、デ
ータ送出メモリの制御時間の短縮も図れる等の効果が得
られる。
第１図は本発明を実施する時分割通信系のブロック図、
第２＠はデータ退出メモリのデータ記憶態様を示す図、
第３図はデータ送出メモリから送出されるデータを時系
列に展開した図、第４図はデータハイウェイにおける第
３図同様の図である。 図において、１はデータ送出メモリ、２は中央処ｍ装置
、３はデータ受信兼駆動器、４はｎｚｍ時分時分割デシ
データハイウェイはデマルチプレクサ、ＨＷ（０） 〜
ＨＷ（ｎ−１）はｍタイムｘａツ）時分割データハイウ
ェイ、ＨＷ−Ｉ ＮＦ （０）〜ＨＷ−ＩＮＦ（ｎ−１
）はハイウェイインターフェイス、６はデータハイウェ
イ％Ｌ／Ｔ（０）〜Ｌ／Ｔ（Ｘ）はライン／トランク部
、Ｌ Ｐ Ｒ（０）〜Ｌ Ｐ Ｒ（Ｘ）は端末ダ１理装
置である。 特許出願人 富士通株式会社
第２＠はデータ退出メモリのデータ記憶態様を示す図、
第３図はデータ送出メモリから送出されるデータを時系
列に展開した図、第４図はデータハイウェイにおける第
３図同様の図である。 図において、１はデータ送出メモリ、２は中央処ｍ装置
、３はデータ受信兼駆動器、４はｎｚｍ時分時分割デシ
データハイウェイはデマルチプレクサ、ＨＷ（０） 〜
ＨＷ（ｎ−１）はｍタイムｘａツ）時分割データハイウ
ェイ、ＨＷ−Ｉ ＮＦ （０）〜ＨＷ−ＩＮＦ（ｎ−１
）はハイウェイインターフェイス、６はデータハイウェ
イ％Ｌ／Ｔ（０）〜Ｌ／Ｔ（Ｘ）はライン／トランク部
、Ｌ Ｐ Ｒ（０）〜Ｌ Ｐ Ｒ（Ｘ）は端末ダ１理装
置である。 特許出願人 富士通株式会社
Claims (1)
- １）中央＃＆珊装置の制御のＴＫｌｌｌｌ系とのデータ
転送インターフェースを有す為データ退出メモリから時
分割されている通信路を介して彼数の端末処理装置へデ
ータを転送する時分割通信方式において、上記データの
転送に際して上記端末処理装置を識別する識別デー１部
分及び制御データ部分を上記データに先立って送出し、
上記各データ部分に応答してデータをその識別データ部
分が指定する端末処ＩＩＩＩＩ装置へ転送することを４
１１１１とする時分割通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075282A JPS58168354A (ja) | 1982-03-29 | 1982-03-29 | 時分割通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5075282A JPS58168354A (ja) | 1982-03-29 | 1982-03-29 | 時分割通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58168354A true JPS58168354A (ja) | 1983-10-04 |
Family
ID=12867565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5075282A Pending JPS58168354A (ja) | 1982-03-29 | 1982-03-29 | 時分割通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168354A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53147403A (en) * | 1977-05-27 | 1978-12-22 | Omron Tateisi Electronics Co | Data delivery system |
-
1982
- 1982-03-29 JP JP5075282A patent/JPS58168354A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53147403A (en) * | 1977-05-27 | 1978-12-22 | Omron Tateisi Electronics Co | Data delivery system |
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