JPH06101748B2 - 通話路多重化装置 - Google Patents
通話路多重化装置Info
- Publication number
- JPH06101748B2 JPH06101748B2 JP6310187A JP6310187A JPH06101748B2 JP H06101748 B2 JPH06101748 B2 JP H06101748B2 JP 6310187 A JP6310187 A JP 6310187A JP 6310187 A JP6310187 A JP 6310187A JP H06101748 B2 JPH06101748 B2 JP H06101748B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- circuit
- data
- burst data
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、通信網において使用する通話路多重化装置に
関し、特に回線交換ベースのデータと、バーストデータ
を、ひとつの通話路に多重化する装置に関する。
関し、特に回線交換ベースのデータと、バーストデータ
を、ひとつの通話路に多重化する装置に関する。
従来、この種の通話路多重化装置は、回線交換データと
バーストデータの使用するタイムスロットを固定的に割
り当てて使用しており、回線交換データインターフェイ
ス装置とバーストデータインターフェイス装置はそれぞ
れ独立した多重化機能のみ行う構成となっていた。
バーストデータの使用するタイムスロットを固定的に割
り当てて使用しており、回線交換データインターフェイ
ス装置とバーストデータインターフェイス装置はそれぞ
れ独立した多重化機能のみ行う構成となっていた。
上述した従来装置は、回線交換データインターフェイス
装置とバーストデータインターフェイス装置とが相互に
全く独立に多重化を行ったのち、相方のダイナミックな
トラヒック量には全く無関係に多重化されていたため、
最終的に多重化された通話路バスを効率よく利用するこ
とが困難であった。
装置とバーストデータインターフェイス装置とが相互に
全く独立に多重化を行ったのち、相方のダイナミックな
トラヒック量には全く無関係に多重化されていたため、
最終的に多重化された通話路バスを効率よく利用するこ
とが困難であった。
特にISDN（インテグレイテッド・サービス・ディジタル
・ネットワーク）、すなわち、統合サービスディジタル
網の本格的実現に伴い、加入者が呼毎（ON DEMAND）に
回線交換サービスやポケット交換サービスを要求してき
た場合には、回線交換データのトラヒックとバーストデ
ータのトラヒックはダイナミックに変化するものとな
り、従来の通話路多重化装置では十分な使用効率で通話
路バスを使用することが困難であるという欠点があっ
た。
・ネットワーク）、すなわち、統合サービスディジタル
網の本格的実現に伴い、加入者が呼毎（ON DEMAND）に
回線交換サービスやポケット交換サービスを要求してき
た場合には、回線交換データのトラヒックとバーストデ
ータのトラヒックはダイナミックに変化するものとな
り、従来の通話路多重化装置では十分な使用効率で通話
路バスを使用することが困難であるという欠点があっ
た。
本発明の装置は、回線交換データとバーストデータを通
話路バスにハイブリッドに多重化する通話路多重化装置
において、 少なくとも一つの回線交換データインターフェイス装置
とバーストデータインターフェイス装置の各出力が通話
路バスと状態表示バスに並列接続され、 回線交換データインターフェイス装置のそれぞれは、 時分割多重された回線交換データの書込み読出しが可能
な通話路メモリと、 通話路メモリに書き込まれた回線交換データをタイムス
ロット単位に読み出す順番および使用するタイムスロッ
トの時間的位置を表示するタイムスロット使用表示ビッ
トパターンを記憶する制御メモリと、 通話路メモリへの読出しアクセスと同様に状態表示バス
上に読み出されるタイムスロット使用表示ビットパター
ンに応じて通話路ゲートを所定時間後に開く通話路ゲー
ト制御回路と、 上記読出しアクセスに応答して通話路メモリから読み出
される回線交換データを通話路ゲートの開くタイミング
に合致させて通話路バスへ出力する通話路データ遅延回
路とから構成され、 また、バーストデータインターフェイス装置は、バース
トデータを一時的に記憶し通話路バスに出力することが
可能なバーストデータバッファと、 状態表示バス上で論理和をとっとタイムスロット使用表
示ビットパターンを検出しその内容に応じてバーストデ
ータバッファの通話路バスへの出力を制御するバースト
データバッファ制御回路とから構成回路とから構成され
ることを特徴とする。
話路バスにハイブリッドに多重化する通話路多重化装置
において、 少なくとも一つの回線交換データインターフェイス装置
とバーストデータインターフェイス装置の各出力が通話
路バスと状態表示バスに並列接続され、 回線交換データインターフェイス装置のそれぞれは、 時分割多重された回線交換データの書込み読出しが可能
な通話路メモリと、 通話路メモリに書き込まれた回線交換データをタイムス
ロット単位に読み出す順番および使用するタイムスロッ
トの時間的位置を表示するタイムスロット使用表示ビッ
トパターンを記憶する制御メモリと、 通話路メモリへの読出しアクセスと同様に状態表示バス
上に読み出されるタイムスロット使用表示ビットパター
ンに応じて通話路ゲートを所定時間後に開く通話路ゲー
ト制御回路と、 上記読出しアクセスに応答して通話路メモリから読み出
される回線交換データを通話路ゲートの開くタイミング
に合致させて通話路バスへ出力する通話路データ遅延回
路とから構成され、 また、バーストデータインターフェイス装置は、バース
トデータを一時的に記憶し通話路バスに出力することが
可能なバーストデータバッファと、 状態表示バス上で論理和をとっとタイムスロット使用表
示ビットパターンを検出しその内容に応じてバーストデ
ータバッファの通話路バスへの出力を制御するバースト
データバッファ制御回路とから構成回路とから構成され
ることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の機能ブロック図である。
第１図を参照すると、本実施例は通話メモリ100,制御メ
モリ101,通話路データ遅延回路102,通話路ゲート制御回
路103および通話路ゲート104から成る回線交換データイ
ンターフェイス装置10と、バーストデータバッファ200
およびバーストデータ出力制御回路201かな成るバース
トデータインターフェイス装置20と、通話路バス30と、
状態表示バス40とで構成されている。第１図において
は、説明を単純化するために、回線交換インターフェイ
ス装置を１つだけ示しているが、複数個が通話路バス30
と状態表示バス40とに並列接続されてもよい。
モリ101,通話路データ遅延回路102,通話路ゲート制御回
路103および通話路ゲート104から成る回線交換データイ
ンターフェイス装置10と、バーストデータバッファ200
およびバーストデータ出力制御回路201かな成るバース
トデータインターフェイス装置20と、通話路バス30と、
状態表示バス40とで構成されている。第１図において
は、説明を単純化するために、回線交換インターフェイ
ス装置を１つだけ示しているが、複数個が通話路バス30
と状態表示バス40とに並列接続されてもよい。
回線交換データ入力端子１から入力し回線交換サービス
の対象となる通話路データ（以下回線交換データと記
す）と、バーストデータ入力端子２から入力しバースト
データ転送サービスの対象となるバーストデータは、通
話路バス30上で多重化され、通話路バス出力端子３を介
して出力される。
の対象となる通話路データ（以下回線交換データと記
す）と、バーストデータ入力端子２から入力しバースト
データ転送サービスの対象となるバーストデータは、通
話路バス30上で多重化され、通話路バス出力端子３を介
して出力される。
回線交換データ入力端子１から入力した回線交換データ
は、通話路メモリ100に順次書き込まれ、制御メモリ101
の制御の下に読み出される構成となっている。
は、通話路メモリ100に順次書き込まれ、制御メモリ101
の制御の下に読み出される構成となっている。
一方、バーストデータ入力端子２から入力したバースー
トデータは、バーストデータバッファ200に、一旦、バ
ッファリングされる。バーストデータバッファ200にバ
ッファリングされたバーストデータは、バッファデータ
出力制御回路201からの制御により出力することができ
る構成となっている。
トデータは、バーストデータバッファ200に、一旦、バ
ッファリングされる。バーストデータバッファ200にバ
ッファリングされたバーストデータは、バッファデータ
出力制御回路201からの制御により出力することができ
る構成となっている。
このとき出力されるバーストデータは、後述のようにし
て、回線交換インターフェイス装置10が通話路バス30上
で構成している。時分割多重通話路のタイムスロットの
整数倍の長さをもった、あるデータ長単位に出力するこ
とが可能である。ここでは、仮に、６タイムスロットを
単位とした実施例を基に説明する。
て、回線交換インターフェイス装置10が通話路バス30上
で構成している。時分割多重通話路のタイムスロットの
整数倍の長さをもった、あるデータ長単位に出力するこ
とが可能である。ここでは、仮に、６タイムスロットを
単位とした実施例を基に説明する。
また、回線交換データインターフェイス装置10は、前述
のように、制御メモリ101の制御によって、通話路メモ
リ100から回線交換データを読み出すが、このとき、バ
ーストデータインターフェイス装置20が出力するバース
トデータの単位データ長（この場合６タイムスロット
分）に合わせて、通話路の設定を行うことになる。
のように、制御メモリ101の制御によって、通話路メモ
リ100から回線交換データを読み出すが、このとき、バ
ーストデータインターフェイス装置20が出力するバース
トデータの単位データ長（この場合６タイムスロット
分）に合わせて、通話路の設定を行うことになる。
制御メモリ101には、通話路メモリ100の読み出しアドレ
スとともに、このアドレスのタイムスロットが使用中で
あることを表示する、タイムスロット使用表示ビットパ
ターンを記憶しており、このビットパターンは制御メモ
リ101から状態表示バス40へ出力される。
スとともに、このアドレスのタイムスロットが使用中で
あることを表示する、タイムスロット使用表示ビットパ
ターンを記憶しており、このビットパターンは制御メモ
リ101から状態表示バス40へ出力される。
なお、回線交換インターフェイス装置10が複数存在する
場合には、各々の回線交換インターフェイス装置が出力
するタイムスロット使用表示ビットパターンは、状態表
示バス40上で論理和をとられる。
場合には、各々の回線交換インターフェイス装置が出力
するタイムスロット使用表示ビットパターンは、状態表
示バス40上で論理和をとられる。
バーストデータインターフェイス装置20は、上記の状態
表示バス40をモニタし、通話路バス30の空きを検出する
と、バーストデータの送出を開始する。このとき、バー
ストデータ出力制御回路201が状態表示バス40上の変化
（通話路バス30が空きになる）を検出（第２図のタイミ
ングT3）してから、バーストデータが、バーストデータ
バッファ200より読み出され、通話路ゲート204を通って
通話路バス30に出力される（タイミングT4）までに必要
な遅延時間を第２図に600で示す。
表示バス40をモニタし、通話路バス30の空きを検出する
と、バーストデータの送出を開始する。このとき、バー
ストデータ出力制御回路201が状態表示バス40上の変化
（通話路バス30が空きになる）を検出（第２図のタイミ
ングT3）してから、バーストデータが、バーストデータ
バッファ200より読み出され、通話路ゲート204を通って
通話路バス30に出力される（タイミングT4）までに必要
な遅延時間を第２図に600で示す。
第２図に500で示した遅延時間は、回線交換データイン
ターフェイス装置10において、状態表示バス40上の変化
（通話路バスが使用中になる。第２図のタイミングT1）
回線交換データが通話路メモリ100から出力され通話路
バス30に出力される（第２図のタイミングT2）までに必
要な遅延時間であり、これは通話路データ遅延回路102
及び通話路ゲート制御回路103により設定される。
ターフェイス装置10において、状態表示バス40上の変化
（通話路バスが使用中になる。第２図のタイミングT1）
回線交換データが通話路メモリ100から出力され通話路
バス30に出力される（第２図のタイミングT2）までに必
要な遅延時間であり、これは通話路データ遅延回路102
及び通話路ゲート制御回路103により設定される。
この遅延時間500の設定を通話路データ遅延回路102と通
話路ゲート制御回路103とで調整することにより、バー
ストデータ出力制御回路201が、通話路バス30の空きを
検出してからバーストデータを出力するに要する遅延時
間600と、回線交換データの遅延時間500が一致し、通話
路バス30上のタイムスロットを回線交換データとバース
トデータの双方が効率的にアクセス可能となる。
話路ゲート制御回路103とで調整することにより、バー
ストデータ出力制御回路201が、通話路バス30の空きを
検出してからバーストデータを出力するに要する遅延時
間600と、回線交換データの遅延時間500が一致し、通話
路バス30上のタイムスロットを回線交換データとバース
トデータの双方が効率的にアクセス可能となる。
なお、第２図において、400は状態表示バス40上の制御
信号107の内容であり、斜線部は通話路バス30の使用表
示である。また、300は制御信号107に応じた通話路バス
30上のタイムスロットであり、斜線部は回線交換かデー
タが使用できる時間帯であることを示す。
信号107の内容であり、斜線部は通話路バス30の使用表
示である。また、300は制御信号107に応じた通話路バス
30上のタイムスロットであり、斜線部は回線交換かデー
タが使用できる時間帯であることを示す。
以上説明したように、本発明は、回線交換データインタ
ーフェイス装置内の制御メモリ101に書込んだタイムス
ロット使用表示ビットパターンに応じて、通話路バスに
設定するタイムスロットを変化させるような構成を採用
したため、制御メモリへの書込みを回線交換データとバ
ーストデータの各トラヒックのダイナミックな変化に応
じて行うことにより、ニーズに合致した対話路バスの使
用ができるようになる。
ーフェイス装置内の制御メモリ101に書込んだタイムス
ロット使用表示ビットパターンに応じて、通話路バスに
設定するタイムスロットを変化させるような構成を採用
したため、制御メモリへの書込みを回線交換データとバ
ーストデータの各トラヒックのダイナミックな変化に応
じて行うことにより、ニーズに合致した対話路バスの使
用ができるようになる。
さらにバーストデータインターフェイス装置においても
タイムスロット使用表示ビットパターンをモニタリング
し、タイムスロット使用表示ビットパターンの変化によ
るタイムスロットの変化と回線交換かデータまたはバー
ストデータの通話路バスへの出力との同期をとり構成を
採用したため、通話路バスを効率良く使用できるという
効果がある。
タイムスロット使用表示ビットパターンをモニタリング
し、タイムスロット使用表示ビットパターンの変化によ
るタイムスロットの変化と回線交換かデータまたはバー
ストデータの通話路バスへの出力との同期をとり構成を
採用したため、通話路バスを効率良く使用できるという
効果がある。
第１図は本発明の一実施例のブロック図を示し、第２図
は本実施例のタイムチャートを示す。 １……回線交換データ入力端子、２……バーストデータ
入力端子、３……通話路バス出力端子、10……回線交換
データインターフェイス装置、20……バーストデータイ
ンターフェイス装置、100……通話路メモリ、101……制
御メモリ、102……通話路データ遅延回路、103……通話
路ゲート制御回路、200……バーストデータバッファ、2
01……バーストデータ出力制御回路、104,204……通話
路ゲート、30……通話路バス、40……状態表示バス。
は本実施例のタイムチャートを示す。 １……回線交換データ入力端子、２……バーストデータ
入力端子、３……通話路バス出力端子、10……回線交換
データインターフェイス装置、20……バーストデータイ
ンターフェイス装置、100……通話路メモリ、101……制
御メモリ、102……通話路データ遅延回路、103……通話
路ゲート制御回路、200……バーストデータバッファ、2
01……バーストデータ出力制御回路、104,204……通話
路ゲート、30……通話路バス、40……状態表示バス。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 11/04 8732−5Ｋ Ｈ０４Ｌ 11/20 １０３ Ｃ 9076−5Ｋ Ｈ０４Ｑ 11/04 Ｒ
Claims (1)
- 【請求項１】回線交換データとバーストデータを通話路
バスにハイブリッドに多重化する通話路多重化装置にお
いて、 少なくとも一つの回線交換データインターフェイス装置
とバーストデータインターフェイス装置の各出力が前記
通話路バスと状態表示バスに並列接続され、 前記回線交換データインターフェイス装置のそれぞれ
は、 時分割多重された回線交換データの書込み読出しが可能
な通話路メモリと、 該通話路メモリに書き込まれた回線交換データとタイム
スロット単位に読み出す順番および使用するタイムスロ
ットの時間的位置を表示するタイムスロット使用表示ビ
ットパターンを記憶する制御メモリと、 前記通話路メモリへの読出しアクセスと同時に前記状態
表示バス上に読み出される前記タイムスロット使用表示
ビットパターンに応じて通話路ゲートを所定時間後に開
く通話路ゲート制御回路と、 前記読出しアクセスに応答して前記通話路メモリから読
み出される回線交換データを前記通話路ゲートの開くタ
イミングに合致させて前記通話路バス出力する通話路デ
ータ遅延回路とから構成され、 また、前記バーストデータインターフェイス装置は、 バーストデータを一時的に記憶し前記通話路バスに出力
することが可能なバーストデータバッファと、 前記状態表示バス上で論理和をとった前記タイムスロッ
ト使用表示ビットパターンを検出しその内容に応じて前
記バーストデータバッファの前記通話路バスへの出力を
制御するバーストデータバッファ制御回路とから構成さ
れることを特徴とする通話路多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310187A JPH06101748B2 (ja) | 1987-03-17 | 1987-03-17 | 通話路多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6310187A JPH06101748B2 (ja) | 1987-03-17 | 1987-03-17 | 通話路多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63227237A JPS63227237A (ja) | 1988-09-21 |
| JPH06101748B2 true JPH06101748B2 (ja) | 1994-12-12 |
Family
ID=13219565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6310187A Expired - Lifetime JPH06101748B2 (ja) | 1987-03-17 | 1987-03-17 | 通話路多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101748B2 (ja) |
-
1987
- 1987-03-17 JP JP6310187A patent/JPH06101748B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63227237A (ja) | 1988-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1269158A (en) | Combined circuit and packet switching system | |
| US5425022A (en) | Data switching nodes | |
| US4885744A (en) | Apparatus for reconstructing and multiplexing frames of various origins made up of a variable number of packets of fixed length | |
| JP2582749B2 (ja) | 時分割交換方式 | |
| EP0075998A1 (en) | Digital telephone exchange comprising means for processing packet-switched data | |
| US4701913A (en) | Circuit and method for extracting signalling information embedded in channelized serial data streams | |
| JPH08163145A (ja) | Ａｔｍ交換機のトラフィックシェーピング方法とその装置 | |
| EP0553988B1 (en) | Expandable time slot interchanger | |
| JPS598120B2 (ja) | デイジタルスイツチング装置 | |
| US5056084A (en) | System for transmitting hdlc frames on a pcm type link using a single hdlc circuit and a transposition buffer memory | |
| US5805590A (en) | Switching device for digital data networks and asynchronous transfer mode | |
| US5084872A (en) | Interface for transmit and receive mode access to the synchronous transmission medium of a distributed switching network | |
| JP2889027B2 (ja) | 時分割スイッチ及びかかるスイッチを構成する接続モジュール | |
| US5323383A (en) | Control information transmission apparatus for use in time division multiplex communication systems | |
| JPH06101748B2 (ja) | 通話路多重化装置 | |
| US5910953A (en) | ATM interface apparatus for time-division multiplex highways | |
| EP0266416A4 (en) | DEVICE AND METHOD FOR TRANSMITTING TIME MULTIPLEXED DATA. | |
| WO1990016121A1 (en) | Data switching nodes | |
| JP3052903B2 (ja) | 時分割多重化信号分離装置 | |
| JP2928378B2 (ja) | デジタル交換方式における呼接続情報伝達方法およびデジタル交換装置 | |
| JPS5829679B2 (ja) | 時分割通話路制御方式 | |
| JPS6219120B2 (ja) | ||
| JPH035098B2 (ja) | ||
| US4399533A (en) | Dual rail time and control unit for a T-S-T-digital switching system | |
| JPS5939191A (ja) | 制御信号分配方式 |