JPH05344087A - 多重信号のクロスコネクト装置 - Google Patents
多重信号のクロスコネクト装置Info
- Publication number
- JPH05344087A JPH05344087A JP15205692A JP15205692A JPH05344087A JP H05344087 A JPH05344087 A JP H05344087A JP 15205692 A JP15205692 A JP 15205692A JP 15205692 A JP15205692 A JP 15205692A JP H05344087 A JPH05344087 A JP H05344087A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cross
- signal
- mapped
- multiplex signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】 本発明は、Ｔ−Ｓ−Ｔ構成のスイッチ部を有
する多重信号のクロスコネクト装置に関し、多重信号に
おいて異なったサイズの信号がマップされている場合、
クロスコネクト制御を簡易化することを目的とする。 【構成】 異なったサイズの複数の信号がマッピングさ
れている多重信号のクロスコネクト装置において、信号
の１サイクルを記憶する容量を有する第１のメモリを含
む第１のタイムスイッチと該第１のメモリよりも記憶容
量の小さい第２のメモリ３を含む第２のタイムスイッチ
を備えるように構成される。
する多重信号のクロスコネクト装置に関し、多重信号に
おいて異なったサイズの信号がマップされている場合、
クロスコネクト制御を簡易化することを目的とする。 【構成】 異なったサイズの複数の信号がマッピングさ
れている多重信号のクロスコネクト装置において、信号
の１サイクルを記憶する容量を有する第１のメモリを含
む第１のタイムスイッチと該第１のメモリよりも記憶容
量の小さい第２のメモリ３を含む第２のタイムスイッチ
を備えるように構成される。
Description
【０００１】
【産業上の利用分野】本発明は、Ｔ−Ｓ−Ｔ構成のスイ
ッチ部を有する多重信号のクロスコネクト装置に関す
る。近年、通信方式は、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕ
ｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）等の方式が
主流になりつつある。これに伴い、１つのフォーマット
中に異なったサイズの信号をマッピングできるようにな
った。また、通信装置もこの通信方式に対応したＡＤＭ
（アドドロップマルチプレクサ）装置、ディジタルクロ
スコネクト装置等の要求があるため、１つのフォーマッ
ト中にマッピングされている数種類のサイズの信号をク
ロスコネクト（入れ替え）する必要が生じてきた。
ッチ部を有する多重信号のクロスコネクト装置に関す
る。近年、通信方式は、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕ
ｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）等の方式が
主流になりつつある。これに伴い、１つのフォーマット
中に異なったサイズの信号をマッピングできるようにな
った。また、通信装置もこの通信方式に対応したＡＤＭ
（アドドロップマルチプレクサ）装置、ディジタルクロ
スコネクト装置等の要求があるため、１つのフォーマッ
ト中にマッピングされている数種類のサイズの信号をク
ロスコネクト（入れ替え）する必要が生じてきた。
【０００２】
【従来の技術】従来、多重信号における異なったサイズ
の信号がマッピングされている場合のクロスコネクト
は、タイムスイッチ部において一種類のメモリで対応し
ているため、メモリの容量は最も小さいサイズがマッピ
ングされた場合のチャネル数に合わせた容量を持ってい
る。このため異なったサイズの信号が１つのフォーマッ
ト上にマッピングされていた場合、サイズの大きい信号
はチャネル数が少ないため、タイムスイッチのメモリ内
に何度も同じチャネルが記憶されることになり、その記
憶された信号に対しては、同一チャネルであっても制御
が必要であるため、むだな制御をしなければならなかっ
た。
の信号がマッピングされている場合のクロスコネクト
は、タイムスイッチ部において一種類のメモリで対応し
ているため、メモリの容量は最も小さいサイズがマッピ
ングされた場合のチャネル数に合わせた容量を持ってい
る。このため異なったサイズの信号が１つのフォーマッ
ト上にマッピングされていた場合、サイズの大きい信号
はチャネル数が少ないため、タイムスイッチのメモリ内
に何度も同じチャネルが記憶されることになり、その記
憶された信号に対しては、同一チャネルであっても制御
が必要であるため、むだな制御をしなければならなかっ
た。
【０００３】
【発明が解決しようとする課題】従来の装置の場合、タ
イムスイッチのメモリは１つであり、また容量も大きい
ため、サイズの大きい信号のクロスコネクトの制御が一
信号を設定するために、多数の設定を行わなければなら
なかった。従って、本発明の目的は、多重信号において
異なったサイズの信号がマップされている場合、クロス
コネクト制御を簡易化することにある。
イムスイッチのメモリは１つであり、また容量も大きい
ため、サイズの大きい信号のクロスコネクトの制御が一
信号を設定するために、多数の設定を行わなければなら
なかった。従って、本発明の目的は、多重信号において
異なったサイズの信号がマップされている場合、クロス
コネクト制御を簡易化することにある。
【０００４】
【課題を解決するための手段】本発明においては、図１
に例示されるように、異なったサイズの複数の信号がマ
ッピングされている多重信号のクロスコネクト装置にお
いて、信号の１サイクルを記憶する容量を有する第１の
メモリ１を含む第１のタイムスイッチと該第１のメモリ
よりも記憶容量の小さい第２のメモリ３を含む第２のタ
イムスイッチを備えるように構成される。
に例示されるように、異なったサイズの複数の信号がマ
ッピングされている多重信号のクロスコネクト装置にお
いて、信号の１サイクルを記憶する容量を有する第１の
メモリ１を含む第１のタイムスイッチと該第１のメモリ
よりも記憶容量の小さい第２のメモリ３を含む第２のタ
イムスイッチを備えるように構成される。
【０００５】
【作用】メモリ１および制御データ部２は従来型の装置
と同様の機能を有し、メモリ３および制御データ部４と
選択部７はクロスコネクトの制御を簡易化するために付
加されている。メモリ１とメモリ３を組み合わせ、図２
のクロスコネクト制御データフォーマットを用いて制御
を簡易化する。
と同様の機能を有し、メモリ３および制御データ部４と
選択部７はクロスコネクトの制御を簡易化するために付
加されている。メモリ１とメモリ３を組み合わせ、図２
のクロスコネクト制御データフォーマットを用いて制御
を簡易化する。
【０００６】メモリ１とメモリ３には同じデータが入力
され、このデータは異なったデータサイズの信号が１つ
のフォーマット内にマッピングされている時、同一チャ
ネルの周期も異なる。そこでメモリ１とメモリ３に与え
ているタイミング信号の周期を変え、メモリ３側ではデ
ータサイズの大きい信号側の設定を行う。この設定デー
タは図２に示す設定データフォーマットを使用し、有効
／無効情報を選択部７の選択情報と共用することによ
り、それぞれのメモリでのデータを合わせることができ
る。
され、このデータは異なったデータサイズの信号が１つ
のフォーマット内にマッピングされている時、同一チャ
ネルの周期も異なる。そこでメモリ１とメモリ３に与え
ているタイミング信号の周期を変え、メモリ３側ではデ
ータサイズの大きい信号側の設定を行う。この設定デー
タは図２に示す設定データフォーマットを使用し、有効
／無効情報を選択部７の選択情報と共用することによ
り、それぞれのメモリでのデータを合わせることができ
る。
【０００７】
【実施例】本発明の一実施例としての多重信号のクロス
コネクト装置のブロック図が図１に示される。この装置
は、入力データを受けるメモリ（１）１、メモリ１を制
御してタイムスイッチを行う制御データ部（１）２、入
力データを受けるメモリ（２）３、メモリ３を制御して
タイムスイッチを行う制御データ部（２）４、制御デー
タ部２および制御データ部４を制御する中央処理装置
（ＣＰＵ）５、制御データ部２と制御データ部４のタイ
ミングを制御するタイミング部６、および、メモリ１お
よびメモリ３でそれぞれタイムスイッチを行ったデータ
を合成する選択部７を具備する。
コネクト装置のブロック図が図１に示される。この装置
は、入力データを受けるメモリ（１）１、メモリ１を制
御してタイムスイッチを行う制御データ部（１）２、入
力データを受けるメモリ（２）３、メモリ３を制御して
タイムスイッチを行う制御データ部（２）４、制御デー
タ部２および制御データ部４を制御する中央処理装置
（ＣＰＵ）５、制御データ部２と制御データ部４のタイ
ミングを制御するタイミング部６、および、メモリ１お
よびメモリ３でそれぞれタイムスイッチを行ったデータ
を合成する選択部７を具備する。
【０００８】図３は入力データ例である。すなわち、３
つの信号ＶＣ３をバイト多重した例で、３つのＶＣ３の
うち♯１，♯３にはＴＵ１２（２MHz ）、♯２にはＣ３
（４５MHz ）をマップした場合である。この場合、図１
のメモリ１の容量は６３バイト分必要となり、ＶＣ３の
うちＶＣ３♯１，♯３にマップされているＴＵ１２の各
チャネルは６３バイト周期でメモリ１に格納される。し
かし、ＶＣ３♯２にマップされているＣ３のデータは、
ＶＣ３中に１チャネルしかマップされていないため、同
一チャネルが３バイト周期で格納される。
つの信号ＶＣ３をバイト多重した例で、３つのＶＣ３の
うち♯１，♯３にはＴＵ１２（２MHz ）、♯２にはＣ３
（４５MHz ）をマップした場合である。この場合、図１
のメモリ１の容量は６３バイト分必要となり、ＶＣ３の
うちＶＣ３♯１，♯３にマップされているＴＵ１２の各
チャネルは６３バイト周期でメモリ１に格納される。し
かし、ＶＣ３♯２にマップされているＣ３のデータは、
ＶＣ３中に１チャネルしかマップされていないため、同
一チャネルが３バイト周期で格納される。
【０００９】そのため、ＶＣ３♯２をクロスコネクトす
るための制御データはメモリ１のみで制御しようとした
場合、２１チャネル分の制御データを作成しなければな
らない。そこで、図１のようにメモリ３にメモリ１と同
じデータを入力し、タイミング部６で発生するタイミン
グ信号を、メモリ１には６３バイト周期のタイミング信
号を与え、メモリ３の方には３バイト周期のタイミング
信号を与えることにより、ＶＣ３♯１，♯３とＶＣ３♯
２のクロスコネクト制御を分離することが可能になり、
メモリ３では３バイト分の容量を持てばよいことにな
り、ＶＣ３♯２のクロスコネクト制御は１チャネル分の
制御データを作成すればよい。
るための制御データはメモリ１のみで制御しようとした
場合、２１チャネル分の制御データを作成しなければな
らない。そこで、図１のようにメモリ３にメモリ１と同
じデータを入力し、タイミング部６で発生するタイミン
グ信号を、メモリ１には６３バイト周期のタイミング信
号を与え、メモリ３の方には３バイト周期のタイミング
信号を与えることにより、ＶＣ３♯１，♯３とＶＣ３♯
２のクロスコネクト制御を分離することが可能になり、
メモリ３では３バイト分の容量を持てばよいことにな
り、ＶＣ３♯２のクロスコネクト制御は１チャネル分の
制御データを作成すればよい。
【００１０】次に、クロスコネクト制御データによりメ
モリ１、メモリ３を用いてデータ入れ替えを行った後、
メモリ１側、メモリ３側に分離した２系統のデータを合
成する。このため図２に示した制御データフォーマット
中の有効／無効情報ビットを用い、メモリ３側の有効／
無効情報ビットが有効である場合はメモリ３側からのデ
ータを選択し、無効の場合はメモリ１側のデータを選択
することにより合成することができる。
モリ１、メモリ３を用いてデータ入れ替えを行った後、
メモリ１側、メモリ３側に分離した２系統のデータを合
成する。このため図２に示した制御データフォーマット
中の有効／無効情報ビットを用い、メモリ３側の有効／
無効情報ビットが有効である場合はメモリ３側からのデ
ータを選択し、無効の場合はメモリ１側のデータを選択
することにより合成することができる。
【００１１】
【発明の効果】本発明によれば、異なったサイズの信号
がマップされている場合のクロスコネクト制御を簡易化
することができる。
がマップされている場合のクロスコネクト制御を簡易化
することができる。
【図面の簡単な説明】
【図１】本発明の一実施例としての多重信号のクロスコ
ネクト装置のブロック図である。
ネクト装置のブロック図である。
【図２】実施例の装置において用いられるクロスコネク
ト制御データフォーマットを説明する図である。
ト制御データフォーマットを説明する図である。
【図３】実施例の装置に入力される信号の一例を示す図
である。
である。
１…メモリ（１） ２…制御データ部（１） ３…メモリ（２） ４…制御データ部（２） ５…ＣＰＵ ６…タイミング部 ７…選択部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 11/06
Claims (1)
- 【請求項１】 異なったサイズの複数の信号がマッピン
グされている多重信号のクロスコネクト装置において、 信号の１サイクルを記憶する容量を有する第１のメモリ
（１）を含む第１のタイムスイッチと該第１のメモリよ
りも記憶容量の小さい第２のメモリ（３）を含む第２の
タイムスイッチを備え、クロスコネクトの制御を簡単に
したことを特徴とする多重信号のクロスコネクト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15205692A JPH05344087A (ja) | 1992-06-11 | 1992-06-11 | 多重信号のクロスコネクト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15205692A JPH05344087A (ja) | 1992-06-11 | 1992-06-11 | 多重信号のクロスコネクト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05344087A true JPH05344087A (ja) | 1993-12-24 |
Family
ID=15532087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15205692A Pending JPH05344087A (ja) | 1992-06-11 | 1992-06-11 | 多重信号のクロスコネクト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05344087A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108333A (en) * | 1998-02-25 | 2000-08-22 | Lucent Technologies Inc. | Nonblocking synchronous digital hierarchy column cross-point switch |
| US6961343B1 (en) | 1998-10-30 | 2005-11-01 | Fujitsu Limited | Cross-connection switch |
-
1992
- 1992-06-11 JP JP15205692A patent/JPH05344087A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6108333A (en) * | 1998-02-25 | 2000-08-22 | Lucent Technologies Inc. | Nonblocking synchronous digital hierarchy column cross-point switch |
| US6961343B1 (en) | 1998-10-30 | 2005-11-01 | Fujitsu Limited | Cross-connection switch |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2607407B2 (ja) | 情報スイッチング方法および装置 | |
| US5493565A (en) | Grooming device for streamlining a plurality of input signal lines into a grouped set of output signals | |
| JP2604385B2 (ja) | ディジタル信号の多重化方法及び装置 | |
| US5323383A (en) | Control information transmission apparatus for use in time division multiplex communication systems | |
| JPH05344087A (ja) | 多重信号のクロスコネクト装置 | |
| JPH10136477A (ja) | 時分割多重システムにおけるハイブリッド タイムスロット及びサブタイムスロット動作 | |
| US20030165115A1 (en) | Hitless switching system and transmission apparatus | |
| JP3935223B2 (ja) | 切換え機能を有する集中ネットワーク交換機 | |
| EP0848892B1 (en) | Switch with one-bit resolution | |
| US5448556A (en) | Exchange system handling an in-band signal | |
| JP3455474B2 (ja) | ディジタル交換装置およびその装置のデータ交換方法 | |
| JPH1032888A (ja) | ディジタル交換機の時分割多重化方式 | |
| JP3052903B2 (ja) | 時分割多重化信号分離装置 | |
| JPS6130799B2 (ja) | ||
| JP2002368710A (ja) | 多重化伝送装置 | |
| JP4260395B2 (ja) | 多重化方法及び多重化装置並びにその多重化装置を含むネットワーク | |
| JP3398678B2 (ja) | スイッチング方式 | |
| JP3202691B2 (ja) | Ｉｓｄｎインタフェース制御用ｌｓｉ | |
| JPS634760B2 (ja) | ||
| US5995616A (en) | Apparatus for communication between a telephone exchange and connected telephone sets | |
| JPS63244946A (ja) | 時分割多重化伝送システム | |
| JPS637520B2 (ja) | ||
| JPH0113792B2 (ja) | ||
| JPS6326939B2 (ja) | ||
| JPS58168354A (ja) | 時分割通信方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |