JPH1093633A - 符号化パルスを使用するパケットスイッチング・変調フレームチャネル装置 - Google Patents

Abstract

(57)【要約】 【課題】 符号化パルスを使用してパケットスイッチン
グ装置と変調フレームチャネル装置を統合する装置の提
供。 【解決手段】 本発明の符号化パルスを使用するパケッ
トスイッチング・変調フレームチャネル装置は、静的受
信器１１と、静的送信器１２と、フレームメモリコント
ローラ１０と、ＭＩＣスイッチング行列１４と、内部資
源２６に対するアクセスコントローラと、ループコント
ローラ１３とから構成される。これらの全ブロックは、
マイクロプロセッサ１とともに本装置に組み込まれる８
個のスイッチング回路２と，８個のフレームメモリ３
と、内部通信バス９と、静的バス７と、回路切り替えバ
ス８と、８個の入出力ドライバと、８個のバイステーブ
ル回路とから構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本明細書は、電話交換システ
ムにおいて、符号化パルスを使用するパケットスイッチ
ング・変調フレームチャネル装置（packet switching a
nd modulation frame channel device through codifie
d pulses）に関する発明の特許に関し、この発明の目的
は、パケットスイッチングを実行するとともに、符号化
パルスを使用した変調フレーム（以下ＭＩＣと呼称す
る）を再送することができる装置を構成することであ
る。

【０００２】本発明は、電気通信分野、特に電話サービ
スの交換システムの分野に利用されるであろう。

【０００３】

【発明が解決しようとする課題】各種データ通信網に使
用されるパケットスイッチング専用の市場においては、
各種の装置があることがよく知られている。

【０００４】同様に、伝送の分野においてＭＩＣフレー
ムを再送するために各種の装置が使用されている。

【０００５】それにも関わらず、出願者の側では、フレ
ームチャネルスイッチングを実行する装置の存在につい
て何も知られていない。

【０００６】本システムを将来設備しようとする側(lin
es）においては、その電気通信網内のアナログ局を新し
くするため、パケットスイッチングを実行するだけでな
く、ＭＩＣフレームを再送できる装置に依存する必要性
が緊急に感じられており、この中にはＭＩＣをスイッチ
ングするフレームチャネルが含まれている。

【０００７】本件における諸課題に対する現時点の明確
な解決策は、符号化パルスを使用するパケットスイッチ
ング・変調フレームチャネル装置を実行する装置に依存
すべきであろう。

【０００８】それにも関わらず、今までのところ、適切
だと指摘されるような特徴に適合する発明の存在につい
ては何も知られていない。

【０００９】

【課題を解決するための手段】本発明に提案されてい
る、符号化パルスを使用するパケットスイッチング・変
調フレームチャネル装置は、性能の分野において明らか
に新しさを備えている。その理由は、将来を考慮した装
置を使用する側においては、現在の最先端技術で考慮さ
れていない機能的特徴を可能にして、問題になっている
課題を十分に解決するからである。

【００１０】より明確に述べると、符号化パルスを使用
するパケットスイッチング・変調フレームチャネル装置
は基本的には以下に示す要素、すなわち、 − マイクロプロセッサ − 一連のフレームメモリ − 内部通信バス − 静的（statistical ）バス − 回路切り替えバス − 一連のスイッチング回路 − 一連の入出力リンク装置 − 一連のバイステーブル回路 から構成されている。

【００１１】符号化パルスを使用するパケットスイッチ
ング・変調フレームチャネル装置に内蔵されたスイッチ
ング回路は、静的バスおよび回路切り替えバスによって
相互に接続され、各通信回線は外部のフレームメモリお
よび入出力ドライバに対しアクセス（acceding) する。
これらのスイッチング回路は共働し、マイクロプロセッ
サによって制御される。

【００１２】スイッチング回路の内部資源を設定した
り、プログラムを書き込んだり、制御するためのマイク
ロプロセッサのアクセスは、内部通信バスを介して実行
される。

【００１３】静的バスは、パケットスイッチングを物理
的に支援するものであって、スイッチング回路は相互に
関連づけられてこの静的バスに接続された状態を維持す
る。

【００１４】静的バスは、バイステーブル回路を介し
て、スイッチング回路から静的出力リンクにフレームを
転送することを支援する。

【００１５】回路通信バスは、符号化パルスを介してパ
ケットスイッチングと、変調フレームチャネル装置を統
合するスイッチング回路の物理媒体であって、この物理
媒体を介して受信チャネルＭＩＣおよび送信チャネルＭ
ＩＣ間のスイッチングが実行される。

【００１６】回路切り替えバスは、データおよびアドレ
スの多重化バスに似た構成になっており、入出力ライン
をもつスイッチング回路は回路切り替えバスに接続され
る。

【００１７】静的入力リンクと同様、ＭＩＣリンクは、
各スイッチング回路に１つあって、スイッチング回路に
対する接続のインタフェースとして機能するドライバに
到着しドライバから出て行く。

【００１８】スイッチング回路と静的出力リンクとの接
続は、バイステーブル回路を介してドライバに接続され
る静的バスを介して実行される。

【００１９】各スイッチング回路は基本的には以下に示
すブロック、すなわち、 − 静的受信器（statistical receiver) − 静的送信器（statistical transmitter) − フレームメモリコントローラ − ＭＩＣスイッチング行列 − 内部資源（recourses ）にアクセスする（accedin
g）コントローラ − ループコントローラ から構成される。

【００２０】静的受信器の機能は、自身のスイッチング
回路に接続された静的入力リンクを介して到着するフレ
ームを識別して格納することであり、フレームメモリコ
ントローラの制御によって、受信したフレームをフレー
ムメモリに格納する。

【００２１】まず静的受信器は、受信データを内部クロ
ックと同期させる。位相が異なることがありうるが、こ
のクロックの周波数は、データの送信に使用したクロッ
クの周波数と同じである。

【００２２】マイクロプロセッサは、フレームを抽出す
べき時と、格納すべきフレームのフレームメモリアドレ
スの先頭とを静的受信器に指示する。

【００２３】静的受信器は、受信したフレームの完全性
をチェックし、フレームの受信中に検出したエラーをマ
イクロプロセッサに示し、そしてフレームが正しい場
合、フレームヘッダを解読し、マイクロプロセッサに対
して、フレームヘッダの値とともに、フレームの受信が
完了したことを報告する。

【００２４】フレームを受信して処理すると、静的受信
器は、マイクロプロセッサから別の新しいフレームを抽
出すべきことが指示されるまで、待つ。

【００２５】静的送信器は、フレームメモリコントロー
ラに制御されて、フレームメモリから複数のフレームを
抽出し、本発明の符号化パルスを使用するパケットスイ
ッチング・変調フレームチャネル装置に接続された静的
出力リンクの１つを介してこれらのフレームを送信す
る。

【００２６】前記送信はマイクロプロセッサに制御され
て実行され、マイクロプロセッサは、送信すべきフレー
ムが発見されるフレームメモリアドレスの先頭と、この
フレームが生じる静的出力リンクを静的送信器に指示す
る。

【００２７】静的送信器は、送信命令を受信すると、メ
モリ内のフレームの終わりの表示が見つかるまで、この
静的出力リンクのフレームメモリの内容をコピーする。

【００２８】静的送信器は、フレーム送信の終了をマイ
クロプロセッサに報告し、別の新しい送信命令を待つ。

【００２９】静的送信器は、発信（outgoing）データを
内部クロックと同期させる。

【００３０】フレームメモリコントローラは、フレーム
メモリに対するアクセスを調整するので、静的受信器が
フレームを書き込む必要があるときは、静的受信器から
アクセスされ、静的送信器がフレームを読み出す必要が
あるときは、静的送信器からアクセスされ、それ以外で
は、フレームメモリをリフレッシュする必要があるとき
にフレームメモリコントローラ自体からアクセスされ
る。

【００３１】各スイッチング回路のＭＩＣスイッチング
行列（MIC switching matrix) は、チャネルＭＩＣのス
イッチング機能を一緒に実行するため、本発明の符号化
パルスを使用するパケットスイッチング・変調フレーム
チャネル装置に接続されている残りのスイッチング回路
の行列と関連づけされる。

【００３２】各行列は、入力リンクＭＩＣと出力リンク
ＭＩＣとを制御する。

【００３３】スイッチングを行うため、各スイッチング
行列のＭＩＣ(switching matricesMIC)は、そのスイッ
チング行列に制御されるチャネルを介して生じるデータ
が到着したチャネルのアドレスを、他のスイッチング行
列のＭＩＣに逐次報告する。

【００３４】データが到着したチャネルに応答する行列
は、データが第１の行列で読みとられるように、すべて
のスイッチング行列に共通な回路切り替えバスにこれら
のデータを置く。

【００３５】各チャネルのＭＩＣにおいて、出てこなけ
ればならないデータの割り当ては、前記割り当ての情報
を使ってスイッチング行列のＭＩＣのメモリにプログラ
ムを書き込むマイクロプロセッサによって制御される。

【００３６】同じマイクロプロセッサの監視のもとに、
各チャネルを介して到着した情報は、プログラム可能な
繰り返しパターンのコピー(replica）でよい。

【００３７】内部資源に対するアクセスのコントローラ
は、信号に適切なタイミングをもたせ、十分に調整して
アクセスを行うというタスクの事態を用い、マイクロプ
ロセッサと各スイッチング回路ブロックとの間の通信を
容易にする。

【００３８】ループコントローラは、スイッチング行列
ＭＩＣの入力と出力との間だけでなく、静的受信器と静
的送信器との間が閉ループになることを可能にする。

【００３９】このタイプの閉ループは、回路およびプリ
ント基板の検証を行うために非常に有用である。

【００４０】

【発明の実施の形態】本説明を補足しかつ本発明の特長
をよく理解するための助けとなるように、本明細書の一
部である添付の図面に、例示的かつ非限定的な方法で、
いくつかの図が示されている。

【００４１】これらの図から判ることは、本発明の符号
化パルスを使用するパケットスイッチング・変調フレー
ムチャネル装置が、マイクロプロセッサ１から始まっ
て、８個のスイッチング回路２と、８個のフレームメモ
リ３と、内部通信バス９と、静的バス７と、回路切り替
えバス８と、８個の入出力ドライバ４と、８個のバイス
テーブル回路５とから構成される方法である。

【００４２】スイッチング回路に１つづつある静的リン
クおよびＭＩＣリンクは、スイッチング回路２に対する
接続のインタフェースとして機能するドライバ４に到着
しかつ出て行く。

【００４３】静的出力リンクとスイッチング回路２との
接続は、バイステーブル回路５を介してドライバ４に接
続する静的バス７を介して行われる。

【００４４】スイッチング回路２に対する静的リンクの
入力は入力６であり、リンクＭＩＣの入力および出力は
それぞれ入力２４および出力２５である。

【００４５】図２はスイッチング回路２のブロック図を
示しており、基本的にスイッチング回路２は、静的受信
器１１と、静的送信器１２と，フレームメモリコントロ
ーラ１０と，ＭＩＣスイッチング行列１４と、内部資源
２６に対するアクセスコントローラと、ループコントロ
ーラ１３とから構成されている。

【００４６】静的受信器１１の機能は、静的入力リンク
を介し、マルチプレクサ２８を通って到着するフレーム
を識別して格納することであり、さらにフレームメモリ
コントローラ１０と通信して、受信フレームの内容をフ
レームメモリに格納することである。

【００４７】まず静的受信器１１は、受信データを内部
クロックと同期させ、搬送波とフレームの先頭にあるフ
ラグを検出する。

【００４８】マイクロプロセッサ１は、フレームを抽出
すべき時と、格納すべきフレームのフレームメモリ３に
おける先頭アドレスとを静的受信器１１に指示する。

【００４９】静的受信器１１は、フレームメモリコント
ローラ１０に制御されかつマルチプレクサ１９に支援さ
れて、受信フレームの全フィールドを格納するが、受信
フレームのＣＲＣをチェックしない。

【００５０】さらに静的受信器１１は、受信フレームの
完全性をチェックして、そのフレームの受信中に検出し
たエラーをマイクロプロセッサ１に報告する。

【００５１】レベルヘッダ３（level header）を受信す
る前に、静的受信器によって受信フレームにエラーが検
出されると、静的受信器はフレーム受信を中断してエラ
ーを処理(account）し、マイクロプロセッサが受信器に
対し別の新しいフレームを抽出すべきことを指示するの
を待つ。

【００５２】レベルヘッダ３を受信してからエラーが検
出されると、静的受信器はフレーム受信を中断して、エ
ラー状態が検出されたフレームゾーンにフラグシーケン
スを挿入し、そのフレームが正しいフレームであるとし
てフレームメモリ３に格納し、エラーを処理する。

【００５３】受信フレームが正しい場合、静的受信器１
１はフレームヘッダを解読して、フレームの末尾ととも
に前記ヘッダの値をマイクロプロセッサ１に報告し、マ
イクロプロセッサ１が別のフレームを抽出すべきことを
静的受信器１１に指示するのを待つ。

【００５４】スイッチング回路２の内部資源を設定した
り、プログラムを書き込んだり、制御するためのマイク
ロプロセッサ１のアクセスは、内部スイッチングバス９
を介して実行される。

【００５５】フレームメモリコントローラ１０に制御さ
れ、静的送信器１２は、フレームメモリ３からフレーム
を抽出し、出力が静的バス７に対するアクセスに接続さ
れているループマルチプレクサ２９にそれらのフレーム
を送る。

【００５６】マイクロプロセッサ１は、送信すべきフレ
ームが置かれているフレームメモリアドレスの先頭と、
送信フレームが出て行く静的バス７に対するアクセスバ
ッファとを、静的送信器１２に指示する。

【００５７】送信命令を受信すると、送信器１２は、フ
レームフラグの終わりを見つけるまで、フレームメモリ
の内容を指定された出力バッファにコピーする。

【００５８】静的送信器１２は、この目的のレジスタを
介して、送信の終了をマイクロプロセッサ１に報告す
る。

【００５９】静的送信器１２の機能は、発信フレームを
内部クロックと同期させることであり、また静的バス７
に対応するアクセスバスを起動することである。

【００６０】静的バス７は、パケットスイッチングの物
理的支持物であって、相互に関連づけされている８個の
スイッチング回路２の静的送信器１２は、静的バス７に
接続されたままになっている。

【００６１】静的バス７は、バイステーブル回路５を介
して、スイッチング回路２から静的出力リンクのドライ
バ４にフレームを転送することを支援する。

【００６２】フレームメモリコントローラ１０、フレー
ムメモリ３のリフレッシュとともに、静的受信器１１お
よび静的送信器１２が行うフレームメモリ３に対するア
クセスを制御する。

【００６３】フレームメモリコントローラ１０が、フレ
ームメモリ３に対するアクセスの時間を割り当てると、
リフレッシュ以外のアクセスは中断せずに実行される。

【００６４】連続する２つの読みとり動作または書き込
み動作の間の抑止状態(holding down states）を防止す
るため、経過時間を3,906 マイクロ秒より長くすべきで
はない。

【００６５】3,906 マイクロ秒より短い時間中に、以下
に示す順番で３つのアクセス動作が実行される。 Ａ．− 書き込み Ｂ．− 読みとり Ｃ．− リフレッシュ

【００６６】マルチプレクサ１６は、フレームメモリ３
に対するアクセスを物理的に支援して、フレームメモリ
３にアクセスするブロックが発生する信号が前記メモリ
に転送されることを可能にするとともに、各ブロックに
割り当てられた時間間隔に従って、フレームメモリコン
トローラ１０に制御される。

【００６７】各スイッチング回路２のＭＩＣスイッチン
グ行列１４は、一緒にチャネルスイッチングＭＩＣを実
行するため、符号化パルスを使用するパケットスイッチ
ング・変調フレームチャネル装置の残りの７個の行列に
関連づけられている。

【００６８】各スイッチング回路２のＭＩＣスイッチン
グ行列１４のそれぞれは、入力リンクおよび出力リンク
と同じように機能する。

【００６９】スイッチングを実行するため、各ＭＩＣス
イッチング行列１４は、そのＭＩＣスイッチング行列に
よって制御されるチャネルを介して生じなければならな
いデータが到着したアドレスを他の行列に対して、順番
にそして回路切り替えバス８を介して報告する。

【００７０】ＭＩＣ行列１４は、データが到着したチャ
ネルに応答して、データがＭＩＣ行列（former）で読み
とられるように、これらのデータを回路切り替えバス８
に置く。

【００７１】回路切り替えバス８は、８個のスイッチン
グ回路２のＭＩＣ受信チャネルとＭＩＣ送信チャネルと
の間のスイッチングを実行する物理手段であって、これ
らのスイッチング回路２は、符号化パルスを介してパケ
ットスイッチング装置と変調フレームチャネル装置を統
合するものである。

【００７２】回路切り替えバス８は、データとアドレス
とを多重化したバスであって、８つの入出力ラインをも
つ８個のスイッチング回路２が回路切り替えバス８に接
続されている。

【００７３】各ＭＩＣチャネルで出力しなければならな
いデータの割り当ては、前記割り当て情報を使ってＭＩ
Ｃスイッチング行列１４のメモリにプログラムを書き込
むマイクロプロセッサ１によって制御される。

【００７４】マイクロプロセッサ１に制御されて各チャ
ネルから出て行く情報は、プログラム可能な繰り返しパ
ターンのコピーでよい。

【００７５】内部資源２６に対するアクセスコントロー
ラは、マイクロプロセッサ１とスイッチング回路２の各
ブロックとの間の通信を処理(expedites）する。

【００７６】内部資源２６に対するアクセスコントロー
ラは、実行すべき動作のタイプとともに、内部通信バス
９からアクセスが要求されている要素を知っており、こ
の要素はレジスタまたはメモリでよい。

【００７７】内部通信バス９から要求される都度、アク
セスが行われる。

【００７８】ループコントローラ１３は、静的入力リン
ク６と出力７静的リンクとの間だけでなく、静的受信器
１１と静的送信器１２との間のループの完成を制御す
る。

【００７９】再度図３を参照すると、図３はＭＩＣスイ
ッチング行列１４のブロック図を示している。

【００８０】動作を実行するため、ＭＩＣスイッチング
行列１４から回路切り替えバス８へのアクセスの制御
は、回路切り替えバス８に対するアクセスが存在する瞬
間を知っている制御ブロック１５によって実行される。

【００８１】受信ブロック２７は、入力リンク２４を介
し、マルチプレクサ２２を通って入力するフレームの同
期をとり、これを監視して同期警告を発生させ、入力チ
ャネルのサンプルを読みとり、そのサンプルをサンプル
メモリ１７に格納する。

【００８２】サンプルメモリ１７は、３２×８の大きさ
のメモリであって、受信ブロック２７は、ＭＩＣフレー
ムの３２チャネルのサンプルをこのメモリに書き込む。
各メモリの位置は入力チャネルに関連づけられている。

【００８３】チャネル割り当てメモリ２０は、各出力チ
ャネルをスイッチング回路２およびスイッチング回路２
の入力チャネルに関連づける。

【００８４】同様に、チャネル割り当てメモリ２０に
は、回路切り替えバス８から取得したデータのサンプル
またはプログラマブルパターンが、出力チャネルを介し
て送信されるかどうかの条件が含まれている。

【００８５】チャネル割り当てメモリ２０は３２×９の
容量をもっており、内部通信バス９を介してマイクロプ
ロセッサ１から動的に更新される。

【００８６】ＭＩＣスイッチング行列１４の送信器２１
は、出力フレームを分解し、マルチプレクサ２３を介し
てＭＩＣ出力リンク２５に出力フレームを送るが、この
フレームは、ＭＩＣ入力リンクを介して入力されたサン
プルまたはプログラマブルパターンのいずれかである。

【００８７】ブロック１８は、回路切り替えバス８のデ
ータ出力用バッファを表し、ブロック１９はアドレス出
力用バッファを表す。

【００８８】ループコントローラ１３は、ＭＩＣ受信リ
ンク２４とＭＩＣ送信リンク２５との間だけでなく、Ｍ
ＩＣスイッチング行列１４の送信器２１と受信器２７と
の間のループの完成を制御する。

【００８９】本発明の範囲とそれから導出される利点を
理解するために、当業者に対して本説明をこれ以上拡張
する必要はないと考えられる。

【００９０】本発明の本質に対するいかなる変更も意味
しないという了解のもとに、各要素の材料、形状、大き
さおよび配列は、変更に対してオープンになっているで
あろう。

【００９１】本明細書を説明した用語は、常に完全で非
限定的な意味にとられるべきである。

【図面の簡単な説明】

【図１】本発明の符号化パルスを使用するパケットスイ
ッチング・変調フレームチャネル装置のブロック図。

【図２】本発明のスイッチング回路のブロック図。

【図３】本発明のスイッチング行列ＭＩＣのブロック
図。

【符号の説明】

１ マイクロプロセッサ ２ スイッチング回路 ３ フレームメモリ ４ 入出力ドライバ ５ バイステーブル回路 ６ 入力 ７ 静的バス ８ 回路切り替えバス ９ 内部通信バス １０ フレームメモリコントローラ １１ 静的受信器 １２ 静的送信器 １３ ループコントローラ １４ ＭＩＣスイッチング行列 １５ 制御ブロック １６，２２，２３，２８，２９ マルチプレクサ １７ サンプルメモリ １８ データ出力バッファ １９ アドレス出力バッファ ２０ 割り当てメモリ ２１ 送信ブロック ２４ ＭＩＣ受信リンク ２５ ＭＩＣ送信リンク ２６ 内部資源 ２７ 受信ブロック

フロントページの続き (72)発明者 ルイス ペレズ ロルダン スペイン国マドリッド，ジェネラル ペロ ン，40

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一連のスイッチング回路２、マイクロプ
   ロセッサ１、一連のフレームメモリ３、いくつかの出力
   ドライバ４、およびバイステーブル回路５を含む符号化
   パルスを使用するパケットスイッチング・変調フレーム
   チャネル装置であって、前記スイッチング回路２は静的
   バス７および回路切り替えバス８によって相互に接続さ
   れ、前記スイッチング回路２のそれぞれは、外部フレー
   ムメモリ３および入出力ドライバ４にアクセスし、マイ
   クロプロセッサ１およびスイッチング回路２は内部通信
   バス９によって接続されているので、前記スイッチング
   回路は一緒に動作しかつマイクロプロセッサ１により制
   御されることを特徴とする前記装置。
2. 【請求項２】 請求項１記載の符号化パルスを使用する
   パケットスイッチング・変調フレームチャネル装置であ
   って、前記スイッチング回路２は、静的受信ブロック１
   １と、静的送信ブロック１２と、フレームメモリをコン
   トロールするブロック１０と、ＭＩＣスイッチング行列
   １４と、内部資源に対するアクセスを制御するブロック
   １５と、ループを制御するブロック１３とを含み、符号
   化パルスを使用するパケットスイッチング・変調フレー
   ムチャネル装置の中で、マイクロプロセッサ１によって
   設定されるチャネル割り当てテーブルに従って同じ他の
   スイッチング回路２に接続され、送信すべき情報を出力
   リンクと入力リンクとのいずれかを介して受信したスイ
   ッチング回路２へ１つのチャネルから送出されるスイッ
   チング回路の要求によりＭＩＣフレームチャネルスイッ
   チングを実行するか、または、各スイッチング回路２の
   ドライバブロックとマイクロプロセッサとの通信を容易
   にする内部資源コントローラ２６の調整のもとで、プロ
   グラム可能な繰り返しパターンの送信を実行することを
   特徴とする装置。
3. 【請求項３】 請求項１または請求項２記載の符号化パ
   ルスを使用するパケットスイッチング・変調フレームチ
   ャネル装置であって、ＭＩＣスイッチング行列１４の出
   力チャネルおよび入力チャネルの間だけでなく、静的受
   信器１１と静的送信器１２との間のデータ経路にループ
   を設定することを特徴とする装置。