JPH07131436A - 同期多重変換装置 - Google Patents

Abstract

(57)【要約】 【目的】 警報信号を送る線を省略し、出力側の局内側
インタフェースの処理負担を軽減して回路の簡素化と効
率化を図った。 【構成】 伝送路側インタフェース３１から主信号線を
通じて主信号２１と警報信号２２とを受け入れる。警報
信号２２は主信号２１の空きタイムスロットに割り当て
られる。警報信号２２は、従来主信号についてタイムス
ロットインタチェンジ処理を実行していたと同様にし
て、送り先のハイウェイＨＷ２、ＨＷ３に対応するタイ
ムスロットに割り当てる。このように回線制御部２０に
おいて、警報信号の処理を行なうと、出力側の局内側イ
ンタフェースには警報信号処理の回路が不要となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電話回線等の伝送路等
に接続され、多重化された入力信号のタイムスロットイ
ンタチェンジ処理を実行する同期多重変換装置に関す
る。

【０００２】

【従来の技術】電話回線等の大容量通信回線では、信号
を多重化して伝送処理することが行なわれる。図２に、
従来の同期多重変換装置ブロック図を示す。この装置
は、図に示すように、伝送路１と局内線２との間に挿入
され、多重化された信号の各タイムスロットに割り当て
られた信号の時間的順序を入れ変えるタイムスロットイ
ンタチェンジ処理を実行する装置である。

【０００３】この装置には、伝送路側インタフェース３
と、回線制御部４と、局内側インタフェース５とが備え
られている。伝送路側インタフェース３と回線制御部４
とは信号線６により接続され、回線制御部４と局内側イ
ンタフェース５とは信号線７により接続されている。ま
た、伝送路側インタフェース３から局内側インタフェー
ス５に警報信号を送るために、警報線８が設けられてい
る。

【０００４】例えば、伝送路側インタフェース３に入力
する多重化された信号がいくつかのハイウェイから構成
され、局内線２に出力される信号も同様に多重化され、
いくつかのハイウェイを持つ場合、入力側の任意のハイ
ウェイと出力側の任意のハイウェイとを接続するために
回線制御部４はタイムスロットインタチェンジ処理を実
行する。このタイムスロットインタチェンジ処理は、入
力信号をタイムスロット単位で対応するハイウェイに転
送するために、その時間的順序を入れ換える操作を行な
う処理である。

【０００５】図３に、タイムスロットインタチェンジ処
理説明図を示す。例えば、回線制御部４に信号線６を通
じて図のような構成の入力信号１１が入力した場合、こ
の回線制御部４は信号線７に対し、図に示すような信号
１２を出力する。この回線制御部４はデータメモリ１３
と、書き込みアドレスカウンタ１４と、読み出しアドレ
ス制御部１５とを備えている。

【０００６】入力信号は、この図に示すように、例えば
各タイムスロットにその主信号の内容が、それぞれＡ、
Ｂ、Ｃ、Ｄというデータを割り当てたものとなってい
る。回線制御部４の書き込みアドレスカウンタ１４は、
このような入力信号１１の入力に合わせて、データメモ
リ１３に対し順に書き込みアドレスを供給するための回
路である。この書き込みアドレスカウンタ１４の制御に
より、データメモリ１３には図に示すように入力順に
Ａ、Ｂ、Ｃ、Ｄの内容のデータが書き込まれる。

【０００７】その後、このデータメモリ１３からデータ
を読み出す場合に、書き込みアドレスカウンタ１４の出
力が一旦読み出しアドレス制御部１５に入力する。そし
て、ここで予め設定された順序にアドレス変換が行なわ
れ、そのアドレスがデータメモリ１３に供給される。従
って、この例では、読み出しアドレス制御部１５の制御
によって各タイムスロットにその内容がＤ、Ｄ、Ｂ、Ｃ
の順に信号が割り当てられる。このような処理によっ
て、入力側のあるハイウェイの信号を出力側のあるハイ
ウェイに転送し、あるいは入力側の低速伝送路の信号を
まとめて出力側のある高速伝送路に出力するといった各
種の処理を実行する。

【０００８】

【発明が解決しようとする課題】ところで、上記のよう
な従来の同期多重変換装置には次のような解決すべき課
題があった。上記のような装置には伝送路を通じて各種
の障害発生に基づく警報信号が入力する。これには例え
ば、対向している装置から送出される対局警報、一定の
同期パターンから同期がはずれた場合の同期はずれによ
る警報、主信号が何らかの原因で到着しなくなる主信号
断警報等がある。これらの警報信号は、図２に示す伝送
路側インタフェース３に入力する。そして、警報線８を
通じて局内側インタフェース５に送り込まれ、局内側イ
ンタフェースは、その警報信号の内容に応じて出力側の
ハイウェイのうちの適切なハイウェイに対し必要な警報
信号を送り出す。

【０００９】しかしながら、上記のような構成にした場
合、伝送路側インタフェース３と局内側インタフェース
５との間に警報信号を伝送するための特別の警報線８を
必要とし、また局内側インタフェース５では、信号線７
を通じて入力する主信号と警報線８を通じて入力する警
報信号とを受け入れてこれらを制御し、出力側の所定の
ハイウェイに送り出すといった動作のための回路が必要
になる。従って、装置全体の回路構成が複雑になり、コ
ストダウンと小型化の妨げになっていた。

【００１０】本発明は以上の点に着目してなされたもの
で、警報信号を送る線を省略し、局内側インタフェース
の処理負担を軽減して回路の簡素化と効率化を図った同
期多重変換装置を提供することを目的とするものであ
る。

【００１１】

【課題を解決するための手段】本発明の同期多重変換装
置は、伝送路に接続された伝送路側インタフェースと、
この伝送路側インタフェースから入力する信号を、タイ
ムスロット単位で、対応するハイウエイに転送するため
に、その時間的順序を入れ換えるタイムスロットインタ
チェンジ処理を実行する回線制御部と、この回線制御部
の出力信号を受け入れて局内側対向装置に送信する局内
側インタフェースとを備え、前記伝送路側インタフェー
スは、前記回線制御部に対して、主信号線を通じて、主
信号の空きタイムスロットに警報信号を割り当てた信号
を出力し、前記回線制御部は、前記伝送路側インタフェ
ースから入力した警報信号を、主信号と同様に、前記タ
イムスロットインタチェンジ処理によって、対応するハ
イウエイに転送される信号のタイムスロットに割り当て
て、前記局内側インタフェースに出力することを特徴と
するものである。

【００１２】

【作用】この装置は、伝送路側インタフェースから主信
号線を通じて主信号と警報信号とを受け入れる。警報信
号は主信号の空きタイムスロットに割り当てられる。そ
して、従来、主信号についてタイムスロットインタチェ
ンジ処理を実行していたと同様の動作で、警報信号を送
り先のハイウェイに対応するタイムスロットに割り当て
る。これにより、伝送路側インタフェースから局内側イ
ンタフェースへ警報信号を送る警報線は不要となる。ま
た、回線制御部において警報信号の処理を行なうため、
局内側インタフェースには警報信号処理の回路が不要と
なる。

【００１３】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は、本発明の同期多重変換装置実施例を示
すブロック図である。この装置には、伝送路側インタフ
ェース３１に対して接続された回線制御部２０が、Ｓ／
Ｐ（シリアルパラレル）変換部２５と、データメモリ２
６と、書き込みアドレスカウンタ２７と、読み出しアド
レス制御部２８と、Ｐ／Ｓ（パラレルシリアル）変換部
２９とを備えている。

【００１４】本発明の装置は、伝送路側インタフェース
３１から警報信号を送信するための信号線は設けられて
いない。伝送路側インタフェース３１は、回線制御部２
０に対し主信号線を通じて主信号２１と警報信号２２と
を共に送り込む構成とされている。例えば、この図に示
すように、ハイウェイＨＷ１の主信号２１の内容をＡと
すると、この信号を転送する場合の空きタイムスロット
にこのハイウェイＨＷ１を介して入力する警報信号２２
を割り当てている。Ｓ／Ｐ変換部２５は、例えばこの図
に示すように、入力信号を８ビットずつパラレルデータ
として取り出し、データメモリ２６に向けて送り込むた
めの回路である。このようなシリアルパラレル変換用の
回路構成そのものは、従来よりよく知られているため、
詳細な説明は省略する。

【００１５】データメモリ２６には、この図に示すよう
に、Ｓ／Ｐ変換部２５の処理によってパラレル化された
警報信号２２や主信号２１が入力する。書き込みアドレ
スカウンタ２７及び読み出しアドレス制御部２８は、従
来と同様の機能を持つ回路である。即ち、書き込みアド
レスカウンタ２７はデータメモリ２６に対し、例えばシ
ーケンシャルに書き込みアドレスを供給する。これによ
って、データメモリ２６には入力された信号が８ビット
単位でアドレス順に書き込まれる。

【００１６】読み出しアドレス制御部２８は、こうして
データメモリ２６に格納された信号を予め設定された任
意の順番に配列し直して読み出すよう制御する。即ち、
この例では、例えば警報信号２２を最初に連続して２回
読み出すことによって、データメモリ２６に格納された
ときの形式と異なる形式でデータを読み出すようにして
いる。これがＰ／Ｓ変換部２９に入力すると、信号は入
力順に変換されると共に、予め定められたハイウェイＨ
Ｗ２、ＨＷ３に配分され出力される。

【００１７】即ち、この実施例では、最初に読み出され
た警報信号２２がハイウェイＨＷ２に向け出力され、次
に読み出された同一内容の警報信号２２がハイウェイＨ
Ｗ３に出力される。そして、その後、内容がＡの主信号
がハイウェイＨＷ２に向け出力される。ハイウェイＨＷ
３には出力すべき主信号がないため、そのタイムスロッ
トは空きタイムスロットとなる。このような入力信号の
時間的順序の入れ替えにあたっては、読み出しアドレス
制御部２８に予め既に図３を用いて説明したようなアド
レス変換機能を付与する。従って、必要に応じてその変
換テーブルを書き換えることにより自由に順序入れ替え
ルールを変更することができる。

【００１８】図４に、本発明の装置の効果の説明図を示
す。本発明の装置は上記のような構成とされる結果、従
来装置に比べて次のような効果を有する。図４（ａ）は
従来装置の動作を示し、図４（ｂ）は本発明の装置の動
作を示す。図の（ａ）に示すように、従来装置では局内
側インタフェース５に対し主信号２１と警報信号２２と
が、それぞれ別々の線を介して入力し、警報信号２２は
局内側インタフェース５においてハイウェイＨＷ２とハ
イウェイＨＷ３に送り出されるよう制御されていた。

【００１９】これに対して本発明の装置は（ｂ）に示す
ように、回線制御部２０に対し主信号２１と共にその空
きタイムスロットに割り当てられた警報信号２２が入力
する。そして、回線制御部２０は主信号２１の配列変換
を行なうと共にその機能を利用して警報信号２２を各ハ
イウェイＨＷ２、ＨＷ３用のタイムスロットに割り当て
るよう制御を行なう。これによって、局内側インタフェ
ース３２は伝送路側インタフェース３１から警報信号を
受け入れる必要がなく、警報信号制御のための回路も不
要となる。

【００２０】本発明は以上の実施例に限定されない。上
記実施例においては、回線制御部は入力信号を一旦パラ
レル信号に変換してデータメモリに格納し、これを再び
シリアル信号に変換することによって主信号と警報信号
とを適切なタイムスロットに割り当てる制御を行なっ
た。しかしながら、このような構成はメモリや入出力信
号のデータフォーマットによって自由に変更して差し支
えない。即ち、本発明の装置では入力信号の時間的順序
を実質的に変更する回路を回線制御部が備え、その機能
を利用することによって空きタイムスロットに割り当て
られた警報信号を出力側の任意のハイウェイに出力する
制御を行なえばよい。従って、入力側のハイウェイの数
や出力側のハイウェイの数は自由で、低速伝送路から高
速伝送路へ信号を送信する場合も、また低速伝送路から
高速伝送路へ信号する場合も本発明が有効に利用でき
る。

【００２１】

【発明の効果】以上説明した本発明の同期多重変換装置
は、伝送路インタフェースから主信号経路を介して制御
部に主信号と警報信号を受け入れ、主信号の空きタイム
スロットに割り当てた警報信号を、主信号を処理するた
めのタイムスロットインタチェンジ処理によって対応す
るハイウェイに転送するので、伝送路側インタフェース
から局内側インタフェースに警報信号を送るための信号
線や局内側インタフェースにおいて警報信号を出力側の
各タイムスロットに向け出力するための制御回路等を不
要とし、回路の簡素化と高能率化を図ることができる。

【図面の簡単な説明】

【図１】本発明の同期多重変換装置ブロック図である。

【図２】従来の同期多重変換装置ブロック図である。

【図３】タイムスロットインタチェンジ処理説明図であ
る。

【図４】本発明の装置の効果の説明図である。

【符号の説明】

２０ 回線制御部 ２１ 主信号 ２２ 警報信号 ２６ データメモリ ２７ 書き込みアドレスカウンタ ２８ 読み出しアドレス制御部 ３１ 伝送路側インタフェース

Claims (1)

【特許請求の範囲】
1. 【請求項１】 伝送路に接続された伝送路側インタフェ
   ースと、 この伝送路側インタフェースから入力する信号を、タイ
   ムスロット単位で、対応するハイウエイに転送するため
   に、その時間的順序を入れ換えるタイムスロットインタ
   チェンジ処理を実行する回線制御部と、 この回線制御部の出力信号を受け入れて局内側対向装置
   に送信する局内側インタフェースとを備え、 前記伝送路側インタフェースは、 前記回線制御部に対して、主信号線を通じて、主信号の
   空きタイムスロットに警報信号を割り当てた信号を出力
   し、 前記回線制御部は、 前記伝送路側インタフェースから入力した警報信号を、
   主信号と同様に、前記タイムスロットインタチェンジ処
   理によって、対応するハイウエイに転送される信号のタ
   イムスロットに割り当てて、前記局内側インタフェース
   に出力することを特徴とする同期多重変換装置。