KR100266256B1 - 프로세서와 디바이스들 간의 통신 장치 - Google Patents

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    • H04Q3/54—Circuit arrangements for indirect selecting controlled by common circuits, e.g. register controller, marker in which the logic circuitry controlling the exchange is centralised
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    • H04Q2213/106—Microcomputer; Microprocessor

Abstract

본 발명은 TDX-100 전전자 교환기에서 TDM(Time Division Multiplexed) 정합을 제공하는 프로세서를 이용하여 제어계 프로세서와 제어계 프로세서가 제어하는 해당 디바이스들 간을 연결하기에 적합한 프로세서와 디바이스들 간의 통신 장치에 관한 것으로서, 일반적으로 고성능의 하위 프로세서가 다수의 하위의 디바이스들을 제어하는 경우 디바이스에서 처리된 다수의 메시지 처리를 위하여 디바이스를 하위 프로세서가 처리하고 다시 이를 상위 프로세서로 송신하여 메시지를 처리하도록 함으로 인하여 디바이스와 하위 프로세서 프로세서 간의 병목 현상이 발생하였으나, 본 발명에서는 전자 교환기에서 프로세서와 디바이스들 간의 통신 장치를 제공함으로써, 본 발명은 1 개의 고성능 프로세서와 다수의 저성능 디바이스들 간의 시간 분할 다중 시리얼 통신하도록하여 채널을 효율적으로 사용하며, 통신 대역폭을 HIT 통신 프로세서(130, 136, 138, 140) 내부 레지스터의 값을 변경함으로써, 통신 중에도 디바이스와의 통신 대역폭을 변경할 수 있도록하여 각 디바이스 들의 특성에 따라 유동적인 통신 대역폭을 변경하도록 함으로써, 상술한 결점을 개선시킬수 있는 것이다.

Description

프로세서와 디바이스들 간의 통신 장치
본 발명은 프로세서와 디바이스들 간의 통신 방법에 관한 것으로서, 특히, TDX-100 전전자 교환기에서 TDM(Time Division Multiplexed) 정합을 제공하는 프로세서를 이용하여 제어계 프로세서와 제어계 프로세서가 제어하는 해당 디바이스들 간을 연결하는 통신 방법에 관한 것이다.
이 기술 분야에서 잘 알려진 바와 같이, 하위 프로세서(Telephony Processor)와 상술한 하위 프로세서가 제어하는 해당 디바이스(Device)는 링크(Link)를 통하여 연결되어 있어 타 가입자 정합 서브 시스템(ASS)과의 데이타 통신이 가능하다.
그리고, 고성능의 하위 프로세서가 다수의 하위의 디바이스들을 제어하는 경우 디바이스에서 처리된 다수의 메시지 처리를 위하여 디바이스를 하위 프로세서가 처리하고 다시 이를 상위 프로세서로 송신하여 메시지를 처리하도록 함으로 병목 현상(bottle neck)이 발생하였다.
본 발명은 상술한 종래 기술의 결점을 해결하기 위하여 안출한 것으로, 전자 교환기에서 프로세서와 디바이스들 간의 통신 장치를 제공하는 데에 목적이 있다.
본 발명은 1 개의 고성능 프로세서와 다수의 저성능 디바이스들 간의 다중 시리얼 통신 정합 장치를 제공하는 데에 또 다른 목적이 있다.
본 발명은 통신 대역폭을 MC68MH360의 내부 레지스터의 값을 변경함으로써, 통신 중에도 다이나믹 디바이스와의 통신 대역폭을 변경할 수 있으며, 각 디바이스 들의 특성에 따라 유동적인 통신 대역폭을 변경하는 프로세서와 디바이스들 간의 통신 장치를 제공하는 데에 또 다른 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 메시지 및 제어 신호 등을 상위로 전송하는 다수의 제 1, 제 2 제, ..., 제 n 디바이스와, 다수의 제 1, 제 2 제, ..., 제 n 디바이스와 연결되어 다수의 디바이스를 제어하는 하위 프로세서와, 다수의 하위 프로세서와 연결되며, 다수의 기 설정된 하위 프로세서를 제어하는 상위 프로세서와, 하위 프로세서 내에서 하위 프로세서의 제어를 담당하는 주 프로세서와, 상기 상위 프로세서 및 상기 디바이스와 통신하도록 제어하는 통신 프로세서와, 하위 프로세서 내에서 프로그램이 로딩되도록 실장 정보와 기타의 시스템 정보를 가지고 하위 프로세서가 정상으로 로딩되도록 하는 제 1 ROM과, 상기 통신 프로세서와 주 프로세서에서 필요한 데이터를 쓰고 읽기 할 수 있는 제 1 RAM과, 상기 통신 프로세서를 통하여 상위 프로세서와 기 설정된 HIT 통신 프로세서들 간의 데이터를 읽고 쓰기 할 수 있는 DPRAM과, 상위 프로세서, 주 프로세서, 통신 프로세서, 제 1 ROM, 제 1 RAM, DPRAM 간의 어드레스, 데이터, 시스템 터이터등의 전송을 담당하는 버스와, 통신 정보를 받아 DPRAM에 데이터를 읽고 쓰기 할 수 있도록 메모리와 버퍼를 생성하는 각각의 HIT 통신 프로세서와, 마스터 통신 프로세서 및 제 1, 제 2, 제 3 슬레이브 통신 프로세서와 해당 디바이스 간에 통신하는 경우 전송되는 메시지를 일시 저장하도록 하는 제 2 RAM와, DPRAM과 마스터 HIT 통신 프로세서 사이 및 각각의 HIT 통신 프로세서와 해당 각각의 디바이스 사이 통신하도록 하는 제 2 ROM을 포함하는 것을 특징으로 하는 프로세서와 디바이스들 간의 통신 장치를 제공한다.
도 1은 본 발명에 따른 프로세서와 디바이스들 간의 통신 장치를 설명하기 위한 전전자 교환기의 개략 블록도,
도 2는 도 1에 따라 구성된 전전자 교환기 내의 하위 프로세서 보드 내 마스터 프로세서의 블록도,
도 3은 도 1에 따라 프로세서에서 형성하는 논리 채널에 의헤 통신 하기에 적합한 블록도.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 상위 프로세서 12 : 하위 프로세서
13 : HIT 버스 통신부
14-1 ∼ 20-16 : 제 1, 제 2 제, ..., 제 n 디바이스
120 : 주 프로세서 121 : 버스
122 : 통신 프로세서 124 : 제 1 ROM
126 : 제 1 RAM 128 : DPRAM
130 : 마스터 HIT 통신 버스 132 : 제 2 ROM
134 : 제 2 RAM
136, 138, 140 : 제 1, 제 2, 제 3 슬레이브 HIT 통신 프로세서
202 : 직렬 정합부
204∼210 : 제 1, ..., 제 4 SCC 212 : CPU
300, 340, ..., 380 : 제 1, 제 2, ..., 제 n 채널
본 발명의 상기 및 기타 목적과 여러 가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.
도 1을 참조하여 본 발명의 구성에 대하여 살펴보면, 메시지 및 제어 신호 등을 상위로 전송하는 다수의 제 1, 제 2 제, ..., 제 n 디바이스(14-1∼20-16)와, 다수의 제 1, 제 2 제, ..., 제 n 디바이스(14-1∼20-16)와 연결되어 다수의 디바이스(14-1 ∼ 20-16)를 제어하는 하위 프로세서(12)와, 다수의 하위 프로세서(12)와 연결되며, 다수의 기 설정된 하위 프로세서(12)를 제어하는 상위 프로세서(10)와, 하위 프로세서(12) 내에서 하위 프로세서(12)의 제어를 담당하는 주 프로세서(120)와, 상위 프로세서(10), 주 프로세서(120), 통신 프로세서(122), 제 1 ROM(124), 제 1 RAM(126), DPRAM(128) 간의 어드레스, 데이터, 시스템 터이터등의 전송을 담당하는 버스(121)와, 상술한 상위 프로세서(10) 및 상기 디바이스(14-1 ∼ 20-16)와 통신하도록 제어하는 통신 프로세서(122)와, 하위 프로세서(12) 내에서 프로그램이 로딩되도록 실장 정보와 기타의 시스템 정보를 가지고 하위 프로세서(12)가 정상으로 로딩되도록 하는 제 1 ROM(124)과, 상술한 통신 프로세서(122)와 주 프로세서(120)에서 필요한 데이터를 쓰고 읽기 할 수 있는 제 1 RAM(126)과, 상술한 통신 프로세서(122)를 통하여 상위 프로세서(10)와 기 설정된 HIT 통신 프로세서(130, 136, 138, 140)들 간의 데이터를 읽고 쓰기 할 수 있는 DPRAM(128)과, 통신 정보를 받아 DPRAM(128)에 데이터를 읽고 쓰기 할 수 있는 마스터(master) HIT 통신 프로세서(130)와, 마스터 HIT 통신 프로세서(130)를 통하여 DPRAM(128)과 통신하며, 각각의 해당 디바이스(14-1∼20-16)와 통신하는 제 1, 제 2, 제 3 슬레이브(slave) 통신 프로세서(136, 138, 140)와, 마스터 통신 프로세서(130) 및 제 1, 제 2, 제 3 슬레이브 통신 프로세서(136, 138, 140)와 해당 디바이스(14-1∼20-16) 간에 통신하는 경우 전송되는 메시지를 일시 저장하도록 하는 제 2 RAM(134)과, DPRAM(128)과 마스터 HIT 통신 프로세서(130) 사이 및 각각의 HIT 통신 프로세서(130, 136, 138, 140)와 해당 각각의 디바이스(14-1∼20-16) 사이 통신하도록 하는 제 2 ROM(132)을 포함하여 구성된다.
도 1을 참조하여 본 발명에 따른 프로세서와 디바이스(14-1∼20-16)들 간의 통신 장치를 설명하기 위한 전전자 교환기의 개략 블록도에 대하여 상세하게 설명하면, 상위 프로세서(10)는 유지 및 관리 보수 등을 담당하며, 다수의 기 설정된 하위 프로세서(12)들과 연결되어 하위 프로세어(12)에서 소취합한 데이를 다시 취합하여 교환기의 상태를 판단하며, 하위의 다수의 하위 프로세서(12)를 제어한다.
그리고, 하위 프로세서(12)는 다수의 디바이스(14-1∼20-16)를 제어하며, 각각의 디바이스(14-1∼20-16)에서 취합된 데이터를 취합하며, 취합된 데이터를 상위 프로세서(10)로 전송한다.
그리고, 하위 프로세서(12)는 다수의 제 1, 제 2 제, ..., 제 n 디바이스(14-1∼20-16)와 연결되어 상술한 메시지 및 제어 신호 등을 다수의 제 1, 제 2 제, ..., 제 n 디바이스(14-1∼20-16)에서 입력되는 데이터의 입력 및 출력을 제어한다.
주 프로세서(120)는 하위 프로세서(12) 내에서 하위 프로세서(12)의 전체적인 제어를 담당하는 프로세서로써, 일 예로, TDX-100 교환기에서는 32 Bit의 고성능 프로세서인 MC68060을 사용하여 주 프로세서(120)를 구현하였다.
하위 프로세서(12) 내의 4 개의 MC68MH360으로 이루어진 각각의 통신 프로세서(130, 1376, 138, 140)는 주 프로세서(120)인 MC68060과는 분리되어 하나의 독립적인 형태를 취하며, DPRAM(128)을 포함하여 하위 프로세서(12) 내에서 HIT 버스 통신부(13)라 한다.
하위 프로세서(12) 내의 HIT 버스 통신부(13)는 HIT 버스 통신을 위하여 마스터 슬레이브의 구조를 가지고 E1/CEPT(Committee for Europe Postal Telecommunication)방식으로 각각의 디바이스(14-1∼20-16)에 연결되는 TDM(Time Division Multiplexed)(201) 정합을 지원하여 1 개의 물리 채널을 32 개의 논리 채널로 분배할 수 있는 기능을 제공하는 프로세서인 MC68MH360 프로세서를 4 개 수용하도록하여 각각의 MC68MH360과 제 2 RAM(134)을 HIT 버스로 서로 연결한다.
HIT 버스 통신부(13)는 DPRAM(128)을 사이에 두고 MC68060인 주 프로세서(120)에 탑재된 운영 체제와 통신을 하고 하위 프로세서(12)에서 HIT 버스 메시지 송수신을 전담하며, 1 개의 독립된 펌웨어(firmware)가 제 2 ROM(132)으로 탑제되어 입력된 메시지의 셀의 크기에 따라 DPRAM(128)의 및 제 2 RAM(134)등을 제어하며, MC68MH360으로 구성되는 마스터 통신 프로세서(130) 및 각각의 슬레이브 통신 프로세서(136, 138, 140)와 해당 각각의 디바이스(14-1∼20-16) 간의 통신을 제어한다.
그리고, HIT 버스 통신부(13)는 MC68MH360으로 구성되는 마스터 HIT 통신 프로세서(130) 및 각각의 슬레이브 HIT 통신 프로세서(136, 138, 140)와 HIT(HDLC(High-Level Data Link Control) Interface Time-slot), DPRAM(128) 및 버스(121)를 통하여 통신 프로세서(122) 및 주 프로세서(120) 간의 통신을 제어한다.
1 개의 하위 프로세서는 HIT 버스 통신을 위하여 총, 2.048x4=8.192Mbps (64Kbpsx128 타임 슬롯)의 자원을 가지고 있으며, 2 타임 슬롯(128Kbps)을 기본 1 채널로하여 총 64 개의 채널을 수용할 수 있다.
1 개의 채널이란 물리적 채널을 분할하여 디바이스(14-1∼20-16)와 통신할 수 있도록 한 개념으로써, 2 타임 슬롯을 하나의 채널로 묶어서 사용하며, 하나의 MC68MH360은 최대 32 타임 슬롯 까지를 취할 수 있으며, 하나의 디바이스(14-1∼20-16)와 통신하기 위하여 MC68MH360 내의 프로그램을 설정하여 128Kbps에서 2.048Mbps 까지의 통신 대역폭을 디바이스(14-1∼20-16)의 특성에 따라 설정할 수 있다.
즉, 각각의 HIT 통신 버스(130, 136, 138, 140)는 16개의 채널을 가지며, HIT 통신 버스(130, 136, 138, 140)를 4 개 가지는 1 개의 하위 프로세서(12)는 128 Kbps에서 2.048Mbps의 가변적인 통신 대역폭을 가질 수 있다.
그리고, 각각의 MC68MH360중 하나는 마스터 HIT 통신 프로세서(130)로 설정하며, 나머지 3개의 MC68MH360은 슬레이브 HIT 통신 버스(136, 138, 140)로 설정하고 마스터로 설정된 MC68MH360의 프로세서에는 제 2 RAM(134)는 물론이고 제 2 ROM(132) 및 DPRAM(128)을 연결한다.
DPRAM(128)은 데이터, 시스템 데이터, 어드레스 버스(121)와 연결되어 HIT 버스 통신부(13)에서 입력되는 메시지를 저장하며, 동시에 버스(121)를 통하여 주 프로세서(120) 또는 통신 프로세서(122)에서 메시지를 읽어 가도록하며, 상위 프로세서(10)와는 통신 프로세서(122)를 통하여 메시지 전송한다.
DPRAM(128)은 통신 프로세서(122)를 통하여 상위 프로세서(10) 또는 주 프로세서(120)로부터 메시지가 전송되는 경우에는 메시지를 저장하고 이를 마스터 HIT 통신 프로세서(130)에서 읽어 가도록 한다.
제 2 ROM(132)은 DPRAM(128)과 마스터 HIT 통신 프로세서(130) 사이 및 마스터 HIT 통신 프로세서(130), 각각의 제 1, 제 2, 제 3 슬레이브 HIT 통신 프로세서(136, 138, 140)와 해당 각각의 디바이스(14-1∼20-16) 사이 통신하도록 하는 펌웨어를 실장하고 있으며, 마스터 통신 프로세서(130) 및 제 1, 제 2, 제 3 슬레이브 통신 프로세서(136, 138, 140)가 통신하도록 DPRAM(128) 및 제 2 RAM(134) 등의 하드웨어의 실장 정보를 담고 가장 적절한 통신 하도록 한다.
그리고, 마스터 통신 프로세서(130) 및 각각의 슬레이브 통신 프로세서(136, 138, 140)는 독립적으로 통신이 가능하며, E1/CEPT 방식의 각각의 HIT 통신 프로세세(130, 136, 138, 140) 마다 가지는 1 개의 물리 채널의 통신 대역폭은 2.048Mbps을 가진다.
그리고, 각각의 HIT 통신 프로세서(130, 136, 138, 140)와, 각각의 디바이스(14-1∼20-16) 간의 최저 통신 대역폭은 2.048Mbps를 32개의 타임 슬롯으로 나누어 나오는 값인 64, 즉, 64Kbps가 1 개의 타임 슬롯이 된다.
한 개의 타임 슬롯으로 송신 또는 수신만을 할 수 있으므로 64Kbps를 2 개모은 128Kbps로 한 개의 채널을 구성한다.
하위 프로세서(12) 내에서 MC68MH360 1 개의 프로세서가 32 개의 타임 슬롯을 지원하고 이렇한 HIT 통신 프로세서(130, 136, 138, 140) 4 개가 마스터 슬레이브로 동작하며 총 128 타임 슬롯을 지원한다.
도 2를 참조하여 도 1에 따라 구성된 전전자 교환기 내의 하위 프로세서(12) 보드 내 마스터 프로세서(120)의 블록도에 대하여 살펴보면, 하위 프로세서(12) 보드 내 각각의 HIT 통신 프로세서(130, 136, 138, 140)인 MC68MH360은 SCC(Serial Communication Control)(204, 206, 208, 210)를 4 개 가지고 있으며, 이중 하나의 SCC는 직렬 정합부(202)를 통한 TDM(201)을 통하여 해당 SCC와 통신하는 시리얼 채널을 32개의 타임 슬롯으로 분할하여 통신이 가능하다.
이렇게 16 개의 논리 채널로 분할된 것을 물리적인 시리얼 전송선으로 분배하는 것이 소프트웨어의 역할이다.
이때 각 논리 채널들은 채널 마다 처리함에 있어서 메시지의 길이, 송/수신 여부 및 메시지의 정보 등을 메시지의 헤더에서 읽어오는 버퍼 묘사기(Buffer Descripter)를 가져야 하며, 이 버퍼 묘사기의 개수를 선택하는 것은 통신 프로토콜과 가용 메모리 크기에 의하여 결정되며, 1 개의 논리 채널마다 128 개의 버퍼 묘사기를 가질 수 있다.
4 개의 MC68MH360은 총 64 개의 논리 채널을 가져야 함으로 상당한 메모리의 자원이 필요하게 된다. 그러므로 통신 프로토콜에서 필요로 하는 최대의 버스 묘사기의 개수를 구하여 최적화할 필요가 있다.
HIT 버스 통신의 경우 슬라이딩 윈도우 프로토콜을 사용하며, 각각의 슬라이딩 윈도우 프로토콜은 송수신 동기 정보의 관리체계로서, 서로의 슬라이딩 윈도우 정보를 일치시켜 나중에 데이터 및 데이터의 주소 등의 에러가 발생하는 경우에도 모든 정보의 주소가 변경되지 않도록 동기시켜 준다.
이때, 슬라이딩 윈도우에서는 모듈로(Modulo)_8을 사용한다. 모듈로_8 이라는 의미는 상대편의 인증없이 무조건 8 개의 메시지를 보낼 수 있음을 의미한다.
그러므로, CPU(212)는 제 2 ROM(132)과 제 2 RAM(134)과 연결되어 제 2 RAM(134)과는 총 16 채널에서 입력된 데이터를 처리하여야 하므로, 통신 프로토콜에서 필요로 하는 최대의 버퍼 묘사기의 개수를 구하여 최적화하기 위하여 하나의 채널당 10 개씩으로 설정하여 리얼 메시지와 함께 제어 메시지의 전달도 고려하였다.
그리고 각각의 채널당 각각 10 개씩 생성된 버퍼 묘사기는 해당 버퍼 묘사기당 버퍼(312∼318, 332∼338, 352∼358, 372∼378, ..., 392∼398, 412∼418)를 생성하도록하여 해당 각각의 디바이스(14-1∼20-16)와 HIT 통신 프로세서(130, 136, 138, 140)에서 송수신되는 데이터를 버퍼링하도록 한다.
그리고, CPU(212)는 제 2 ROM(132)으로부터 통신 프로그램을 로딩받는다.
도 3을 참조하여 도 1에 따라 프로세서에서 형성하는 논리 채널에 의해 통신 하기에 적합한 블록도에 대하여 설명하면, 하나의 프로세서에서 설정한 16 개의 각각의 논리 채널이 제 2 RAM(134)에 생성하는 메모리 및 버퍼의 구성도를 보여준다.
이때 수신측의 버퍼 묘사기(302∼308, 342∼348, ..., 382∼388)와 송신측의 버퍼 묘사기(322∼328, 362∼368, ..., 402∼408)들은 환원 구조를 가지도록하여 마지막 9번 버퍼 묘사기를 수행하면, 스스로 0번 버퍼 묘사기가 다음에 수행될 수 있도록 초기화한다.
이렇게 해서 만들어진 각각 160 개의 각각의 수신측의 버퍼 묘사기(302∼308, 342∼348, ..., 382∼388)와 송신측의 버퍼 묘사기(322∼328, 362∼368, ..., 402∼408)는 각 버퍼 묘사기마다 최대 메시지 크기의 320 개의 메시지 버퍼(312∼318, 332∼338, 352∼358, 372∼378, ..., 392∼398, 412∼418)들이 제 2 RAM(134)에 만들어지게 된다.
이와 같이 초기화 된 HIT 버스 통신부(13)는 마스터 HIT 통신 프로세서(130) 쪽에서 메시지를 버스(121)를 통하여 DPRAM(128)으로부터 전달받아 해당 마스터 통신 프로세서(130) 또는 각각의 슬레이브 통신 프로세서(136, 138, 140)에서 메시지의 내용중 디바이스 아이디를 확인하여 해당 논리 채널을 통하여 해당 송신측의 버퍼 묘사기가 설정한 버퍼로 메시지를 옮긴 다음 해당 디바이스(14-1∼20-16)로 메시지를 송신시킨다.
수신 동작은 해당 논리 채널을 통해 해당 HIT 통신 프로세서(130, 136, 138, 140)로 메시지 전송 요구가 입력되면, 마스터 HIT 통신 프로세서(130)인 MC68MH360에 의해 수신 인터럽트가 발생하고 이 수신 인터럽트 서비스 라우팅에서 해당 수신 버퍼의 메시지를 DPRAM(128)에 옮겨 놓고 버스(121)을 통하여 해당 HIT 통신 프로세서(130, 136, 138, 140)에 수신 메시지가 있음을 알린다.
앞의 예들은 모두 논리 채널들이 2 타임 슬롯의 대역폭을 가질 때의 경우이고 만약 특정 논리 채널에 연결된 디바이스(14-1∼20-16)가 1 Mbps의 통신 대역폭이 필요할 정도로 메시지 송수신량이 많다고 가정하고, 그 채널이 0번 이라고 한다면, 논리 채널 1∼7은 소멸한다. 즉, 1∼7번 채널을 위해서 할당된 대역폭이 0번 채널에 의해 잠식당했으므로 1∼7번 채널은 사용할 수가 없다.
즉, 0∼7 번 채널의 통신 대역폭이 1Mbps이고 나머지인 8∼15 번 채널의 통신 대역폭은 64Kbps인 경우 채널은 16개이지만 각각 90 개의 수신측의 버퍼 묘사기와 송신측의 버퍼 묘사기가 형성된다.
실제 HIT 버스 통신은 2 타임 슬롯, 4 타임 슬롯, 16 타임 슬롯 등을 사용하는 디바이스(14-1∼20-16)들이 1 개의 하위 프로세서(12)와 통신을 한다.
그리고, 이들의 논리 채널 배정은 각 디바이스(14-1∼20-16) 들의 특성을 고려하여 이루어져야 한다.
예들 들면, 2Mbps의 통신 대역폭을 사용하는 디바이스(14-1∼20-16)는 0, 16, 32, 48번의 논리 채널을 가질 수밖에 없는 것이다.
이 통신 대역폭을 MC68MH360의 내부 레지스터의 값을 바꿈으로써 통신 중에도 다이나믹하게 변경할 수 있으며, 각 디바이스(14-1∼20-16)들의 특성에 따라 유동적일 수 있으므로 가변성이 뛰어나다.
특정 장치와 관련하여 본 발명의 원리를 전술하였는데, 이러한 기술된 바는 단지 예시에 불과하며, 첨부된 특허 청구 범위에서 기술된 바와 같은 본 발명의 기술 사상에 한정되는 것은 아니다.
이상 설명한 바와 같이, 본 발명은 전자 교환기에서 프로세서와 디바이스(14-1∼20-16)들 간의 통신 장치를 제공함으로써, 본 발명은 1 개의 고성능 프로세서와 다수의 저성능 디바이스(14-1∼20-16)들 간의 시간 분할 다중 시리얼 통신하도록하여 채널을 효율적으로 사용하며, 통신 대역폭을 HIT 통신 프로세서(130, 136, 138, 140) 내부 레지스터의 값을 변경함으로써, 통신 중에도 디바이스(14-1∼20-16)와의 통신 대역폭을 변경할 수 있도록하여 각 디바이스 들의 특성에 따라 유동적인 통신 대역폭을 변경할 수 있도록 하는 효과가 있다.

Claims (2)

  1. 메시지 및 제어 신호 등을 상위로 전송하는 다수의 제 1, 제 2 제, ..., 제 n 디바이스(14-1∼20-16);
    다수의 제 1, 제 2 제, ..., 제 n 디바이스(14-1∼20-16)와 연결되어 다수의 디바이스를 제어하는 하위 프로세서(12);
    다수의 하위 프로세서(12)와 연결되며, 다수의 기 설정된 하위 프로세서(12)를 제어하는 상위 프로세서(10);
    하위 프로세서(12) 내에서 하위 프로세서(12)의 제어를 담당하는 주 프로세서(120);
    상기 상위 프로세서(10) 및 상기 디바이스와 통신하도록 제어하는 통신 프로세서(122);
    하위 프로세서(12) 내에서 프로그램이 로딩되도록 실장 정보와 기타의 시스템 정보를 가지고 하위 프로세서(12)가 정상으로 로딩되도록 하는 제 1 ROM(124);
    상기 통신 프로세서(122)와 주 프로세서(120)에서 필요한 데이터를 쓰고 읽기 할 수 있는 제 1 RAM(126);
    상기 통신 프로세서(122)를 통하여 상위 프로세서(10)와 기 설정된 HIT 통신 프로세서(130, 136, 138, 140)들 간의 데이터를 읽고 쓰기 할 수 있는 DPRAM(128);
    상위 프로세서(10), 주 프로세서(120), 통신 프로세서(122), 제 1 ROM(124), 제 1 RAM(126), 기 설정된 듀얼 포드램(Dual Port RAM이하, DPRAM이라 약칭함)(128) 간의 어드레스, 데이터, 시스템 터이터등의 전송을 담당하는 버스(121);
    통신 정보를 받아 상기 DPRAM(128)에 데이터를 읽고 쓰기 할 수 있는 마스터(master) HIT 통신 프로세서(130);
    상기 마스터 HIT 통신 프로세서(130)를 통하여 DPRAM(128)과 통신하며, 각각의 해당 디바이스(14-1∼20-16)와 통신하기 위하여 메모리 및 버퍼를 구성하는 제 1, 제 2, 제 3 슬레이브(slave) 통신 프로세서(136, 138, 140);
    상기 마스터 통신 프로세서(130) 및 상기 제 1, 제 2, 제 3 슬레이브 통신 프로세서(136, 138, 140)와 상기 해당 디바이스(14-1∼20-16) 간에 통신하는 경우 전송되는 메시지를 일시 저장하도록 하는 제 2 RAM(134);
    상기 DPRAM(128)과 마스터 HIT 통신 프로세서(130) 사이 및 마스터 HIT 통신 프로세서(130), 각각의 제 1, 제 2, 제 3 슬레이브 HIT 통신 프로세서(136, 138, 140)와 해당 각각의 디바이스(14-1∼20-16) 사이 통신하도록 하는 제 2 ROM(132)을 포함하는 것을 특징으로하는 프로세서와 디바이스들 간의 통신 장치.
  2. 제 1 항에 있어서,
    상기 메모리 및 버퍼는:
    수신측의 버퍼 묘사기(Buffer Descripter)(302∼308, 342∼348, ..., 382∼388)와 송신 버퍼 묘사기(322∼328, 362∼368, ..., 402∼408)들은 환원 구조를 가지도록하여 마지막 각각의 버퍼 묘사기를 수행하면, 각기의 맨 앞의 0번 버퍼 묘사기가 다음에 수행될 수 있도록 초기화하는 수단;
    상기 초기화 된 HIT 버스 통신부(13)는 마스터 HIT 통신 프로세서(130)로부터 DPRAM(128)을 통하여 전달받아 상기 각각의 슬레이브 통신 프로세서(136, 138, 140)에서 메시지의 내용중 디바이스 아이디를 확인하여 해당 논리 채널을 통하여 해당 송신 버퍼 묘사기가 설정한 버퍼로 메시지를 옮긴 다음 해당 디바이스(14-1∼20-16)로 메시지를 송신시키는 수단;
    수신 동작은 해당 논리 채널을 통해 상기 해당 HIT 통신 프로세서(130, 136, 138, 140)로 메시지 전송 요구가 입력되면, 마스터 통신 프로세서(130)에 의해 수신 인터럽트가 발생하고 이 수신 인터럽트 라우팅에서 해당 수신 버퍼의 메시지를 상기 DPRAM(128)에 옮겨놓고 상기 해당 HIT 통신 프로세서(130, 136, 138, 140)에 수신 메시지가 있음을 알리도록 하는 수단;
    이 통신 대역폭을 내부 레지스터의 값을 바꿈으로써 통신 중에도 다이나믹하게 변경할 수 있도록 한 수단을 포함하는 것을 특징으로 하는 프로세서와 디바이스들 간의 통신 장치.
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