JPH05292142A

JPH05292142A - データ通信制御装置および方法

Info

Publication number: JPH05292142A
Application number: JP4096521A
Authority: JP
Inventors: Ichiro Murata; 一郎村田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-04-16
Filing date: 1992-04-16
Publication date: 1993-11-05

Abstract

(57)【要約】【目的】物理的に複数の多重化チャネルが存在する回
線に対し、１論理リンクあたりのデータ伝送スル−プッ
トを増加させ、効率良くデータ伝送を行う。【構成】回線２０を介して回線対応部２１に入出力さ
れるデータは、チャネルセレクタ部２２により各チャネ
ル別のデータに振り分けられ、時分割に論理リンク制御
部２３に転送される。論理リンク制御部２３では、デー
タの送受信量を論理リンク毎に確認し、送受信量に従っ
て新たな論理リンクの設定・解除を行う。論理リンク制
御部２３に送られたデータは、ここで各論理リンク別に
論理リンク別テ−ブル２５に分けられる。論理リンク別
テ−ブル２５では、テ−ブル制御部２６においてＲＡＭ
内部のメモリを利用し各論理リンク別のデータを再構成
する。これにより、複数の論理リンクにまたがるデータ
はこの論理リンク別テ−ブル２５上で一つのデータにま
とめられる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ通信制御システ
ムにおいて、複数のデータリンクを同時に制御すること
ができるデータ通信制御装置および方法に関するもので
ある。

【０００２】

【従来の技術】従来のデータ通信制御用ＬＳＩのア−キ
テクチャとしては、例えば１９８７年９月１８日に電子
情報通信学会発表の「通信制御ＬＳＩ向けア−キテクチ
ャの提案」（ＳＥ８７−８６）に示されたものがある。
これは、図６に示すように、通信制御装置１の内部に、
一つの通信回線２に対応した回線制御部３と、回線制御
部３に内部バス４を介して接続された内部ＣＰＵ５、内
部ＲＯＭ６、ＲＡＭ７、ホストインターフェース８と、
回線制御部３に対して送受信データを一時的に保持する
一対の送受信ＦＩＦＯメモリ９と、この一対のＦＩＦＯ
メモリ９のデータを上位システムのメモリに転送するＤ
ＭＡコントロ−ラ１０と、が設けられたものである。そ
して、通信制御装置１はシステムバス１１を介してホス
トプロセッサ１２とシステムメモリ１３に接続されてい
る。

【０００３】また、複数の回線または多重化された回線
の制御を行う場合は、図７に示すように、システムバス
１１に対して複数の通信制御装置１を配置し、これらの
通信制御装置１を上位のホストプロセッサ１２によって
制御するようにしたものが提案されている。例えば、特
開昭６０−３０２３７号公報で提案された方法は、複数
の回線を利用したもので、通信制御装置１間でデータ通
信を行う場合、送信側でデータを分割した後に、その分
割したデータの各々を複数の回線を用いて受信側に送
り、その分割されて送られてきたデータを受信側で統合
するものである。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、一つの独立した論理データリンクに対し、
そのリンクのデータ通信量はデータが同期クロックによ
り回線速度の固定される物理的な通信回線手段によって
決定され、１論理リンク自体のデータの送受信量のスル
−プットには回線の同期クロックから上限が存在してお
り、多くのデータを一度に短時間で伝送するのが難しい
という欠点がある。

【０００５】また、上記公報の方法は、データの送信側
と受信側が１対１に対応することを前提としており、１
論理リンク上で送受信すべきデータをパケットに分割・
統合しているので、この場合も多くのデータを一度に短
時間で伝送するのが難しくなっている。

【０００６】本発明の目的は、物理的に複数の多重化チ
ャネルが存在する回線に対し、１論理リンクあたりのデ
ータ伝送スル−プットを増加させ、効率良くデータ伝送
を行うことができるデータ通信制御装置および方法を提
供することである。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の回線に複数の論理リンクを設定し
て送受信データを制御する回線制御部と、前記送受信デ
ータを一時的に記憶する記憶部と、外部システムとの間
で前記送受信データのやり取りをするＤＭＡ制御部と、
前記回線制御部、記憶部およびＤＭＡ制御部を制御する
制御手段と、を備えたデータ通信制御装置において、前
記送受信データの伝送量に応じて、前記論理リンクに対
する新たな論理リンクの設定またはその論理リンクの解
除を自律的に行う論理リンク設定・解除手段と、前記送
受信データの伝送量に応じて該送信データを分割し、そ
の分割した送信データを、前記論理リンク設定・解除手
段の設定により多重化された論理リンクに基づいて相手
側に送信するとともに、分割されて相手側から送られて
きた受信データを統合するデータ分割・統合手段と、を
設けたものである。

【０００８】また、本発明は、１回線に複数のデータを
多重化し、かつ複数の論理リンクを設定して送受信デー
タを制御する回線制御部と、前記送受信データを一時的
に記憶する記憶部と、外部システムとの間で前記送受信
データのやり取りをするＤＭＡ制御部と、前記回線制御
部、記憶部およびＤＭＡ制御部を制御する制御手段と、
を備えたデータ通信制御装置において、上記と同様な論
理リンク設定・解除手段とデータ分割・統合手段とを設
けたものである。

【０００９】さらに、本発明は、複数の回線に複数のデ
ータを多重化し、かつ複数の論理リンクを設定して送受
信データを制御する回線制御部と、前記送受信データを
一時的に記憶する記憶部と、外部システムとの間で前記
送受信データのやり取りをするＤＭＡ制御部と、前記回
線制御部、記憶部およびＤＭＡ制御部を制御する制御手
段と、を備えたデータ通信制御装置において、上記と同
様な論理リンク設定・解除手段とデータ分割・統合手段
とを設けたものである。

【００１０】また、本発明のデータ通信システムは、上
記データ通信制御装置が複数接続され、その複数のデー
タ通信制御装置間で互いにデータ通信を行うようにした
ものである。

【００１１】また、本発明のデータ通信制御方法は、複
数の回線に複数の論理リンクを設定してデータ通信を行
う際に、送受信データの伝送量に応じて、前記論理リン
クに対する新たな論理リンクの設定またはその論理リン
クの解除を自律的に行い、前記送受信データの伝送量に
応じて該送信データを分割し、その分割した送信データ
を、前記設定により多重化された論理リンクに基づいて
相手側に送信するとともに、分割されて相手側から送ら
れてきた受信データを統合するようにしたことである。

【００１２】また、本発明のデータ通信制御方法は、１
回線に複数のデータを多重化し、さらに複数の論理リン
クを設定してデータ通信を行う際に、上記と同様な手順
で送受信データを分割・統合するようにしたことであ
る。

【００１３】さらに、本発明のデータ通信制御方法は、
複数の回線に複数のデータを多重化し、さらに複数の論
理リンクを設定してデータ通信を行う際に、上記と同様
な手順で送受信データを分割・統合するようにしたこと
である。

【００１４】

【作用】上記構成によれば、２つのデータ通信装置間の
１論理リンクにより送信されるデータはデータ伝送量に
応じて分割され、複数の自律的に設定された論理リンク
に基づいて相手側に送信される。

【００１５】一方、相手側に送信されてきたデータは、
設定された前記論理リンクに基づいてデータ通信装置内
部で１論理リンクのデータとして統合され、さらに上位
のシステムに転送される。

【００１６】このように、１論理リンクにおけるデータ
送受信が、このデータ通信装置自体で自律的に設定・解
除される複数の論理リンクによって実現されているが、
これらのデータ通信装置の上位のシステムのホストプロ
セッサは、その制御自体を行なう必要が無い。そのため
に、上位のシステムのホストプロセッサにおいては、１
論理リンクで送受信されるデータスル−プットが向上す
ることになる。

【００１７】

【実施例】以下に、本発明の一実施例を図面に従って説
明する。本発明が対象とする送受信回線形態は以下の
〜のように３通りある。として１回線に１チャネル
のみ存在し複数の回線を制御する場合、として１回線
に複数のチャネルが多重化されている場合、として
とが同時に実現され複数の回線に複数のチャネルが多
重化されている場合である。

【００１８】まず、上記の場合について説明する。図
１はの場合の一実施例の構成を示したデータ通信制御
装置のブロック図である。このデータ通信制御装置は、
周知の半導体技術を用いて、シリコン基板のような半導
体に形成することが可能である。

【００１９】データ通信制御装置は、図１に示すよう
に、回線２０側に接続され一時的に送受信データを保存
するメモリを備えた複数の回線対応部２１と、回線対応
部２１に接続され回線対応部２１に独立に入出力される
チャネルの切り換えを行なうチャネルセレクタ部２２
と、チャネルセレクタ部２２により抽出されたデータ及
び論理リンクを制御する論理リンク制御部２３と、論理
リンク制御部２３から更に論理リンク別に分けられたデ
ータを保持するメモリ２４と、メモリ２４内に設けられ
た論理リンク別テ−ブル２５と、論理リンク別テ−ブル
２５を制御するテ−ブル制御部２６と、外部システムメ
モリ２７とデータのやり取りを行うＤＭＡ制御部２８
と、データ通信制御装置内の全ての制御プログラムを内
蔵する内部ＲＯＭ２９と、内部ＲＯＭ２９よりプログラ
ムされたデータを取り出し、デコ−ドして上記述べた各
構成部に制御信号を発生する内部ＣＰＵ３０と、上記の
各構成部を結合する内部バス３１と、から構成されてい
る。

【００２０】また、ＤＭＡ制御部２８は、システムバス
３２を介して前述のシステムメモリ２７とホストプロセ
ッサ３３に接続されている。このデータ通信制御装置は
互いに多重化リンクで送受信する相手局を持つシステム
で用いられる。

【００２１】上記構成によれば、各回線２０より各回線
対応部２１に入力されたデータは、チャネルセレクタ部
２２において時分割に論理リンク制御部２３に転送され
る。論理リンク制御部２３では、データの送受信量を論
理リンク毎に確認し、送受信量に従って新らたな論理リ
ンクの設定・解除を行なう。

【００２２】ここで、送受信によるデータ転送を行うリ
ンクとして、上位のシステムによって設定されるリンク
を本リンクと称し、本リンクに対し本リンクと同じ送受
信装置同士の論理上同じリンクでこのデータ通信制御装
置により設定・解除され、データのみ転送するリンクを
副リンクと称すとする。本リンクの設定後、このリンク
間でデータ送受信量があらかじめしきい値として設定し
ていた値を上回ると、データ通信制御装置は本リンクの
他に論理的に同リンクである副リンクを設定する。

【００２３】送信側では、送るべきフレ−ム中のデータ
部分を複数に分割し、本リンクと副リンクで並行して送
信する。一方受信されたデータは、論理リンク制御部２
３に送られ、ここで各論理リンク別に論理リンク別テ−
ブル２５に分けられる。論理リンク別テ−ブル２５で
は、データの再構成をするために、ＲＡＭ内部のメモリ
を利用して各論理リンク別のデータを構成する。

【００２４】データを分割する一例を図２に示す。従来
のフレ−ムは、図２(a)に示すように、転送するデータ
ｄとこれを挟むヘッダｈとトレイラｔから構成されてい
る。この１フレ−ムは、従来の１リンクにより送受信さ
れている。これに対し、本実施例のデータ通信制御装置
では、図２(ｂ)に示すようにデータｄ₁，ｄ₂，ｄ₃と複
数に分割し、さらにヘッダｈとトレイラｔの他に、この
リンクを識別するためのヘッダｈ₁，ｈ₂，ｈ₃を付け
る。

【００２５】複数に分割されたデータは、図３に示すよ
うに、複数のフレ−ムにより複数の回線手段を用いて送
信された後、受信側で一つのデータに統合して再構成さ
れる。２つのデータ通信装置間には、物理的には複数の
送受信ル−トが存在する。すなわち、多重化された回線
か複数の回線が両装置間に存在する。

【００２６】このように１論理リンクのデータ送受信量
が多いためにそのデータスル−プットが制限される場
合、論理リンク制御部２３では、この既存の論理リンク
のほかに新たに複数の論理リンクを自律的に設定しデー
タの送受信を行なう。この制御により複数の論理リンク
にまたがるデータはこの論理リンク別テ−ブル２５上で
一つのデータにまとめられる。

【００２７】これらの処理は１チャネル毎に時分割で行
なわれる。その間に受信されたデータは各回線対応部２
１に有る受信側一時記憶メモリに蓄えられる。データが
送信される場合は、各論理リンクおよびこのデータ通信
制御装置によって設定されたリンクに論理リンク制御部
２３で分割されたデータが各回線対応部２１の送信側一
時記憶メモリに蓄えられ、各回線対応部２１によって送
信される。

【００２８】一方、データ通信制御装置は、内部のテ−
ブルに蓄えたデータをＤＭＡ制御部２８を用いて外部の
システムメモリ２７へ転送する。例えば、本実施例で
は、図１のように外部のシステムバス３２上にこのデー
タ通信制御装置で扱うレイヤの上位レイヤを制御するホ
ストプロセッサ３３とシステムメモリ２７を接続し、こ
のホストプロセッサ３３の制御に従いデータ通信制御装
置が外部へのデータ転送を行なう。

【００２９】また、データ通信制御装置内部の各構成要
素を制御するには、内部ＲＯＭ２９に格納されるプログ
ラムを内部ＣＰＵ３０により実行することによって実現
される。内部ＲＯＭ２９のプログラムには、このデータ
通信制御装置が実行する、フレ−ム処理、データ処理等
に必要なプログラムを内蔵している。

【００３０】図４は本発明の他の実施例を示しており、
前述した送受信回線形態のの場合である。図に示すよ
うに、本実施例では、一回線３５にデータが多重化され
ているため、多重化回線対応部３６に同期セレクタ部３
７が設けられ、多重化されている各チャネルデータをそ
れぞれの対応する一時記憶メモリ３８に格納するように
なっている。他の構成は前述の実施例と同様である。

【００３１】上記構成によれば、一時記憶メモリ３８に
格納されたデータは、前述の実施例と同様に、論理リン
ク制御部２３において論理リンクの制御を経て、論理リ
ンク別テ−ブル２５に各論理リンク別データが格納され
る。

【００３２】図５は本発明の更に他の実施例を示してお
り、前述した送受信回線形態のの場合である。本実施
例は前述の２つの実施例を同時に実現するもので、各々
多重化されたリンクを複数同時に制御を行なうようにし
ている。図に示すように、本実施例では、各多重化回線
３５に対して各多重化回線対応部３６に同期セレクタ３
７が設けられ、それぞれ複数の一時記憶メモリ３８にデ
ータを振り分けるようになっている。また、各多重化回
線対応部３６はマルチチャネルセレクタ部３９を介して
論理リンク制御部２３に接続されている。他の構成は前
述の２つの実施例と同様である。

【００３３】一時記憶メモリ３８は、ｎ重化回線をｍ個
扱う場合ｎ×ｍ必要となる。この場合、送受信されるデ
ータはｎ×ｍに時分割され、各データ及び論理リンク
は、前述のでの実施例と同様に、論理リンクの制御を
経て論理リンク別テ−ブルに各論理リンク別データが格
納される。

【００３４】

【発明の効果】以上説明したように、本発明によれば、
データ通信制御装置自体の自律的なリンクの設定・解除
による論理リンクの多重化およびデータの分割・統合に
より、１リンクあたりのデータ伝送スル−プットが増大
して、効率良くデータを伝送することが可能となる。

【００３５】また、一つの論理リンクに対し複数の論理
リンクが設定されるため、データ通信の信頼性を向上さ
せることができる。

【図面の簡単な説明】

【図１】本発明のデータ通信制御装置の一実施例を示す
ブロック図である。

【図２】本発明のデータ通信制御装置によるフレ−ム構
成を説明した図である。

【図３】本発明のデータ通信制御装置によるデータ通信
の概念を説明した図である。

【図４】本発明のデータ通信制御装置の他の実施例を示
すブロック図である。

【図５】本発明のデータ通信制御装置の更に他の実施例
を示すブロック図である。

【図６】従来のデータ通信制御装の基本ア−キテクチャ
を示すブロック図である。

【図７】図６の基本ア−キテクチャを複数回線または多
重化された一回線に応用したシステム構成図である。

【符号の説明】

２０回線２１回線対応部２２チャネルセレクト部２３論理リンク制御部２４メモリ２５論理リンク別テーブル２６テーブル制御部２７システムメモリ２８ＤＭＡ制御部２９内部ＲＯＭ３０内部ＣＰＵ３１内部バス３２システムバス３３ホストプロセッサ３５回線３６多重化回線対応部３７同期セレクタ３８一時記憶メモリ３９マルチチャネルセレクト部

Claims

【特許請求の範囲】

【請求項１】複数の回線に複数の論理リンクを設定し
て送受信データを制御する回線制御部と、前記送受信デ
ータを一時的に記憶する記憶部と、外部システムとの間
で前記送受信データのやり取りをするＤＭＡ制御部と、
前記回線制御部、記憶部およびＤＭＡ制御部を制御する
制御手段と、を備えたデータ通信制御装置において、前記送受信データの伝送量に応じて、前記論理リンクに
対する新たな論理リンクの設定またはその論理リンクの
解除を自律的に行う論理リンク設定・解除手段と、前記送受信データの伝送量に応じて該送信データを分割
し、その分割した送信データを、前記論理リンク設定・
解除手段の設定により多重化された論理リンクに基づい
て相手側に送信するとともに、分割されて相手側から送
られてきた受信データを統合するデータ分割・統合手段
と、を設けたことを特徴とするデータ通信制御装置。
【請求項２】１回線に複数のデータを多重化し、かつ
複数の論理リンクを設定して送受信データを制御する回
線制御部と、前記送受信データを一時的に記憶する記憶
部と、外部システムとの間で前記送受信データのやり取
りをするＤＭＡ制御部と、前記回線制御部、記憶部およ
びＤＭＡ制御部を制御する制御手段と、を備えたデータ
通信制御装置において、前記送受信データの伝送量に応じて、前記論理リンクに
対する新たな論理リンクの設定またはその論理リンクの
解除を自律的に行う論理リンク設定・解除手段と、前記送受信データの伝送量に応じて該送信データを分割
し、その分割した送信データを、前記論理リンク設定・
解除手段の設定により多重化された論理リンクに基づい
て相手側に送信するとともに、分割されて相手側から送
られてきた受信データを統合するデータ分割・統合手段
と、を設けたことを特徴とするデータ通信制御装置。
【請求項３】複数の回線に複数のデータを多重化し、
かつ複数の論理リンクを設定して送受信データを制御す
る回線制御部と、前記送受信データを一時的に記憶する
記憶部と、外部システムとの間で前記送受信データのや
り取りをするＤＭＡ制御部と、前記回線制御部、記憶部
およびＤＭＡ制御部を制御する制御手段と、を備えたデ
ータ通信制御装置において、前記送受信データの伝送量に応じて、前記論理リンクに
対する新たな論理リンクの設定またはその論理リンクの
解除を自律的に行う論理リンク設定・解除手段と、前記送受信データの伝送量に応じて該送信データを分割
し、その分割した送信データを、前記論理リンク設定・
解除手段の設定により多重化された論理リンクに基づい
て相手側に送信するとともに、分割されて相手側から送
られてきた受信データを統合するデータ分割・統合手段
と、を設けたことを特徴とするデータ通信制御装置。
【請求項４】請求項１，２又は３記載のデータ通信制
御装置において、前記回線制御部、記憶部、ＤＭＡ制御部、制御手段、論
理リンク設定・解除手段およびデータ分割・統合手段を
マイクロプロセッサ内に収納したことを特徴とするデー
タ通信制御装置。
【請求項５】請求項１，２又は３記載のデータ通信制
御装置において、前記データ分割・統合手段によって分割または統合した
送受信データは、内部記憶装置に記憶されることを特徴
とするデータ通信制御装置。
【請求項６】請求項１，２又は３記載のデータ通信制
御装置が複数接続され、その複数のデータ通信制御装置
間で互いにデータ通信を行うデータ通信システム。
【請求項７】複数の回線に複数の論理リンクを設定し
てデータ通信を行う際に、送受信データの伝送量に応じ
て、前記論理リンクに対する新たな論理リンクの設定ま
たはその論理リンクの解除を自律的に行い、前記送受信
データの伝送量に応じて該送信データを分割し、その分
割した送信データを、前記設定により多重化された論理
リンクに基づいて相手側に送信するとともに、分割され
て相手側から送られてきた受信データを統合するデータ
通信制御方法。
【請求項８】１回線に複数のデータを多重化し、さら
に複数の論理リンクを設定してデータ通信を行う際に、
送受信データの伝送量に応じて、前記論理リンクに対す
る新たな論理リンクの設定またはその論理リンクの解除
を自律的に行い、前記送受信データの伝送量に応じて該
送信データを分割し、その分割した送信データを、前記
設定により多重化された論理リンクに基づいて相手側に
送信するとともに、分割されて相手側から送られてきた
受信データを統合するデータ通信制御方法。
【請求項９】複数の回線に複数のデータを多重化し、
さらに複数の論理リンクを設定してデータ通信を行う際
に、送受信データの伝送量に応じて、前記論理リンクに
対する新たな論理リンクの設定またはその論理リンクの
解除を自律的に行い、前記送受信データの伝送量に応じ
て該送信データを分割し、その分割した送信データを、
前記設定により多重化された論理リンクに基づいて相手
側に送信するとともに、分割されて相手側から送られて
きた受信データを統合するデータ通信制御方法。