JP2994224B2 - 時分割多重音声蓄積・送出装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、時分割多重回線との間
でＰＣＭコード化されたデジタル音声信号を送受信する
音声処理装置に関し、特にＣＰＵのプログラム制御によ
り、時分割多重回線から受信した音声信号をメモリに蓄
積し、またメモリに蓄積されているＰＣＭコード化され
たデジタル音声信号を時分割多重回線に送出する時分割
多重音声蓄積・送出装置に関する。

【０００２】

【従来の技術】音声信号を送受信する音声信号処理装置
は、近年、ＰＣＭ技術の発達およびＬＳＩ技術の発達に
より、音声信号をＰＣＭコード化してデジタルデータと
して処理し、デジタル化された時分割多重回線と直接イ
ンタフェースできるようになった。

【０００３】このような音声信号処理装置においては、
時分割多重回線から受信する音声信号をタイムスロット
毎に管理してメモリ上に蓄積する機能およびメモリ上に
蓄積されているＰＣＭコード化されたデジタル音声信号
をタイムスロット毎に読み出して送出する機能が必要で
あるが、従来、時分割多重したままで音声信号を蓄積・
読出処理ができなかったため、タイムスロット毎に蓄積
・送出を実現する機能を有していた。

【０００４】ＰＣＭコード化されたデジタル音声信号の
送受信をＣＰＵにより制御する場合、ＤＭＡコントロー
ラを使用して送信したデータを多重装置で多重して送出
し、時分割多重回線から受信したデジタル化された音声
信号を多重分離装置で多重分離したあと、ＤＭＡコント
ローラによりメモリに蓄積処理していた。

【０００５】また、音声送出装置においては、上位装置
からタイムスロット対応に送出要求を実行し、タイムス
ロット毎の送出制御用レジスタに記憶し、カウンタ出力
と演算することで、ＰＣＭコード化されたデジタル音声
信号の送出データが格納されているメモリ上のアドレス
を計算して蓄積されているデジタル化された音声信号を
送出する方法やＡＬＵ（算術論理演算回路）を使用して
ＡＬＵに対し、外部から順次命令を与えることにより、
ＰＣＭコード化されたデジタル音声信号が蓄積されてい
るメモリの読出アドレスを順次計算して、デジタル音声
信号を送出する方法により多重処理が行われていたが、
この場合にはＰＣＭコード化されたデジタル音声信号の
送受信時間が固定でない任意時間の送受信には対応でき
なかった。

【０００６】

【発明が解決しようとする課題】上述した従来の音声処
理方式の第１の従来技術は、タイムスロット対応に制御
装置が必要であるためハードウェアの量が多くなるとい
う問題点があった。

【０００７】また第２の従来技術は、任意時間のＰＣＭ
コード化されたデジタル音声信号を送受信する場合、蓄
積および送出するデジタル音声信号の長さがその都度異
なるため、ＰＣＭコード化されたデジタル音声信号の送
受信を制御するＣＰＵのＤＭＡ制御が複雑になるという
問題点があった。

【０００８】更に、ＣＰＵの処理能力により、音声信号
の送受信を制御するＣＰＵ処理の複数並列動作が制限さ
れるため、時分割多重回線数を多く収容することができ
ないという問題点があった。

【０００９】例えば、送出時間に対応したＰＣＭコード
化されたデジタル音声信号（例えば、ＰＣＭコードの場
合、１秒間で８０００バイトとなる）を、メモリ上に蓄
積するとき、デジタル音声信号の長さが固定で有ればデ
ジタル音声信号の長さをメモリ単位で管理でき、ＰＣＭ
コード化されたデジタル音声信号の送信および受信も、
デジタル音声信号のメモリ上の先頭アドレスよりデータ
の長さ分だけＤＭＡ制御すればよい。

【００１０】しかしながら、ＰＣＭコード化されたデジ
タル音声信号の長さが一定で無い場合、メモリ上に複数
のデジタル音声信号を割り当てるためには、常に個々の
デジタル音声信号対応に最大の長さが扱えるメモリを確
保するか、メモリ上の不規則なワード数のエリアをつな
ぎ合わせて使用するかが必要であり、前者の場合メモリ
が多く必要であり、後者の場合制御が複雑になる。

【００１１】特にＰＣＭコード化されたデジタル音声信
号を蓄積する場合に、例えば、電話が着信して切断する
までの時間のように、蓄積完了までデジタル音声信号の
長さがわからないため制御が複雑になる。

【００１２】このような条件で、有効な方法としてＰＣ
Ｍコード化されたデジタル音声信号を特定の時間に区切
ってメモリ上に配置する方法があり、例えば３２ｍＳ
（ＰＣＭデータで２５６バイト）単位の場合、３２Ｓの
音声データを記憶する為には１０００個に分割して記憶
する。

【００１３】このようなデジタル音声信号の記憶を制御
するＣＰＵは、この１０００個のエリアの順番と各々の
エリアの開始アドレスを管理して３２ｍＳ毎にＤＭＡ制
御を設定して送出および受信を行う。

【００１４】すなわち、ＣＰＵからの指示により、指定
アドレスより指定バイト数だけメモリから読み出して送
信回路へ送出し、また、受信回路からの信号を指定アド
レスより指定バイト数だけメモリに書き込む。したがっ
て、複数回線を制御するには複雑な制御と処理能力が必
要となる。

【００１５】本発明の目的は、ＰＣＭ化された音声信号
の蓄積・送出に使用するメモリのアドレスを２ポートメ
モリ上に設定するのみでＰＣＭコード化されたデジタル
音声信号の蓄積・送出が、時分割多重状態のまま可能な
時分割多重音声蓄積・送出装置を提供することにある。

【００１６】

【課題を解決するための手段】本発明の時分割多重音声
蓄積・送出装置は、時分割多重回線から受信したＰＣＭ
コード化されたデジタル音声信号をメモリに蓄積すると
共に、前記メモリに蓄積された前記ＰＣＭコード化され
たデジタル音声信号を読み出して前記時分割多重回線へ
送出する機能を有する時分割多重音声蓄積・送出装置に
おいて； 前記デジタル音声信号を記憶するメモリと； 前記時分割多重回線から受信したタイムスロット毎のシ
リアルな前記デジタル音声信号を前記メモリに書き込み
可能なパラレルなデータに変換するシリアル／パラレル
変換回路と； 前記メモリから読み出された前記パラレルな前記デジタ
ル音声信号を前記時分割多重回線へ送出するシリアルデ
ータに変換するパラレル／シリアル変換回路と； 所定のワード数に区分した前記メモリ上のバッファの先
頭アドレスであるバッファアドレスを一時的に蓄積する
ための２ポートメモリと； クロックを基に前記メモリの書き込み／読み出し識別信
号と、前記時分割多重回線から受信した前記デジタル音
声信号の蓄積と蓄積された前記デジタル音声信号の前記
時分割多重回線への送出のタイミングを分割するための
蓄積／送出識別信号と、時分割多重された送受信信号の
タイムスロット位置を示すタイムスロット番号と、前記
２ポートメモリを論理的に２面に分割し交互に使用する
ための面切替信号と、前記デジタル音声信号を蓄積及び
送出するときのバッフア面内アドレス信号とを生成する
カウンタと； 前記面切替信号を監視し前記メモリのバッフアアドレス
を前記２ポートメモリの未使用側の面に設定する手段
と、受信タイミングで前記タイムスロット番号毎に前記
２ポートメモリから前記メモリのバッフアアドレスを読
み出し前記バッフア面内アドレス信号と組合わせ、前記
メモリに前記デジタル音声信号を蓄積するためのアドレ
ス信号を生成する手段と； 送信タイミングで前記タイムスロット番号毎に２ポート
メモリから前記バッフアアドレスを読み出しバッフア面
内アドレス信号と組み合わせ、前記メモリからデジタル
音声信号を読み出すためのアドレス信号を生成する手段
とを備える制御装置と； を有することを特徴とする。

【００１７】

【００１８】

【実施例】次に本発明について図面を参照して説明す
る。

【００１９】図１は本発明の一実施例を示すブロック図
である。図２は図１のメモリ１２の構成例を示す図であ
る。図３は図１の２ポートメモリ１５の構成例を示す図
である。図４は時分割多重音声入力処理のタイミングチ
ャートである。図５は時分割多重音声出力処理のタイミ
ングチャートである。図６は２ポートメモリの２面切替
処理のタイミングチャートである。

【００２０】本実施例は図１において、時分割多重回線
から受信したＰＣＭコード化されたデジタル音声信号の
蓄積および蓄積されたＰＣＭコード化されたデジタル音
声信号の時分割多重回線への送出を制御するＣＰＵ１６
と、ＰＣＭコード化されたデジタル音声信号を蓄積する
メモリ１２と、ＰＣＭコード化されたデジタル音声信号
のシリアルデータをパラレルデータに変換するシリアル
／パラレル変換回路１１と、ＰＣＭコード化されたデジ
タル音声信号のパラレルデータをシリアルデータに変換
するパラレル／シリアル変換回路１３と、メモリ１２の
アドレスの上位ビットを一時蓄積する２ポートメモリ１
５と、種々制御信号を生成するカウンタ１４とから構成
する。

【００２１】図１において、ＰＣＭコード化されたデジ
タル音声信号は、アナログ音声信号を１２５μＳでサン
プリングし８ビット（６４Ｋｂｐｓ）に符号化している
ため、メモリ１２上に蓄積する最小単位を１タイムスロ
ットのデータである８ビットとする。

【００２２】また、ＡＤＰＣＭコード化されたデジタル
音声信号の場合は、アナログ音声信号を１２５μＳでサ
ンプリングしこのサンプリングデータをコーディングし
て、４ビット（３２Ｋｂｐｓ）、２ビット（１６Ｋｂｐ
ｓ）、等の速度に変換しているため、４ビット、２ビッ
トをメモリ上に蓄積する最小単位とする。

【００２３】本実施例の構成では、ＰＣＭコード化され
たデジタル音声信号の場合でもまた、ＡＤＰＣＭコード
化されたデジタル音声信号の場合でも、メモリ１２のビ
ット幅が異なることと、シリアル／パラレル変換回路１
１およびパラレル／シリアル変換回路１２の構成が異な
るのみのであるため、以下ＰＣＭコード化されたデジタ
ル音声信号の場合について説明する。なお、時分割多重
回線の多重度はｉとする。

【００２４】本実施例では、蓄積・送出するＰＣＭコー
ド化されたデジタル音声信号の長さが毎回異なる場合、
メモリ上のＰＣＭ化されたデジタル音声信号を効率的に
配置するために、メモリ１２上のデジタル音声信号を特
定のワード数に区切って管理を行う方式を採用し、図２
に示すように、ＰＣＭコード化されたデジタル音声信号
を管理する管理単位のワード数（以下、管理単位をバッ
ファ、バッファの先頭アドレスをバッファアドレスと呼
ぶ）をｍワードとすると、バッファ１個に蓄積できるデ
ジタル音声信号は１２５μＳ×ｍとなる。

【００２５】制御装置１６は、ＰＣＭコード化されたデ
ジタル音声信号の蓄積および送出を制御するために２ポ
ートメモリ１５に、２ポートメモリデータバスＢ３３、
２ポートメモリアドレスパスＢ３４、２ポートメモリ制
御バス３５を介してバッファアドレスを設定する。

【００２６】２ポートメモリ１５は、図３に示すように
構成されておりＰＣＭコード化されたデジタル音声信号
の蓄積・送出には、図６に示すタイミングでそれぞれＡ
面・Ｂ面の２面を交互に使用する。

【００２７】２ポートメモリ１５に設定するバッファア
ドレスのデータは、各面毎にタイムスロット数分のワー
ド数をもっており、タイムスロット番号２７に対応して
読み出される。

【００２８】時分割多重回線１へ送出するＰＣＭコード
化されたデジタル音声信号の記憶および、時分割多重回
線１から受信したＰＣＭコード化されたデジタル音声信
号を蓄積するメモリ１２上に定義されたバッファは、送
受信する時間に対応して複数面が組み合わせて使用され
るため、制御装置１６のソフトウェアによりタイムスロ
ット対応にバッファチェーン等の方法により管理され、
Ａ面・Ｂ面交互に設定される。

【００２９】制御装置１６は、カウンタ１４からの面切
替信号２８を監視して、ＰＣＭコード化されたデジタル
音声信号の時分割多重回線１との送受信に例えば、現在
Ａ面が使用されている場合には、Ｂ面にバッファアドレ
スを設定し、また、時分割多重回線１との送受信に現在
Ｂ面が使用されている場合には、Ａ面にバッファアドレ
スを設定する。

【００３０】制御装置１６は、蓄積したＰＣＭコード化
されたデジタル音声信号に対応して使用したバッファ番
号を順番に記憶することで一連のバッファを管理する。

【００３１】制御装置１６は、未使用のバッファを空き
バッファチェーンとして管理しており、あるタイムスロ
ットのＰＣＭ化されたデジタル音声信号を蓄積する場
合、蓄積開始の指示を受ける（一般には、図示してない
パーソナルコンピュータあるいは交換機の制御を行って
いるプロセッサから制御装置１６に指示する。）と制御
装置１６は、空きバッファチェーンから空バッファをハ
ントして面切替信号２８を確認し、２ポートメモリ１５
の現在蓄積動作に使用されていない方の面（例えばＢ
面）のタイムスロットに対応するアドレスにバッファア
ドレスを書き込む。

【００３２】次に面切替信号が変化すると、空きバッフ
ァチェーンから空きバッファをハントし先ほど書き込ん
だ面（Ｂ面）とは逆の面（例えばＡ面）にバッファアド
レスを書き込む。

【００３３】ＰＣＭコード化されたデジタル音声信号の
蓄積が継続している間、面切替信号２８に同期して空バ
ッファをハントして２ポートメモリ１５に書き込みを繰
り返すことで次々にバッファアドレスを設定する。

【００３４】また、メモリ１２に蓄積されているＰＣＭ
コード化されたデジタル音声信号を時分割多重回線１へ
送出する場合、（例えば図示してないパーソナルコンピ
ュータあるいは交換機の制御を行っているプロセッサか
らの送出開始の指示にする）ＰＣＭコード化されたデジ
タル音声信号が記憶されている一連のバッファアドレス
を、２ポートメモリ１５の現在送出動作に使用されてい
ない方の面（例えばＡ面）のタイムスロットに対応する
アドレスの最初のバッファアドレスを書き込み、次に面
切替信号に同期して２番目のバッファアドレスを書き込
む。最後のバッファの送出が完了するまで交互にこの動
作を繰り返す。

【００３５】制御装置１６が２ポートメモリ１５にバッ
ファアドレスを設定するのは、通常のメモリ書き込み動
作であり、タイムスロットに対応するアドレスを２ポー
トメモリアドレスバスＢ３４により指定してバッファア
ドレスを示すデータを２ポートメモリデータバスＢ３３
に出力し、２ポートメモリ制御バスＢ３５の制御信号に
より書き込みを行う。

【００３６】時分割多重回線から受信したＰＣＭコード
化されたデジタル音声信号である時分割多重音声入力信
号２１は、シリアル／パラレル変換回路１１により、８
ビットパラレル信号に変換され音声データバス２２に出
力される。シリアル／パラレル変換回路１１は、カウン
タ４からのシフトタイミング信号２３により動作する。

【００３７】シリアル／パラレル変換回路１１は、シリ
アルインパラレルアウトのシフトレジスタ（図示せず）
により構成され、この場合のシフトタイミング信号２３
は、図４に示すように時分割多重回線１から到来するＰ
ＣＭコード化されたデジタル音声信号（時分割多重音声
入力信号２１）をタイムスロット（１回線のＰＣＭ化さ
れたデジタル音声信号）対応にシフトレジスタの書き込
む信号であり、パラレル／シリアル変換回路１３は、パ
ラレルインシリアルアウトのシフトレジスタ（図示せ
ず）により構成され、この場合のシフトタイミング信号
２３は、図５に示すようにメモリ１２に蓄積されている
ＰＣＭコード化されたデジタル音声信号を時分割多重音
声信号２２として時分割多重回線１へ送出するために、
タイムスロット（１回線のＰＣＭコード化されたデジタ
ル音声信号）対応にシフトレジスタにロード（設定）し
シフトして送出するための信号である。

【００３８】更に、パラレル／シリアル変換回路１３で
は、シフトタイミング信号２３だけでなくメモリ１２か
ら読み出したＰＣＭコー化されたデジタル音声信号をロ
ードするためにメモリ書込／読出信号２４でロードす
る。

【００３９】シフトタイミング信号２３は、カウンタ１
４を動作させるクロック２０と同じ速度のクロックであ
り、タイミング作成回路であるカウンタ１４から出力さ
れる信号のうち、メモリ書込／読み出信号２４以外は、
すべてクロック２０をカウンタ１４で分周した信号であ
る。

【００４０】音声データバス２２に出力されたパラレル
変換後のＰＣＭコード化されたデジタル音声信号をメモ
リ１２に蓄積するためのアドレス信号２５は、カウンタ
１４の出力である識別信号２６とタイムスロット番号２
７と面切替信号２８を、２ポートメモリ１５の２ポート
メモリアドレスバスＡ３０に入力することにより、２ポ
ートメモリデータバスＡ３１に読み出されたバッファア
ドレスとカウト値であるバッファ面内アドレス信号２９
を組み合わせて生成される。

【００４１】音声データバス２２に出力されたパラレル
変換後のＰＣＭコード化されたデジタル音声信号は、メ
モリ１２のアドレス信号２５で指示されるアドレスにカ
ウンタ１４からのメモリ書込／読出信号２４で蓄積され
る。

【００４２】書込信号／読出信号２４はカウンタ１４の
出力の最下位ビットから上位ビットへの３ビットの論理
を取って生成され、この３ビットがすべて論理１のとき
メモリ書込信号を生成し、この３ビットがすべて論理０
のときメモり読出信号を生成する。

【００４３】カウンタ１４の最下位ビットから３ビット
目の信号がメモリ１２に対し蓄積動作を行うか、送出の
ための読み出し動作を行うかを識別する蓄積／送出識別
信号２６に対応し、カウンタ１４の４ビット目からタイ
ムスロット数ｉに対応するビット数（ｉ＝２^x のｘのビ
ット）がタイムスロット番号２７に対応し、その次のビ
ットからバッファ面のサイズｍに対応するビット数（ｍ
＝２^y のｙビット）がバッファ面内アドレス信号２９に
対応し、カウンタの最上位ビットが面切替信号２８に対
応する。

【００４４】メモリ１２のアドレス信号２５で指示され
るアドレスを基にカウンタ１４からのメモリ書込／読出
信号２４の指示により音声データバス２２に読み出され
たパラレル変換されたＰＣＭコード化されたデジタル音
声信号は、パラレル／シリアル変換回路１３に記憶さ
れ、シフトタイミング信号２３にしたがって時分割多重
回線１へ時分割多重音声出力信号２２として出力され
る。

【００４５】

【発明の効果】以上説明したように本発明は、時分割多
重回線から受信したＰＣＭコード化されたデジタル音声
信号をメモリに蓄積すると共に、前記メモリに蓄積され
た前記ＰＣＭコード化されたデジタル音声信号を読み出
して前記時分割多重回線へ送出する機能を有する時分割
多重音声蓄積・送出装置において； 前記デジタル音声信号を記憶するメモリと； 前記時分割多重回線から受信したタイムスロット毎のシ
リアルな前記デジタル音声信号を前記メモリに書き込み
可能なパラレルなデータに変換するシリアル／パラレル
変換回路と； 前記メモリから読み出された前記パラレルな前記デジタ
ル音声信号を前記時分割多重回線へ送出するシリアルデ
ータに変換するパラレル／シリアル変換回路と； 所定のワード数に区分した前記メモリ上のバッファの先
頭アドレスであるバッファアドレスを一時的に蓄積する
ための２ポートメモリと； クロックを基に前記メモリの書き込み／読み出し識別信
号と、前記時分割多重回線から受信した前記デジタル音
声信号の蓄積と蓄積された前記デジタル音声信号の前記
時分割多重回線への送出のタイミングを分割するための
蓄積／送出識別信号と、時分割多重された送受信信号の
タイムスロット位置を示すタイムスロット番号と、前記
２ポートメモリを論理的に２面に分割し交互に使用する
ための面切替信号と、前記デジタル音声信号を蓄積及び
送出するときのバッフア面内アドレス信号とを生成する
カウンタと； 前記面切替信号を監視し前記メモリのバッフアアドレス
を前記２ポートメモリの未使用側の面に設定する手段
と、受信タイミングで前記タイムスロット番号毎に前記
２ポートメモリから前記メモリのバッフアアドレスを読
み出し前記バッフア面内アドレス信号と組合わせ、前記
メモリに前記デジタル音声信号を蓄積するためのアドレ
ス信号を生成する手段と； 送信タイミングで前記タイムスロット番号毎に２ポート
メモリから前記バッフアアドレスを読み出しバッフア面
内アドレス信号と組み合わせ、前記メモリからデジタル
音声信号を読み出すためのアドレス信号を生成する手段
とを備える制御装置と； を有することを特徴とする。

【００４６】また、時分割多重状態のままで、蓄積・送
出の動作可能であるため回路の小形化を図ることができ
る。

【００４７】

【００４８】更にまた、ＰＣＭコード化されたデジタル
音声信号の代わりにＡＤＰＣＭコード化されたデジタル
音声信号を使用することにより、メモリ当たりの音声の
蓄積時間を増加させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明の一実施例のメモリの構成例を示す図で
ある。

【図３】本発明の一実施例の２ポートメモリの構成例を
示す図である。

【図４】時分割多重されたＰＣＭ音声入力信号の蓄積処
理のタイミングチャートである。

【図５】蓄積されたパラレルＰＣＭ音声信号の時分割多
重出力処理のタイミングチャートである。

【図６】２ポートメモリの２面切替処理のタイミングチ
ャートである。

【符号の説明】

１１ シリアル／パラレル変換回路 １２ メモリ １３ パラレル／シリアル変換回路 １４ カウンタ １５ ２ポートメモリ １６ 制御装置ＣＰＵ ２０ クロック ２１ 時分割多重音声入力信号 ２２ 音声データバス ２３ シフトタイミング信号 ２４ メモリ書込信号／メモリ読出信号 ２５ アドレス信号 ２６ 蓄積／送出識別信号 ２７ タイムスロット番号 ２８ 面切替信号 ２９ カウント値（バッファ面内アドレス） ３０ ２ポートメモリアドレスバスＡ ３１ ２ポートメモリデータバスＡ ３２ 時分割多重音声出力信号 ３３ ２ポートメモリデータバスＢ ３４ ２ポートメモリアドレスバスＢ ３５ ２ポートメモリ制御バスＢ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 時分割多重回線から受信したＰＣＭコー
   ド化されたデジタル音声信号をメモリに蓄積すると共
   に、前記メモリに蓄積された前記ＰＣＭコード化された
   デジタル音声信号を読み出して前記時分割多重回線へ送
   出する機能を有する時分割多重音声蓄積・送出装置にお
   いて； 前記デジタル音声信号を記憶するメモリと； 前記時分割多重回線から受信したタイムスロット毎のシ
   リアルな前記デジタル音声信号を前記メモリに書き込み
   可能なパラレルなデータに変換するシリアル／パラレル
   変換回路と； 前記メモリから読み出された前記パラレルな前記デジタ
   ル音声信号を前記時分割多重回線へ送出するシリアルデ
   ータに変換するパラレル／シリアル変換回路と； 所定のワード数に区分した前記メモリ上のバッファの先
   頭アドレスであるバッファアドレスを一時的に蓄積する
   ための２ポートメモリと； クロックを基に前記メモリの書き込み／読み出し識別信
   号と、前記時分割多重回線から受信した前記デジタル音
   声信号の蓄積と蓄積された前記デジタル音声信号の前記
   時分割多重回線への送出のタイミングを分割するための
   蓄積／送出識別信号と、時分割多重された送受信信号の
   タイムスロット位置を示すタイムスロット番号と、前記
   ２ポートメモリを論理的に２面に分割し交互に使用する
   ための面切替信号と、前記デジタル音声信号を蓄積及び
   送出するときのバッフア面内アドレス信号とを生成する
   カウンタと； 前記面切替信号を監視し前記メモリのバッフアアドレス
   を前記２ポートメモリの未使用側の面に設定する手段
   と、受信タイミングで前記タイムスロット番号毎に前記
   ２ポートメモリから前記メモリのバッフアアドレスを読
   み出し前記バッフア面内アドレス信号と組合わせ、前記
   メモリに前記デジタル音声信号を蓄積するためのアドレ
   ス信号を生成する手段と； 送信タイミングで前記タイムスロット番号毎に２ポート
   メモリから前記バッフアアドレスを読み出しバッフア面
   内アドレス信号と組み合わせ、前記メモリからデジタル
   音声信号を読み出すためのアドレス信号を生成する手段
   とを備える制御装置と； を有することを特徴とする時分割多重音声蓄積・送出装
   置。