JP2806726B2 - セル組立多重処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】本発明は、ＡＴＭシステム（ Asynchronou
s Transfer Mode ）において使用される。本発明は、フ
レームパルスとクロックに同期して入力される時分割多
重データハイウエイ上の固定ビットレートデータをバー
チャルチャネル（ＶＣ：Virtual Channel ：ＶＣ＝ＶＰ
ｉ＋ＶＣｉ 以下ＶＣという）ごとにＡＴＭセルに組み
立てを行うセル組立多重処理装置に関する。

【０００２】

【従来の技術】従来のセル組立多重処理方式は、Ｎチャ
ネルで時分割多重されたデータハイウエイの固定ビット
レートデータのセル組み立てを行う際に、チャネルと１
対１で対応したＮ個のバッファメモリ制御部と、Ｎ個の
バッファメモリとを設けて、入力される時分割多重デー
タのチャネルにより、バッファメモリ制御部に固定ビッ
トレートデータの分配を行い、個別にセル組み立てを行
ったのち、組み立てが完了したセルをセレクタにより選
択して出力していた。

【０００３】

【発明が解決しようとする課題】上述した従来のセル組
立多重処理方式は、固定ビットレートデータのデータ速
度に合わせた大きさのバッファメモリと、他のチャネル
と同時にセル組み立てが完了した場合のための待ち合わ
せに必要なバッファメモリを用意する必要があった。ま
た異なる速度の固定ビットレートデータを使用するため
には、全てのバッファメモリの大きさを最大固定ビット
レートのバッファメモリサイズとするか、もしくはビッ
トレートごとに使用するチャネルを限定する必要があっ
た。

【０００４】例えば、６４Ｋｂｐｓの固定ビットレート
データが１２７チャネル、５２Ｍｂｐｓの固定ビットレ
ートデータが１チャネルから時分割多重された時分割多
重ハイウエイを入力とした場合、各チャネルが同時にセ
ル組み立てを完了する場合があり得るため、そのための
待ち合わせのバッファメモリが必要となる。すなわち、
全チャネル数が１２８チャネル、そのセルを出力する時
間はＡＴＭ側の速度を１５６Ｍｂｐｓとし、セル長を４
２４ビット（５３バイト×８ビット）とすると、 必要時間＝３４７．９μｓｅｃ＝１２８×４２４÷１５
６Ｍ 必要となる。この時間内に流入するデータは、 ６４Ｋｂｐｓ： ２２．３ｂｉｔ＝３４７．９μ×６４Ｋ ５２Ｍｂｐｓ：１８０９０．８ｂｉｔ＝３４７．９μ×５２Ｍ となる。ここで、バッファメモリの大きさを最大固定ビ
ットレートのバッファメモリサイズとする構成を行った
場合、 セル組み立てメモリ＝５４．３Ｋｂｉｔ＝１２８×４２
４ 待ち合わせメモリ＝ ２．３Ｍｂｉｔ＝１２８×１８０
９０．８ 必要メモリ＝ ２．４Ｍｂｉｔ＝５４．３Ｋ＋２．３Ｍ となる。

【０００５】また、ビットレートごとに使用するチャネ
ルを限定する構成を行った場合、 セル組み立てメモリ＝５４．３Ｋｂｉｔ＝１２８×４２４ 待ち合わせメモリ＝２０．９Ｋｂｉｔ＝１２７×２２．３＋１８０９０．８ 必要メモリ＝７５．２Ｋｂｉｔ＝５４．３Ｋ＋２０．９Ｋ とメモリ量を削減することができる。しかし、この構成
においては、固定ビットレートの構成を変えることはで
きない。すなわち、合計のビットレートが遅いような時
分割多重ハイウエイ、例えば、１．５Ｍｂｐｓの固定ビ
ットレートを８チャネル収容しようとすると、待ち合わ
せに必要な時間は、 必要時間＝２１．７μｓｅｃ＝８×４２４÷１５６Ｍ 必要となる。この時間内に流入するデータは、 １．５Ｍｂｐｓ： ３２．６ｂｉｔ＝２１．７μ×１．５Ｍ であり、６４Ｋｂｐｓの待ち合わせメモリは使用するこ
とができず、固定ビットレートの速度を変更することが
できない問題があった。

【０００６】本発明はこのような問題を解決するもの
で、バッファメモリを全チャネル共通のものとし、セル
組み立てに使用するメモリ領域を可変に割り当てができ
るようにして、バッファメモリの使用量を最小とし、チ
ャネルごとの変換可能なビットレートを任意にできるセ
ル組立多重処理装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、時分割多重ハ
イウエイ上の固定ビットレートデータをＡＴＭセルに変
換するセル組立多重処理装置において、時分割多重ハイ
ウエイ上の時分割多重データが格納される複数のバンク
から構成されたバッファメモリと、到着する時分割多重
データを指定されたバーチャルチャネルごとに前記バン
クに格納してセルのペイロード長分の前記データが格納
されると、当該バンクのアドレスを出力し、新たに未使
用のバンクに前記データを格納するセル組立制御部と、
このセル組立制御部の出力するバンクのアドレスを入力
として、このアドレスの示すバンクから前記データを読
み出してセルを構成して出力するとともに当該バンクを
未使用バンクとするセル送信制御部とを備えたことを特
徴とする。

【０００８】なお、未使用のバンクのアドレスをキュー
形式で蓄積する第一の制御キュー手段を備え、セル組立
制御部は、バンクにセルのペイロード長分のデータの格
納が行われた場合に新たなバンクとしてキューの先頭か
らバンクのアドレスを読み込んで時分割多重データを格
納する手段を含み、セル送信制御部は、セルの出力が完
了したバンクのアドレスを前記キューの最後尾に書き込
む手段を含むことができる。

【０００９】また、固定ビットレートデータの格納が完
了したバンクのアドレスをキュー形式で蓄積する第二の
制御キュー手段を備え、セル組立制御部は、バンクにセ
ルのペイロード長分の前記データの格納が行われたバン
クのアドレスを前記第二のキュー手段の最後尾に書き込
む手段を含み、セル送信制御部は、前記第二のキュー手
段の先頭からバンクのアドレスを読み込んで当該アドレ
スが示すバンクから格納された前記データを取り出して
セルを構成する手段を含むことができる。

【００１０】

【作用】時分割多重ハイウエイ上の多重データは、バッ
ファメモリを論理的に分割したバンク構造のバッファメ
モリにセル組立制御部で指定されたＶＣごとにバンクに
格納される。この格納は、未使用のバンクのアドレスを
未使用のバンクのアドレスのキューを管理する制御キュ
ーから取り出して行う。そしてセルのペイロード長分の
データの格納が行われると、格納されたバンクのアドレ
スを出力する。またセル組立制御部は、新たに未使用の
バンクに多重データを格納する。

【００１１】セル送信制御部では、このようにしてバッ
ファメモリに格納された多重データについて、セル組立
制御部の出力するバンクのアドレスを入力して当該アド
レスで指定されるバンクの多重データを読み出してセル
を構成して出力する。合わせて読み出したバンクを未使
用のバンクとする。未使用のバンクはセル組立制御部で
入力される多重データの格納に使用される。この場合、
バンクのアドレスはキュー方式で制御する。

【００１２】

【実施例】以下図面を参照して本発明実施例を説明す
る。

【００１３】図１は本発明一実施例のＡＴＭセル組立多
重処理装置の構成を示す図である。本実施例は、時分割
多重ハイウエイ上の多重データである固定ビットレート
データをＡＴＭセルに変換するセル組立多重処理装置に
おいて、本発明の特徴として、時分割多重ハイウエイ上
の固定ビットレートデータが格納される複数のバンクか
ら構成されたバッファメモリ１０と、到着する固定ビッ
トレートデータを指定されたバーチャルチャネルごとに
前記バンクに格納してセルのペイロード長分の前記デー
タが格納されると、当該バンクのアドレスを出力し、新
たに未使用のバンクに前記データを格納するセル組立制
御部１と、このセル組立制御部の出力するバンクのアド
レスを入力として、このアドレスの示すバンクから前記
データを読み出してセルを構成して出力するとともに当
該バンクを未使用バンクとするセル送信制御部３とを備
えている。

【００１４】さらに本実施例のセル組立多重処理装置の
構成について詳細に説明する。

【００１５】時分割多重データハイウエイ５上の固定ビ
ットレートデータは、第１のクロック乗り換え手段６、
論理チャネル変換手段７を介してセル組立制御部１に入
力される。また、固定ビットレートデータから組み立て
られたセルはセル送信制御部２から第２のクロック乗り
換え手段８を介してＡＴＭセルとして出力される。

【００１６】また、本実施例装置はシーケンス制御部
４、バッファメモリ１０、第１の制御メモリ１１、第２
の制御メモリ１２、第１の制御キュー１３、第２の制御
キュー１４を備え、またメモリ制御部３はセル組立制御
部１およびセル送信制御部２と相互に接続され、上記メ
モリの制御を行う。

【００１７】セル組立制御部１は、論理チャネル変換手
段７の出力が入力されるバッファメモリアドレス読み込
み制御部１０１、ペイロード書き込み制御部１０２、バ
ッファメモリアドレス書き込み制御部１０３、組み立て
完了バンク書き込み制御部１０４を備える。さらに、セ
ル送信制御部２は、セル送信の契機を検出するセル送信
検出部２０１、組み立て完了バンク読み込み制御部２０
２、ヘッダ制御部２０３、ペイロード読み込み制御部２
０４、送信完了バンク書き込み制御部２０５、セル送信
検出部２０１の出力に基づいてアイドルセルを送出する
アイドルセル送信制御部２０６、ヘッダ制御部２０３の
出力およびペイロード読み込み制御部２０４の出力また
はアイドルセル送信制御部２０６の出力を選択して出力
するセル出力選択部２０７を備える。このセル出力選択
部２０７の出力は第２のクロック乗り換え手段８に出力
される。

【００１８】各部についてさらに説明する。

【００１９】バッファメモリ１０は、時分割多重データ
ハイウエイの固定ビットレートデータをバンクと呼ばれ
る一定量の大きさに論理的に分割された領域に蓄積する
構成である。

【００２０】第１の制御メモリ１１は、上位制御系から
指定された固定ビットレートデータに対する論理チャネ
ルをアドレスとし、バンクのアドレスであるバッファメ
モリアドレスと、バンクが論理チャネルに割り当てられ
ているか否かを示す制御情報をデータとして記憶する。
第２の制御メモリ１２は、上位制御系から指定された論
理チャネルに対するＡＴＭセルヘッダをデータとして記
憶する。

【００２１】第１の制御キュー１３は、セル組み立てに
使用されていないバンクのバッファメモリアドレスをデ
ータとしてキュー形式で記憶する。また第２の制御キュ
ー１４は、セル組み立てが完了したバンクのバッファメ
モリアドレスと論理チャネルとをデータとしてキュー形
式で記憶する。

【００２２】メモリ制御部３は、バッファメモリ１０、
第１の制御メモリ１１、第２の制御メモリ１２、第１の
制御キュー１３、第２の制御キュー１４のデータの書き
込みおよび読み込みを制御する。

【００２３】第１のクロック乗り換え手段６は、Ｎチャ
ネルの固定ビットレートデータがクロックとフレームパ
ルスで時分割多重された時分割多重データハイウエイ５
の固定ビットレートデータを本装置の内部クロックに乗
り換えさせるものである。また論理チャネル変換手段７
は、クロックとフレームパルスに基づいて論理チャネル
番号の変換を行う。

【００２４】また、第２のクロック乗り換え手段８は内
部クロックで出力されたセルをＡＴＭクロックに乗り換
えてＡＴＭセル出力９として出力する。

【００２５】セル組立制御部１のバッファメモリアドレ
ス読み込み制御部１０１は、論理チャネル変換手段７の
出力である多重データと論理チャネル番号を入力とし
て、論理チャネル番号により一意に決まる第１の制御メ
モリ１１のアドレスから、多重データを書き込むバンク
を示すバッファメモリアドレスとバンクが割り当てられ
ているかを示すバンク有効フラグをメモリ制御部３を制
御することで、第１の制御メモリ１１からバッファメモ
リアドレスの読み込みを行う。その後バンク有効フラグ
を判定し、バンクが割り当てられていない場合は、第１
の制御メモリ１１から読み出したバッファメモリアドレ
スを破棄し、未使用バンクを示すバッファメモリアドレ
スをメモリ制御部３を制御して、第１の制御キュー１３
から読み込んで出力する。

【００２６】ペイロード書き込み制御部１０２は、バッ
ファメモリアドレス読み込み制御部１０１の出力である
多重データと論理チャネルとバッファメモリアドレスと
を入力として、バッファメモリアドレスが示すバッファ
メモリ１０に対して多重データの書き込みをメモリ制御
部３を制御することで行う。

【００２７】バッファメモリアドレス書き込み制御部１
０３で、ペイロード書き込み制御部１０２の出力である
論理チャネルとバッファメモリアドレスとを入力とし
て、バッファメモリアドレスを更新し、セル組み立ての
完了を判定する。組み立てが完了した場合は、バンク有
効フラグを無効に設定し、完了していない場合は有効に
設定する。その後論理チャネル番号で一意に決まる第１
の制御メモリ１１のアドレスにバッファメモリアドレス
とバンク有効フラグの書き込みをメモリ制御部３を制御
することで行う。

【００２８】組み立て完了バンク書き込み制御部１０４
は、バッファメモリアドレス書き込み制御部１０３の出
力であるバッファメモリアドレスとバンク有効フラグを
入力とし、バンク有効フラグが無効の場合、すなわちセ
ル組み立てが完了した場合に、セル送信制御部２に組み
立てが完了したバンクのバッファメモリアドレスおよび
論理チャネル番号を通知するために、第２の制御キュー
１４に組み立てが完了したバンクのバッファメモリアド
レスおよび論理チャネル番号をメモリ制御部３を制御す
ることで書き込みを行う。

【００２９】セル送信制御部２のセル送信検出部２０１
は、第２の制御キュー１４に組み立てが完了したバンク
のバッファメモリアドレスおよび論理チャネル番号が書
き込まれているかをセル送信周期で判定する。書き込ま
れている場合には、セル送信指示２１０を組み立て完了
バンク読み込み制御部２０２へ出力する。書き込まれて
いない場合には、アイドルセル送信指示２１１をアイド
ルセル送信制御部２０６へ出力する。

【００３０】組み立て完了バンク読み込み制御部２０２
は、セル送信検出部２０１からセル送信指示２１０が出
力された場合に、第２の制御キュー１４から組み立てが
完了したバンクのバッファメモリアドレスおよび論理チ
ャネル番号をメモリ制御部３を制御することで読み込み
出力する。

【００３１】ヘッダ制御部２０３は、組み立て完了バン
ク読み込み制御部２０２が出力するバッファメモリアド
レスと論理チャネル番号を入力とし、論理チャネル番号
で一意に決まる第２の制御メモリ１２のアドレスから、
セルのヘッダをメモリ制御部３を制御することで読み込
み、セル出力選択部２０７に出力する。

【００３２】ペイロード読み込み制御部２０４は、ヘッ
ダ制御部２０３からの出力であるバッファメモリアドレ
スを入力とし、バッファメモリアドレスが示すバンクか
ら、ペイロードデータをメモリ制御部３を制御すること
で読み込み、セル出力選択部２０７に出力する。

【００３３】送信完了バンク書き込み制御部２０５は、
ペイロード読み込み制御部２０４がペイロードデータの
出力が完了後のバンクを示すバッファメモリアドレスを
第１の制御キュー１３にメモリ制御部３を制御すること
で書き込む。

【００３４】アイドルセル送信制御部２０６は、セル送
信検出部２０１からアイドルセル送信指示２１１が出力
された場合に、アイドルセルをセル出力選択部２０７に
出力する。

【００３５】セル出力選択部２０７は、ヘッダ制御部２
０３からセルヘッダの出力があった場合はセルヘッダを
選択し、ペイロード読み込み制御部２０４からペイロー
ドデータの出力があった場合にはペイロードデータを選
択する。また、アイドルセル送信制御部２０６からアイ
ドルセルの出力があった場合には、アイドルセルの選択
を行い第２のクロック乗り換え手段８に出力する。第２
のクロック乗り換え手段８は内部クロックで出力された
セルをＡＴＭクロックに乗り換えてＡＴＭセルとして出
力する。

【００３６】シーケンス制御部４は、セル組立制御部１
とセル送信制御部２のバッファメモリ１０に対する書き
込み／読み込みの競合を制御する。

【００３７】次に本実施例装置の動作を図２ないし図４
のタイムチャートを参照して説明する。図２および図３
はセル組立制御部１の動作原理を示したタイムチャート
であり、図４はセル送信制御部２の動作原理を示したタ
イムチャートである。

【００３８】まず、図２を参照してセル組立制御部１の
動作を説明する。図２に示すように、多重データの処理
のために、論理チャネルごとに一定の処理時間が割り当
てられている。これは全論理チャネルが同一のフレーム
内でセル組み立てを開始した場合であっても、メモリア
クセスを可能にするためである。

【００３９】まず、割り当てられた処理時間の始めで、
バッファメモリアドレスの読み込みが行われ、バンク有
効フラグが判定される。バッファメモリアドレスが有効
な場合は、符号３００に示すように、ただちに多重デー
タの書き込みとバッファメモリアドレスの更新／書き込
みが行われる。バッファメモリアドレスが無効な場合
は、符号３０１に示すように第１の制御キュー１３から
未使用のバンクを示すバッファメモリアドレスが読み込
まれ、そのアドレスに対して符号３０３で示すように、
多重データを書き込むとともに、符号３０２に示すよう
に、バッファメモリアドレスの更新／書き込みが行われ
る。また、セル組み立てが完了した場合は符号３０４に
示すように、第２の制御キュー１４に対してバッファメ
モリアドレスと論理チャネルの書き込みが行われる。

【００４０】次に図３を参照してセル組立制御部１の動
作を説明する。図３に示すように連続したタイムスロッ
トに論理チャネルが指定され、その間でセル組み立て完
了が発生し、次にセル組み立て完了が発生した場合であ
っても、符号４００に示すように、多重データの書き込
みとバッファメモリアドレスの更新／書き込みが行われ
る。同時に符号４０４に示すように、第２の制御キュー
１４に対してバッファメモリアドレスと論理チャネルの
書き込みが行われる。次のセル組み立てにおいても、符
号４０１に示すように、第１の制御キュー１３から未使
用のバンクを示すバッファメモリアドレスが読み込ま
れ、そのアドレスに対して符号４０３に示すように多重
データの書き込み、および符号４０２に示すようにバッ
ファメモリアドレスの更新／書き込みが行われる。

【００４１】次に図４を参照してセル送信制御部２の動
作を説明する。図４に示すように、セル出力送信周期ご
とにセル送信指示２１０またはアイドルセル送信指示２
１１がセル送信検出部２０１から出力される。セル送信
指示２１０が出力された場合、符号５００に示すように
第２の制御キュー１４からセル組み立てが完了したバッ
ファメモリアドレスと論理チャネルが読み出される。そ
の後、符号５０２に示すように論理チャネルを使用し
て、ヘッダデータの読み込みと送信が行われ、符号５０
３に示すようにバッファメモリ１０からペイロードデー
タがセルのペイロード長分読み出され、送信される。ペ
イロードが送信終了後に第１の制御メモリ１１に使用済
のバッファメモリアドレスが書き込まれる。そして符号
５０１に示すように、アイドルセル送信指示２１１が出
力された場合には、アイドルセル送信制御部２０６より
アイドルセルが出力される。

【００４２】このように、バッファメモリをダイナミッ
クに使用して時分割多重ハイウエイの固定ビットレート
データをセルに組み立てることで、必要メモリを最小に
できる。

【００４３】

【発明の効果】以上説明したように、本発明は、バッフ
ァメモリをダイナミックに使用することにより、バッフ
ァメモリの使用量を最小にしながらチャネル毎の使用可
能なビットレートを任意にした固定ビットレートデータ
へのセル組み立てが実現できる。

【図面の簡単な説明】

【図１】本発明一実施例の構成図。

【図２】セル組立制御部の動作原理を説明するタイムチ
ャート。

【図３】セル組立制御部の動作原理を説明するタイムチ
ャート。

【図４】セル送信制御部の動作原理を説明するタイムチ
ャート。

【符号の説明】

１ セル組立制御部 ２ セル送信制御部 ３ メモリ制御部 ４ シーケンス制御部 ５ 時分割多重データハイウエイ ６ 第１のクロック乗り換え手段 ７ 論理チャネル変換手段 ８ 第２のクロック乗り換え手段 ９ ＡＴＭセル出力 １０ バッファメモリ １１ 第１の制御メモリ １２ 第２の制御メモリ １３ 第１の制御キュー １４ 第２の制御キュー １０１ バッファメモリアドレス読み込み制御部 １０２ ペイロード書き込み制御部 １０３ バッファメモリアドレス書き込み制御部 １０４ 組み立て完了バンク書き込み制御部 ２０１ セル送信検出部 ２０２ 組み立て完了バンク読み込み制御部 ２０３ ヘッダ制御部 ２０４ ペイロード読み込み制御部 ２０５ 送信完了バンク書き込み制御部 ２０６ アイドルセル送信制御部 ２０７ セル出力選択部 ２１０ セル送信指示 ２１１ アイドルセル送信指示 ３００ バンク有効フラグが有効な場合の遷移 ３０１ バンク有効フラグが無効な場合の遷移 ３０２ 第１の制御キュー読み込み後の遷移 ３０３ 第１の制御キュー読み込み後の遷移 ３０４ セル組み立てが完了した場合の遷移 ４００ バンク有効フラグが有効な場合の遷移 ４０１ バンク有効フラグが無効な場合の遷移 ４０２ 第１の制御キュー読み込み後の遷移 ４０３ 第１の制御キュー読み込み後の遷移 ４０４ セル組み立てが完了した場合の遷移 ５００ セル送信指示出力時の遷移 ５０１ アイドルセル送信指示出力時の遷移 ５０２ 第２の制御キュー読み込み後の遷移 ５０３ ヘッダデータ読み込み後の遷移

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 バッファメモリとセル組立制御部とセル
   送信制御部とを備え、時分割多重ハイウエイ上の固定ビ
   ットレートデータをＡＴＭセルに変換するセル組立多重
   処理装置において、前記バッファメモリは、時分割多重ハイウエイ上の時分
   割多重データを、論理チャネル単位で格納し、当該論理
   チャネル単位のセルを組立てる複数のバンクから成り、 前記バンクのアドレスと、当該バンクがセル組立に使用
   中か未使用かを表示するフラグを論理チャネルに対応し
   て記憶する第１の制御メモリと、 論理チャネルに対応したセルのヘッダを記憶する第２の
   制御メモリと、 セル組立に使用されていない バンクのアドレスをキュー
   形式で蓄積する第１の制御キューと、セル組立が 完了したバンクのアドレスをキュー形式で蓄
   積する第２の制御キューとを備え、前記 セル組立制御部は、到着する前記時分割多重データの論理チャネルに対応す
   るバンクのアドレスを前記第１の制御メモリから読み出
   し、前記フラグにより当該バンクがセル組立に使用中か
   否かを判定し、使用中の場合は当該アドレスに、未使用
   の場合は前記第１の制御キューから新たに読み出したバ
   ンクのアドレスに前記時分割データを書き込み、書き込
   んだバンクのアドレスと論理チャネルを出力するデータ
   書き込み手段と、 前記データ書き込み手段の出力を受信し、当該バンクの
   アドレスを更新し、セル組立が完了した場合は前記フラ
   グを未使用に、さらに到着する時分割多重データを書き
   込む必要がある場合は使用中に設定して前記第１の制御
   メモリの当該論理チャネルに対応したアドレスに書き込
   み、当該バンクのアドレスと前記フラグを出力するアド
   レス設定手段と、 前記アドレス設定手段が出力する前記フラグによりセル
   組立の完了を識別すると、前記アドレス設定手段が出力
   したバンクのアドレスを前記第２の制御キューに蓄積す
   る組立完了バンク書き込み手段とを備え、 前記 セル送信制御部は、セルの送信周期で前記第２の制御キューを読み出し、組
   立完了バンクのアドレスが書き込まれている場合は組立
   完了バンクの読み出しを指示し、書き込まれていない場
   合はアイドルセルの送出を指示するセル送信検出部と、 前記セル送信検出部の指示により前記第２の制御キュー
   から組立完了バンクのアドレスを読み出し、当該アドレ
   スで示されるバンクに蓄積されているセルに組み立てら
   れた前記時分割データおよび前記第２の制御メモリに蓄
   積されている当該セルに対応する論理チャネルのヘッダ
   をそれぞれ読み出して出力するセル読み出し手段と、 前記セル送信検出部の指示によりアイドルセルを出力す
   るアイドルセル送信手段と、 前記セル読み出し手段から出力されるセルとヘッダを受
   信した場合は当該セルに当該ヘッダを付加して出力し、
   前記アイドルセル送信手段から出力されるアイドルセル
   を受信した場合は当該アイドルセルを出力するセル出力
   選択手段と、 前記セル読み出し手段がセルに組み立てられた前記時分
   割データを読み出したバンクのアドレスを前記第１の制
   御キューに蓄積する送信完了バンク書き込み手段とを備
   える ことを特徴とするセル組立多重処理装置。