JPH08307425A - 多重ｓｔｍ／ａｔｍ変換装置 - Google Patents
多重ｓｔｍ／ａｔｍ変換装置Info
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- JPH08307425A JPH08307425A JP11058295A JP11058295A JPH08307425A JP H08307425 A JPH08307425 A JP H08307425A JP 11058295 A JP11058295 A JP 11058295A JP 11058295 A JP11058295 A JP 11058295A JP H08307425 A JPH08307425 A JP H08307425A
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- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H04Q11/0478—Provisions for broadband connections
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 ＳＴＭ回線上のチャネル割り当てをも、自動
的に行うことが可能なアーキテクチャを実現する。 【構成】 ＳＴＭフレームにおけるタイムスロット位置
に応じてＡＴＭ信号における仮想ルート識別子番号を対
応させ、ＳＴＭフレームデータをその仮想ルート識別子
に応じた内部のキューをセルバッファ１０１により格納
し、そのデータがセルバッファ１０１に書き込まれる際
に該当仮想ルート識別子のセルバッファ１０１内におけ
るキュー長からそのキューに存在するセル数が増えたか
否かをセル化判定部１０３で判定し、セル化判定部１０
３はセル数が増えた場合の仮想ルート識別子をＦＩＦＯ
１０４に格納する。
的に行うことが可能なアーキテクチャを実現する。 【構成】 ＳＴＭフレームにおけるタイムスロット位置
に応じてＡＴＭ信号における仮想ルート識別子番号を対
応させ、ＳＴＭフレームデータをその仮想ルート識別子
に応じた内部のキューをセルバッファ１０１により格納
し、そのデータがセルバッファ１０１に書き込まれる際
に該当仮想ルート識別子のセルバッファ１０１内におけ
るキュー長からそのキューに存在するセル数が増えたか
否かをセル化判定部１０３で判定し、セル化判定部１０
３はセル数が増えた場合の仮想ルート識別子をＦＩＦＯ
１０４に格納する。
Description
【０００１】
【産業上の利用分野】本発明は、複数のチャネルを周期
フレーム上のタイムスロット毎に時分割多重化したＳＴ
Ｍ回線が、チャネル毎に一つのＶＰＩまたはＶＣＩのい
ずれか、あるいはＶＰＩおよびＶＣＩの双方で指定され
る仮想ルート識別子（図中ではＶＰＣと略称する）に対
応する形でＡＴＭ信号に変換されるシステムにおいて、
ＳＴＭ信号をＡＴＭ信号に変換する多重ＳＴＭ／ＡＴＭ
変換装置に関するものである。
フレーム上のタイムスロット毎に時分割多重化したＳＴ
Ｍ回線が、チャネル毎に一つのＶＰＩまたはＶＣＩのい
ずれか、あるいはＶＰＩおよびＶＣＩの双方で指定され
る仮想ルート識別子（図中ではＶＰＣと略称する）に対
応する形でＡＴＭ信号に変換されるシステムにおいて、
ＳＴＭ信号をＡＴＭ信号に変換する多重ＳＴＭ／ＡＴＭ
変換装置に関するものである。
【０００２】
【従来の技術】一般に、ＳＴＭ回線では１２５μｓまた
は５００μｓ等の一定のフレーム周期内に８ビットを１
タイムスロットとしてＳＴＭ信号が多重化されており、
このフレーム周期に応じて周期的に同一位置のタイムス
ロットに該当チャネルが割り当てられるようになってい
る。例えば、フレーム周期を１２５μｓとすると、１タ
イムスロットは６４ｋｂｐｓに対応する。例えば、ＳＤ
Ｈ，ＨＤ，Ｎ−ＩＳＤＮ等のようなＳＴＭ回線も、ＳＴ
Ｍ上のフレーム同期が確定したポイントから見れば、タ
イムスロットを単位とした周期的な割り当てにより構成
されており、同一フレーム周期内に複数のタイムスロッ
トを１チャネルとして任意に割り当てることで、６４ｋ
ｂｐｓ×ｎ（ｎは自然数）の速度のチャネルが収容され
る。
は５００μｓ等の一定のフレーム周期内に８ビットを１
タイムスロットとしてＳＴＭ信号が多重化されており、
このフレーム周期に応じて周期的に同一位置のタイムス
ロットに該当チャネルが割り当てられるようになってい
る。例えば、フレーム周期を１２５μｓとすると、１タ
イムスロットは６４ｋｂｐｓに対応する。例えば、ＳＤ
Ｈ，ＨＤ，Ｎ−ＩＳＤＮ等のようなＳＴＭ回線も、ＳＴ
Ｍ上のフレーム同期が確定したポイントから見れば、タ
イムスロットを単位とした周期的な割り当てにより構成
されており、同一フレーム周期内に複数のタイムスロッ
トを１チャネルとして任意に割り当てることで、６４ｋ
ｂｐｓ×ｎ（ｎは自然数）の速度のチャネルが収容され
る。
【０００３】ＡＴＭ回線は、ヘッダ５バイトに、ペイロ
ード４８バイトによる、５３バイトのセルが連続して構
成される。ＡＴＭ回線におけるＡＴＭセルは仮想ルート
識別子により回線分けがされる。多重ＳＴＭ／ＡＴＭ変
換は、このＳＴＭ回線上に存在する複数のＳＴＭチャネ
ルを該当する仮想ルート識別子に割り当て、その仮想ル
ート識別子を持つＡＴＭセルに変換して出力するもので
ある。従来の方式におけるセルバッファの使用方法は、
予めＳＴＭ回線上でのタイムスロットに制約を設け、そ
れに応じたブロック領域をセルバッファに半固定的に予
め割り当て、ＡＴＭセルへの読み出しも予め決まった順
序で読み出す。各ブロックの大きさは固定的となり、各
ＶＰに指定されるＳＴＭの速度に組合せに制約が生じ、
図５に示すように読み出しが行われる。また、セルバッ
ファにおけるセルの滞留状況に応じて図６のように読み
出す方式もあるが、セルバッファの仮想ルート識別子に
応じたブロック分けは依然として半固定的なものであ
り、ＳＴＭ上の時分割状態が変更される度に、一定のア
ルゴリズムに応じてブロック領域を再度設定する必要が
ある。
ード４８バイトによる、５３バイトのセルが連続して構
成される。ＡＴＭ回線におけるＡＴＭセルは仮想ルート
識別子により回線分けがされる。多重ＳＴＭ／ＡＴＭ変
換は、このＳＴＭ回線上に存在する複数のＳＴＭチャネ
ルを該当する仮想ルート識別子に割り当て、その仮想ル
ート識別子を持つＡＴＭセルに変換して出力するもので
ある。従来の方式におけるセルバッファの使用方法は、
予めＳＴＭ回線上でのタイムスロットに制約を設け、そ
れに応じたブロック領域をセルバッファに半固定的に予
め割り当て、ＡＴＭセルへの読み出しも予め決まった順
序で読み出す。各ブロックの大きさは固定的となり、各
ＶＰに指定されるＳＴＭの速度に組合せに制約が生じ、
図５に示すように読み出しが行われる。また、セルバッ
ファにおけるセルの滞留状況に応じて図６のように読み
出す方式もあるが、セルバッファの仮想ルート識別子に
応じたブロック分けは依然として半固定的なものであ
り、ＳＴＭ上の時分割状態が変更される度に、一定のア
ルゴリズムに応じてブロック領域を再度設定する必要が
ある。
【０００４】
【発明が解決しようとする課題】従来の方式では前者の
場合、ＳＴＭ回線上において全く自由に６４ｋｂｐｓ×
ｎのチャネル設定を行うことは固定的なセルバッファの
ブロック分けのため、不可能なケースがあった。また、
セルの読出順序も個々のＳＴＭ回線上の複数チャネルの
速度比に応じた順序を見つけださなければならなかっ
た。例えば全て同じ大きさのセルバッファがあるとし
て、例えばＶＰ＝０以外のＶＰの速度を１Ｖとし、ＶＰ
＝０のＶＰの速度を１０００Ｖとする。あるときにＶＰ
＝０以外の多数のチャネルに１セル分形成できる程度の
データが溜まり、一斉にセル化し、少し後にＶＰ＝０の
チャネルがセル化したとする。時間的に早くできたチャ
ネルを優先すると（ｎ−１）チャネル分のセルをＶＰ＝
０のチャネルのセル化の前に出力しなければならない。
このときＶＰ＝０のチャネルのセルバッファは他のチャ
ネルのものより１０００倍早くセル化分が溜まるので、
簡単にオーバーオフローしてしまう。この場合、ＶＰ＝
０と他のチャネルのセルの出力を時間の早い順ではな
く、ＶＰ＝０のチャネル用と他のチャネル用の比、すな
わち、１０００：１：１：１・・・・の比でかつ各チャ
ネルのセル発生がチャネル毎に等間隔となるようにセル
出力すればよい。しかし、ＶＰ＝０〜ｎのチャネルに対
して任意の速度の組合せがあるとき、このようなセル出
力の順序を自動的に決めることは難しく、その制御の実
現も容易なことではない。後者の場合も、読出セルの順
序を発見する手段が自動化されておらず、また自動化さ
れたとしてもＳＴＭ回線上におけるチャネルの収容性の
柔軟さに制約がある。また、チャネルの収容性の柔軟さ
を高めるためにセルバッファのブロック分けを行う場合
は、ブロック分けが半固定的なものであることから、ブ
ロックの大きさに対して安全側、すなわちバッファオー
バーフロー等が生じないように配慮されるため、全体の
セルバッファのメモリ量が増大し、回路規模と消費電力
が増すという課題がある。本発明はこのような状況に鑑
みて成されたもので、いかなるＳＴＭ回線上のチャネル
割り当てをも、自動的に行うことが可能なアーキテクチ
ャを実現するものであり、セルバッファの容量自体も論
理的に最小で、回路規模と消費電力も最小に抑えること
ができるようにしたものである。
場合、ＳＴＭ回線上において全く自由に６４ｋｂｐｓ×
ｎのチャネル設定を行うことは固定的なセルバッファの
ブロック分けのため、不可能なケースがあった。また、
セルの読出順序も個々のＳＴＭ回線上の複数チャネルの
速度比に応じた順序を見つけださなければならなかっ
た。例えば全て同じ大きさのセルバッファがあるとし
て、例えばＶＰ＝０以外のＶＰの速度を１Ｖとし、ＶＰ
＝０のＶＰの速度を１０００Ｖとする。あるときにＶＰ
＝０以外の多数のチャネルに１セル分形成できる程度の
データが溜まり、一斉にセル化し、少し後にＶＰ＝０の
チャネルがセル化したとする。時間的に早くできたチャ
ネルを優先すると（ｎ−１）チャネル分のセルをＶＰ＝
０のチャネルのセル化の前に出力しなければならない。
このときＶＰ＝０のチャネルのセルバッファは他のチャ
ネルのものより１０００倍早くセル化分が溜まるので、
簡単にオーバーオフローしてしまう。この場合、ＶＰ＝
０と他のチャネルのセルの出力を時間の早い順ではな
く、ＶＰ＝０のチャネル用と他のチャネル用の比、すな
わち、１０００：１：１：１・・・・の比でかつ各チャ
ネルのセル発生がチャネル毎に等間隔となるようにセル
出力すればよい。しかし、ＶＰ＝０〜ｎのチャネルに対
して任意の速度の組合せがあるとき、このようなセル出
力の順序を自動的に決めることは難しく、その制御の実
現も容易なことではない。後者の場合も、読出セルの順
序を発見する手段が自動化されておらず、また自動化さ
れたとしてもＳＴＭ回線上におけるチャネルの収容性の
柔軟さに制約がある。また、チャネルの収容性の柔軟さ
を高めるためにセルバッファのブロック分けを行う場合
は、ブロック分けが半固定的なものであることから、ブ
ロックの大きさに対して安全側、すなわちバッファオー
バーフロー等が生じないように配慮されるため、全体の
セルバッファのメモリ量が増大し、回路規模と消費電力
が増すという課題がある。本発明はこのような状況に鑑
みて成されたもので、いかなるＳＴＭ回線上のチャネル
割り当てをも、自動的に行うことが可能なアーキテクチ
ャを実現するものであり、セルバッファの容量自体も論
理的に最小で、回路規模と消費電力も最小に抑えること
ができるようにしたものである。
【０００５】
【課題を解決するための手段】このような課題を解決す
るために請求項１の発明は、フレーム周期内に時分割多
重化されているＳＴＭフレームのタイムスロット位置か
らどの仮想ルート識別子のＡＴＭセルに変換されるべき
かの判定を行う仮想ルート識別子判定部と、仮想ルート
識別子判定部からの指示による仮想ルート識別子を元に
ＳＴＭデータの格納を行うセルバッファと、セルバッフ
ァ内に保持される仮想ルート識別子毎のキューのキュー
長からそのキューに新たにセルが生成された仮想ルート
識別子を格納するＦＩＦＯと、セルバッファの出力する
ＡＴＭ信号にＡＡＬおよびＡＴＭに定義されるオーバヘ
ッドを付加するＡＡＬ処理部と、ＡＴＭ処理部とを設け
たものである。請求項２の発明は、ＳＴＭ信号が格納さ
れるＲＡＭと、そのＲＡＭ内の仮想ルート識別子毎のキ
ューアドレスを管理している読出アドレス用のＦＩＦＯ
と、ＲＡＭ内における空きアドレスを管理する空きアド
レス用ＦＩＦＯと、書込中のセルブロック内アドレス及
びそのセルブロック内のオフセットで示される書込先頭
番地を格納しているテーブルと、読出中のセルブロック
内における読出アドレスの先頭番地を格納しているテー
ブルと、これらテーブルの内容の更新およびキュー長の
管理をしているキュー管理部を設けたものである。
るために請求項１の発明は、フレーム周期内に時分割多
重化されているＳＴＭフレームのタイムスロット位置か
らどの仮想ルート識別子のＡＴＭセルに変換されるべき
かの判定を行う仮想ルート識別子判定部と、仮想ルート
識別子判定部からの指示による仮想ルート識別子を元に
ＳＴＭデータの格納を行うセルバッファと、セルバッフ
ァ内に保持される仮想ルート識別子毎のキューのキュー
長からそのキューに新たにセルが生成された仮想ルート
識別子を格納するＦＩＦＯと、セルバッファの出力する
ＡＴＭ信号にＡＡＬおよびＡＴＭに定義されるオーバヘ
ッドを付加するＡＡＬ処理部と、ＡＴＭ処理部とを設け
たものである。請求項２の発明は、ＳＴＭ信号が格納さ
れるＲＡＭと、そのＲＡＭ内の仮想ルート識別子毎のキ
ューアドレスを管理している読出アドレス用のＦＩＦＯ
と、ＲＡＭ内における空きアドレスを管理する空きアド
レス用ＦＩＦＯと、書込中のセルブロック内アドレス及
びそのセルブロック内のオフセットで示される書込先頭
番地を格納しているテーブルと、読出中のセルブロック
内における読出アドレスの先頭番地を格納しているテー
ブルと、これらテーブルの内容の更新およびキュー長の
管理をしているキュー管理部を設けたものである。
【０００６】
【作用】ＳＴＭフレームにおけるタイムスロット位置に
応じてＡＴＭ信号における仮想ルート識別子番号を対応
させ、ＳＴＭフレームデータをその仮想ルート識別子に
応じた内部のキュー内に共有バッファ方式により格納
し、そのデータがセルバッファに書き込まれる際に該当
仮想ルート識別子のセルバッファ内におけるキュー長か
らそのキューに存在するセル数が増えたか否かを判定
し、そのセル化判定部でセル数が増えた場合の仮想ルー
ト識別子をＦＩＦＯに格納する。
応じてＡＴＭ信号における仮想ルート識別子番号を対応
させ、ＳＴＭフレームデータをその仮想ルート識別子に
応じた内部のキュー内に共有バッファ方式により格納
し、そのデータがセルバッファに書き込まれる際に該当
仮想ルート識別子のセルバッファ内におけるキュー長か
らそのキューに存在するセル数が増えたか否かを判定
し、そのセル化判定部でセル数が増えた場合の仮想ルー
ト識別子をＦＩＦＯに格納する。
【０００７】
【実施例】図１は本発明の一実施例を示すアーキテクチ
ャ構成を示すブロック図であり、共有バッファ方式をと
るセルバッファ１０１、仮想ルート識別子（ＶＰＣ）判
定部１０２、ＦＩＦＯ（ファーストイン・ファーストア
ウト形バッファ）１０４、ＡＡＬ処理部１０５、ＡＴＭ
処理部１０６から構成されている。図２は図１のセルバ
ッファ１０１の内部構成を示すブロック図であって、Ｒ
ＡＭ２０１、空きアドレス用のＦＩＦＯ２０４、仮想ル
ート識別子毎の読出アドレス用のＦＩＦＯ２０５−１〜
２０５−Ｎ、キュー長管理部２０６、ＶＰ毎の書込セル
ブロックアドレスおよびそのセルブロック内におけるオ
フセットアドレスを書き込む書き込みアドレステーブル
２０７、読出セル内におけるオフセット値デーブル２０
８から構成されている。なお、図２の記号２０３は各仮
想ルート識別子のキューを記憶するレジスタ、記号２１
０はセルブロック内における書込アドレス、記号２１１
はセルブロックを示す書込アドレス、記号２１２はセル
ブロック内における読出アドレス、記号２１３はセルブ
ロックを示す読出アドレス、記号２１４は各仮想ルート
識別子のキュー長である。
ャ構成を示すブロック図であり、共有バッファ方式をと
るセルバッファ１０１、仮想ルート識別子（ＶＰＣ）判
定部１０２、ＦＩＦＯ（ファーストイン・ファーストア
ウト形バッファ）１０４、ＡＡＬ処理部１０５、ＡＴＭ
処理部１０６から構成されている。図２は図１のセルバ
ッファ１０１の内部構成を示すブロック図であって、Ｒ
ＡＭ２０１、空きアドレス用のＦＩＦＯ２０４、仮想ル
ート識別子毎の読出アドレス用のＦＩＦＯ２０５−１〜
２０５−Ｎ、キュー長管理部２０６、ＶＰ毎の書込セル
ブロックアドレスおよびそのセルブロック内におけるオ
フセットアドレスを書き込む書き込みアドレステーブル
２０７、読出セル内におけるオフセット値デーブル２０
８から構成されている。なお、図２の記号２０３は各仮
想ルート識別子のキューを記憶するレジスタ、記号２１
０はセルブロック内における書込アドレス、記号２１１
はセルブロックを示す書込アドレス、記号２１２はセル
ブロック内における読出アドレス、記号２１３はセルブ
ロックを示す読出アドレス、記号２１４は各仮想ルート
識別子のキュー長である。
【０００８】図１において、ＳＴＭ信号のフレーム周期
内におけるタイムスロット位置が仮想ルート識別子（Ｖ
ＰＣ）判定部１０２に入力されると、仮想ルート識別子
判定部１０２はその内部に有するＳＴＭ信号上における
タイムスロット位置上のバイトデータと対応する仮想ル
ート識別子の対応テーブルを参照し、該当ＳＴＭデータ
に対応する仮想ルート識別子データを出力する。セルバ
ッファ１０１はセルの大きさを１ブロックとした単位で
構成されるバッファであるが、ＳＴＭデータの書き込み
中はセル単位ではなく、バイト単位で書き込まれていく
ようになっているので、書き込み中のセルブロック内に
おける書き込み位置も管理している。この書き込み位置
は図２の書き込みセル内におけるオフセット値テーブル
２０７に格納されており、書き込まれる毎に１ずつ加算
され、セル長分までカウントアップしたら、次に発生す
るその仮想ルート識別子へのＳＴＭのデータ書き込みに
対して、新たなセルブロックが割り当てられるようにな
っている。書き込み時にそのＳＴＭデータの書き込まれ
た仮想ルート識別子のキュー領域がセルの大きさを基準
に計測して増加したかどうかが、図１のセル化判定部１
０３で判定される。
内におけるタイムスロット位置が仮想ルート識別子（Ｖ
ＰＣ）判定部１０２に入力されると、仮想ルート識別子
判定部１０２はその内部に有するＳＴＭ信号上における
タイムスロット位置上のバイトデータと対応する仮想ル
ート識別子の対応テーブルを参照し、該当ＳＴＭデータ
に対応する仮想ルート識別子データを出力する。セルバ
ッファ１０１はセルの大きさを１ブロックとした単位で
構成されるバッファであるが、ＳＴＭデータの書き込み
中はセル単位ではなく、バイト単位で書き込まれていく
ようになっているので、書き込み中のセルブロック内に
おける書き込み位置も管理している。この書き込み位置
は図２の書き込みセル内におけるオフセット値テーブル
２０７に格納されており、書き込まれる毎に１ずつ加算
され、セル長分までカウントアップしたら、次に発生す
るその仮想ルート識別子へのＳＴＭのデータ書き込みに
対して、新たなセルブロックが割り当てられるようにな
っている。書き込み時にそのＳＴＭデータの書き込まれ
た仮想ルート識別子のキュー領域がセルの大きさを基準
に計測して増加したかどうかが、図１のセル化判定部１
０３で判定される。
【０００９】セル化判定部１０３は、ある仮想ルート識
別子の所属するセルバッファの大きさが、例えば「ａセ
ル＋ｘバイト」から「（ａ＋１）セル」に増加したとき
に、増加したと判定する。そしてその判定が行われる
と、該当仮想ルート識別子はＦＩＦＯ１０４に書き込ま
れる。読み出しはこのＦＩＦＯ１０４の出力仮想ルート
識別子により、セルバッファ１０１から読み出される。
この読み出されたＡＴＭセルはＡＡＬ処理部１０５およ
びＡＴＭ処理部１０６を通してＡＴＭのオーバヘッドを
付加され送出される。ＦＩＦＯ１０４の大きさは、ＳＴ
Ｍ側に割り当てられたチャネル数分（Ｎチャネル）存在
すればよい。またセルバッファの最小は（２Ｎ＋１）個
のセル分となる。
別子の所属するセルバッファの大きさが、例えば「ａセ
ル＋ｘバイト」から「（ａ＋１）セル」に増加したとき
に、増加したと判定する。そしてその判定が行われる
と、該当仮想ルート識別子はＦＩＦＯ１０４に書き込ま
れる。読み出しはこのＦＩＦＯ１０４の出力仮想ルート
識別子により、セルバッファ１０１から読み出される。
この読み出されたＡＴＭセルはＡＡＬ処理部１０５およ
びＡＴＭ処理部１０６を通してＡＴＭのオーバヘッドを
付加され送出される。ＦＩＦＯ１０４の大きさは、ＳＴ
Ｍ側に割り当てられたチャネル数分（Ｎチャネル）存在
すればよい。またセルバッファの最小は（２Ｎ＋１）個
のセル分となる。
【００１０】この理由は次の通りである。ＳＴＭ信号に
おける各チャネルの生成周期をｔiとする。ある時間ｔ
＝０から観察を始め、時間ｔはＳＴＭデータが入力する
毎に＋１すると仮定する。この時間以降の各チャネルに
おけるセルの生成数はステップ関数となるが、その上限
は式１で示される。読出側のインタフェースはＡＴＭセ
ルが他のレイヤとオーバーヘッドなく敷き詰められてい
るフルＡＴＭインタフェース とする
おける各チャネルの生成周期をｔiとする。ある時間ｔ
＝０から観察を始め、時間ｔはＳＴＭデータが入力する
毎に＋１すると仮定する。この時間以降の各チャネルに
おけるセルの生成数はステップ関数となるが、その上限
は式１で示される。読出側のインタフェースはＡＴＭセ
ルが他のレイヤとオーバーヘッドなく敷き詰められてい
るフルＡＴＭインタフェース とする
【００１１】
【数１】
【００１２】この式において、０≦ａi ＜１となるの
は、ｔ＝０の時点において、１セルを超えない範囲でＳ
ＴＭデータの蓄積があり得るからである。従って全ての
チャネルにおけるセル発生数はチャネル数をＮとすると
次の式２上にプロットされる。
は、ｔ＝０の時点において、１セルを超えない範囲でＳ
ＴＭデータの蓄積があり得るからである。従って全ての
チャネルにおけるセル発生数はチャネル数をＮとすると
次の式２上にプロットされる。
【００１３】
【数２】
【００１４】ＳＴＭ信号が全てバッファに格納されると
仮定すると、ｔ＝０以後にそのバッファから読み出され
るセルの数もステップ関数となるが、その下限は次の式
３で示される。
仮定すると、ｔ＝０以後にそのバッファから読み出され
るセルの数もステップ関数となるが、その下限は次の式
３で示される。
【００１５】
【数３】
【００１６】すなわち、ＳＴＭデータの書き込み中はセ
ル単位ではなくバイト単位に書き込まれていく。書き込
みアドレステーブル２０７は各ＶＰ毎に現在書き込み中
であるセルブロックアドレスと、そのセルブロックアド
レス内におけるオフセットアドレスを有している。ある
ＶＰに対応してセルバッファへの書き込みが発生する
と、書込側の仮想ルート識別子の番号により書き込みア
ドレステーブルが参照され、そのＶＰのセルブロックア
ドレス２１１とそのセルブロック内におけるオフセット
アドレス２１０として、セルバッファ２０１に与えられ
る。キュー長管理部２０６は同時にオフセットアドレス
２１０の＋１カウントアップを行い、書き込みアドレス
テーブル２０７を更新する。またキュー長管理部２０６
はオフセットアドレスが規定の値、例えば４８バイトに
達したとき、そのセルブロックアドレスを該当ＶＰの読
み出し用ＦＩＦＯに書き込む。結果としてオフセットア
ドレスは０〜規定の値、例えば４７＝４８−１間でカウ
ントアップし、０にリセットされる動作となる。そのＶ
Ｐにおいて、次のＳＴＭデータの入力が発生したとき
は、空きセルＦＩＦＯ２０４からセルブロックアドレス
を読み出し、書き込みアドレス用テーブル２０７を更新
し、同テーブルのオフセットアドレスを０にクリアす
る。
ル単位ではなくバイト単位に書き込まれていく。書き込
みアドレステーブル２０７は各ＶＰ毎に現在書き込み中
であるセルブロックアドレスと、そのセルブロックアド
レス内におけるオフセットアドレスを有している。ある
ＶＰに対応してセルバッファへの書き込みが発生する
と、書込側の仮想ルート識別子の番号により書き込みア
ドレステーブルが参照され、そのＶＰのセルブロックア
ドレス２１１とそのセルブロック内におけるオフセット
アドレス２１０として、セルバッファ２０１に与えられ
る。キュー長管理部２０６は同時にオフセットアドレス
２１０の＋１カウントアップを行い、書き込みアドレス
テーブル２０７を更新する。またキュー長管理部２０６
はオフセットアドレスが規定の値、例えば４８バイトに
達したとき、そのセルブロックアドレスを該当ＶＰの読
み出し用ＦＩＦＯに書き込む。結果としてオフセットア
ドレスは０〜規定の値、例えば４７＝４８−１間でカウ
ントアップし、０にリセットされる動作となる。そのＶ
Ｐにおいて、次のＳＴＭデータの入力が発生したとき
は、空きセルＦＩＦＯ２０４からセルブロックアドレス
を読み出し、書き込みアドレス用テーブル２０７を更新
し、同テーブルのオフセットアドレスを０にクリアす
る。
【００１７】このときＳＴＭデータの書き込みの結果、
そのセルブロック内のオフセットアドレスが規定値に達
したとき、そのセルブロックアドレスが該当ＶＰの読み
出し用ＦＩＦＯに書かれるが、同時に該当ＶＰの値その
ものがＦＩＦＯ１０４に書かれる。読み出しのＡＴＭ側
ではこのＦＩＦＯ１０４の出力を読み出し、次に出力す
べきＡＴＭセルの仮想ルート識別子を決定する。その仮
想ルート識別子の読み出しセルブロックアドレスＦＩＦ
Ｏ２０５の出力から、ＲＡＭ２０１の具体的なセルブロ
ックアドレスを特定し、また読み出し用オフセットアド
レステーブルから、該当セルブロック内のオフセットア
ドレスを特定し、ペイロード分の読み出しを行う。その
セルブロックから完全に読み出しを完了すれば、前述の
読み出しアドレスのＦＩＦＯの読み出し位置を次のアド
レスポイントに更新する。また、読み終わった後のオフ
セットアドレス値も、読み出し用オフセットアドレス用
ＦＩＦＯ２０８において更新する。読み出されたＡＴＭ
セルは図１のＡＡＬ処理部１０５及びＡＴＭ処理部１０
６を通してＡＴＭのオーバーヘッドを付加されて送出さ
れる。
そのセルブロック内のオフセットアドレスが規定値に達
したとき、そのセルブロックアドレスが該当ＶＰの読み
出し用ＦＩＦＯに書かれるが、同時に該当ＶＰの値その
ものがＦＩＦＯ１０４に書かれる。読み出しのＡＴＭ側
ではこのＦＩＦＯ１０４の出力を読み出し、次に出力す
べきＡＴＭセルの仮想ルート識別子を決定する。その仮
想ルート識別子の読み出しセルブロックアドレスＦＩＦ
Ｏ２０５の出力から、ＲＡＭ２０１の具体的なセルブロ
ックアドレスを特定し、また読み出し用オフセットアド
レステーブルから、該当セルブロック内のオフセットア
ドレスを特定し、ペイロード分の読み出しを行う。その
セルブロックから完全に読み出しを完了すれば、前述の
読み出しアドレスのＦＩＦＯの読み出し位置を次のアド
レスポイントに更新する。また、読み終わった後のオフ
セットアドレス値も、読み出し用オフセットアドレス用
ＦＩＦＯ２０８において更新する。読み出されたＡＴＭ
セルは図１のＡＡＬ処理部１０５及びＡＴＭ処理部１０
６を通してＡＴＭのオーバーヘッドを付加されて送出さ
れる。
【００１８】読出セル速度が書き込みセル速度より大き
い場合、どんなに多くのセルがバッファに溜まっていて
も、ある時間後にそのバッファは空になるはずである。
図３を参照して説明すると、読出セル数を示すステップ
関数の上限の直線から、書込セル数のステップ関数の下
限の直線の差により、バッファに溜まっているセル数を
見積もることができる。但し、バッファの大きさは無限
大と仮定する。図中において、丸付き数字１は式２によ
る書き込みセル数を示し、丸付き数字２は式３による読
み出しセル数を示す。図４にバッファ内におけるセル数
を表示した図を示す。前述のような条件では、バッファ
内のセル数は一定時間後に必ず０になる。ここで、バッ
ファ内における最大のセル蓄積がいくつまで行われ得る
かを検討すると、セルバッファ内に蓄積されているセル
数は式１にプロットされる入力セル数から式２上にプロ
ットされる出力セル数を引いたものである。その差の最
大は図３において丸付き数字３で示される長さである。
これは式１において、式２とｔ軸の交点となる値を代入
した場合である。
い場合、どんなに多くのセルがバッファに溜まっていて
も、ある時間後にそのバッファは空になるはずである。
図３を参照して説明すると、読出セル数を示すステップ
関数の上限の直線から、書込セル数のステップ関数の下
限の直線の差により、バッファに溜まっているセル数を
見積もることができる。但し、バッファの大きさは無限
大と仮定する。図中において、丸付き数字１は式２によ
る書き込みセル数を示し、丸付き数字２は式３による読
み出しセル数を示す。図４にバッファ内におけるセル数
を表示した図を示す。前述のような条件では、バッファ
内のセル数は一定時間後に必ず０になる。ここで、バッ
ファ内における最大のセル蓄積がいくつまで行われ得る
かを検討すると、セルバッファ内に蓄積されているセル
数は式１にプロットされる入力セル数から式２上にプロ
ットされる出力セル数を引いたものである。その差の最
大は図３において丸付き数字３で示される長さである。
これは式１において、式２とｔ軸の交点となる値を代入
した場合である。
【００１９】図において、明らかに最初はバッファ内に
セルが存在している。また、出力においてはセル長の周
期でセルが読み出される（もし、セルバッファ内にセル
が存在しなければ、空きセルが読み出される）ので、１
＜５３である。また入力セル速度は出力セル速度より小
さくなることは前提条件であることから次のようにな
る。
セルが存在している。また、出力においてはセル長の周
期でセルが読み出される（もし、セルバッファ内にセル
が存在しなければ、空きセルが読み出される）ので、１
＜５３である。また入力セル速度は出力セル速度より小
さくなることは前提条件であることから次のようにな
る。
【００２０】
【数４】
【００２１】以上のことよりバッファの内部には、最大
チャネル数分（Ｎ）のセルが存在していることになり、
またチャネル毎にセルになりつつあるバッファ分が存在
していることになる。したがってセルバッファの全体容
量は次の式で示される。
チャネル数分（Ｎ）のセルが存在していることになり、
またチャネル毎にセルになりつつあるバッファ分が存在
していることになる。したがってセルバッファの全体容
量は次の式で示される。
【００２２】 式５：セル番号（#of cells）＝Ｎ＋Ｎ＝２Ｎ
【００２３】なお、ＳＴＭ側におけるチャネル割り当て
によるセル生成周期は周期的と規定したが、セル生成周
期がバースト的になるようなＳＴＭ側のチャネルを割り
当てたときは、セル生成速度のピーク速度を前述の１／
ｔi パラメータに代入することで安全側の見積もりが可
能である。
によるセル生成周期は周期的と規定したが、セル生成周
期がバースト的になるようなＳＴＭ側のチャネルを割り
当てたときは、セル生成速度のピーク速度を前述の１／
ｔi パラメータに代入することで安全側の見積もりが可
能である。
【００２４】次にセルバッファ内の共有バッファとして
の働きを説明する。図２のＲＡＭ２０１はセルの大きさ
を１単位とするブロックから構成されている。このＲＡ
Ｍ内には各仮想ルート識別子に対応した総仮想ルート識
別子数（＝総チャネル数＝Ｎ）のキューが存在してい
る。但し、各々のキュー内におけるセル数の並びはラン
ダムである。各キューの並びは、仮想ルート識別子毎に
セルブロックアドレスをＦＩＦＯの形で管理することが
可能である。このＦＩＦＯは記号２０５−１〜２０５−
Ｎで示されるもので、読み出しアドレス用のＦＩＦＯで
ある。
の働きを説明する。図２のＲＡＭ２０１はセルの大きさ
を１単位とするブロックから構成されている。このＲＡ
Ｍ内には各仮想ルート識別子に対応した総仮想ルート識
別子数（＝総チャネル数＝Ｎ）のキューが存在してい
る。但し、各々のキュー内におけるセル数の並びはラン
ダムである。各キューの並びは、仮想ルート識別子毎に
セルブロックアドレスをＦＩＦＯの形で管理することが
可能である。このＦＩＦＯは記号２０５−１〜２０５−
Ｎで示されるもので、読み出しアドレス用のＦＩＦＯで
ある。
【００２５】ＦＩＦＯ２０５から読み出されたセルブロ
ックのアドレスを元に該当仮想ルート識別子のキューの
先頭のセルがＲＡＭ２０１から読み出される。読み出さ
れたアドレスは空きとなるので、該当セル読み出し後、
空きアドレスのリストの形で管理する空きアドレス用の
ＦＩＦＯ２０４に書き込まれる。ＲＡＭ２０１の書き込
みはバイト単位なので、ＲＡＭ２０１の書き込みアドレ
スは各仮想ルート識別子毎に、セルブロックアドレス２
１１と書き込み中のセルブロック内のオフセット情報２
１０により表される。なお、ＦＩＦＯ２０５はＶＰ毎に
存在している。従って仮想ルート識別子判定部１０２に
よる仮想ルート識別子をキュー長管理部でデコードする
ことによって判定できる。またセルバッファは複数のセ
ルブロックが例えばマトリクス状に構成されており、個
々のセルブロックの位置はセルブロックアドレスにより
規定される。
ックのアドレスを元に該当仮想ルート識別子のキューの
先頭のセルがＲＡＭ２０１から読み出される。読み出さ
れたアドレスは空きとなるので、該当セル読み出し後、
空きアドレスのリストの形で管理する空きアドレス用の
ＦＩＦＯ２０４に書き込まれる。ＲＡＭ２０１の書き込
みはバイト単位なので、ＲＡＭ２０１の書き込みアドレ
スは各仮想ルート識別子毎に、セルブロックアドレス２
１１と書き込み中のセルブロック内のオフセット情報２
１０により表される。なお、ＦＩＦＯ２０５はＶＰ毎に
存在している。従って仮想ルート識別子判定部１０２に
よる仮想ルート識別子をキュー長管理部でデコードする
ことによって判定できる。またセルバッファは複数のセ
ルブロックが例えばマトリクス状に構成されており、個
々のセルブロックの位置はセルブロックアドレスにより
規定される。
【００２６】その仮想ルート識別子のバイトデータが新
たに来た場合すなわち、ＳＴＭ側のデータがきた場合
は、先のオフセットを＋１加算して、また新たなオフセ
ット情報として書き込みアドレステーブル２０７に格納
する。セルの大きさと一致した場合は、デコーダ２０２
ａをイネーブル信号２１５によってイネーブル状態にす
ることで、新規のセルブロックアドレスの発生と格納を
起動する。もちろん入力側では多数のＳＴＭのチャネル
が多重されている。図１の仮想ルート識別子判定部１０
２で時間情報からどのＳＴＭのチャネルがどのＶＰに対
応するのかを判定して該当仮想ルート識別子をセルバッ
ファ１０１に与える。
たに来た場合すなわち、ＳＴＭ側のデータがきた場合
は、先のオフセットを＋１加算して、また新たなオフセ
ット情報として書き込みアドレステーブル２０７に格納
する。セルの大きさと一致した場合は、デコーダ２０２
ａをイネーブル信号２１５によってイネーブル状態にす
ることで、新規のセルブロックアドレスの発生と格納を
起動する。もちろん入力側では多数のＳＴＭのチャネル
が多重されている。図１の仮想ルート識別子判定部１０
２で時間情報からどのＳＴＭのチャネルがどのＶＰに対
応するのかを判定して該当仮想ルート識別子をセルバッ
ファ１０１に与える。
【００２７】読出側では各仮想ルート識別子毎にオフセ
ット情報２１２を格納し、読み出し時は＋１して更新す
る。１セルブロック読み出した後は、該当ＶＰの読み出
しアドレスにＦＩＦＯ２０５より新たなセルブロックア
ドレスを読み出し、また読み出し用オフセットテーブル
２０８のオフセットアドレスを０にクリアする。キュー
長管理部２０６は各仮想ルート識別子のキュー長管理を
行っており、各ＶＰにおいて書き込み中のセルブロック
に規定値、例えば４８バイトを書き込んだ後、該当ＶＰ
の読み出し用ＦＩＦＯにそのセルブロックアドレスを書
き込み、また空きセル用ＦＩＦＯ２０４から使用できる
セルブロックアドレスを読み出して、書き込みアドレス
テーブル２０７を更新する。また書き込みアドレステー
ブル２０７のオフセットアドレスは０とする。同時に該
当仮想ルート識別子を書き込む。なおこれらの処理はキ
ュー長管理部２０６が空きアドレス用ＦＩＦＯ２０４、
仮想ルート識別子毎の読み出しアドレス用ＦＩＦＯ２０
５、アドレス値テーブル２０７及び２０８に対して行
い、現状のキュー長を図１のＦＩＦＯ１０４に出力し
て、ＡＴＭ側におけるセルの読み出し順序決定に使用さ
れる。
ット情報２１２を格納し、読み出し時は＋１して更新す
る。１セルブロック読み出した後は、該当ＶＰの読み出
しアドレスにＦＩＦＯ２０５より新たなセルブロックア
ドレスを読み出し、また読み出し用オフセットテーブル
２０８のオフセットアドレスを０にクリアする。キュー
長管理部２０６は各仮想ルート識別子のキュー長管理を
行っており、各ＶＰにおいて書き込み中のセルブロック
に規定値、例えば４８バイトを書き込んだ後、該当ＶＰ
の読み出し用ＦＩＦＯにそのセルブロックアドレスを書
き込み、また空きセル用ＦＩＦＯ２０４から使用できる
セルブロックアドレスを読み出して、書き込みアドレス
テーブル２０７を更新する。また書き込みアドレステー
ブル２０７のオフセットアドレスは０とする。同時に該
当仮想ルート識別子を書き込む。なおこれらの処理はキ
ュー長管理部２０６が空きアドレス用ＦＩＦＯ２０４、
仮想ルート識別子毎の読み出しアドレス用ＦＩＦＯ２０
５、アドレス値テーブル２０７及び２０８に対して行
い、現状のキュー長を図１のＦＩＦＯ１０４に出力し
て、ＡＴＭ側におけるセルの読み出し順序決定に使用さ
れる。
【００２８】
【発明の効果】以上説明したように、従来はＡＴＭ出力
側のセルの読み出し順序のスケジューリングが単純な場
合、個々のＶＰの該当するセルバッファを十分大きくし
なければならないので、ここのＶＰに該当するセルバッ
ファを小さくし、どのようなＳＴＭ側の速度にも適応で
きるスケジューリング法を見つけるのが困難であったが
本発明ではセルバッファを最小にし、スケジューリング
をどのようなＳＴＭの速度の組合せに対しても自動的に
対応できる。すなわち、この発明ではセルバッファとし
ての共有メモリ形のバッファをセルブロック単位に使用
し、新しくキュー内のセル数が一つ増えたとき仮想ルー
ト識別子をＦＩＦＯに格納し、ＦＣＦＳ（Ｆｉｒｓｔ
ＣｏｍｅＦｉｒｓｔ Ｓｅｒｖｅ）で読出セルの仮想ル
ート識別子として使用している。また、このＦＣＦＳを
実現するＦＩＦＯの深さは全チャネル数分で良く、また
セルバッファの深さは２Ｎのみあれば良いので、共有バ
ッファによるセルバッファ内のキューを管理するＦＩＦ
Ｏがハード構成として増えるが、セルバッファはセル長
の整数倍で増加することを考慮すれば、全体のメモリ量
は他の方式に比べて小さくなる。つまりハードウェア構
成としては回路規模および消費電力の低減化が図れる。
またＳＴＭ側のチャネルの割り当ては、全体の総チャネ
ル数がＮを越えない制約の元に、完全に自由なタイムス
ロットの組み合わせで６４ｋｂｐｓ×ｎの速度でそれぞ
れ設定できる。運用のための情報は、どのタイムスロッ
トがどの仮想ルート識別子に対応するかのテーブル（仮
想ルート識別子判定部１０２）だけであり、それ以外の
必要なＡＴＭセルの読み出し順序およびセルバッファ内
の格納は全てこのアーキテクチャ内では自動的に行われ
るという効果を有する。
側のセルの読み出し順序のスケジューリングが単純な場
合、個々のＶＰの該当するセルバッファを十分大きくし
なければならないので、ここのＶＰに該当するセルバッ
ファを小さくし、どのようなＳＴＭ側の速度にも適応で
きるスケジューリング法を見つけるのが困難であったが
本発明ではセルバッファを最小にし、スケジューリング
をどのようなＳＴＭの速度の組合せに対しても自動的に
対応できる。すなわち、この発明ではセルバッファとし
ての共有メモリ形のバッファをセルブロック単位に使用
し、新しくキュー内のセル数が一つ増えたとき仮想ルー
ト識別子をＦＩＦＯに格納し、ＦＣＦＳ（Ｆｉｒｓｔ
ＣｏｍｅＦｉｒｓｔ Ｓｅｒｖｅ）で読出セルの仮想ル
ート識別子として使用している。また、このＦＣＦＳを
実現するＦＩＦＯの深さは全チャネル数分で良く、また
セルバッファの深さは２Ｎのみあれば良いので、共有バ
ッファによるセルバッファ内のキューを管理するＦＩＦ
Ｏがハード構成として増えるが、セルバッファはセル長
の整数倍で増加することを考慮すれば、全体のメモリ量
は他の方式に比べて小さくなる。つまりハードウェア構
成としては回路規模および消費電力の低減化が図れる。
またＳＴＭ側のチャネルの割り当ては、全体の総チャネ
ル数がＮを越えない制約の元に、完全に自由なタイムス
ロットの組み合わせで６４ｋｂｐｓ×ｎの速度でそれぞ
れ設定できる。運用のための情報は、どのタイムスロッ
トがどの仮想ルート識別子に対応するかのテーブル（仮
想ルート識別子判定部１０２）だけであり、それ以外の
必要なＡＴＭセルの読み出し順序およびセルバッファ内
の格納は全てこのアーキテクチャ内では自動的に行われ
るという効果を有する。
【図１】 本発明のアーキテクチャの全体図を示すブロ
ック図である。
ック図である。
【図２】 本発明のセルバッファ内の構成を示すブロッ
ク図である。
ク図である。
【図３】 セルバッファモデルにおける書き込み側のセ
ル発生数と読み出し側のセル発生数の関係を示すグラフ
である。
ル発生数と読み出し側のセル発生数の関係を示すグラフ
である。
【図４】 セルバッファにおけるセル数の変化を図５に
対応させて示すグラフである。
対応させて示すグラフである。
【図５】 従来装置の一例を示す図である。
【図６】 従来装置の他の例を示す図である。
１０１…セルバッファ、１０２…仮想ルート識別子判定
部、１０４…ＦＩＦＯ、１０５…ＡＡＬ処理部、２０１
…ＲＡＭ、２０３…各仮想ルート識別子のキュー、２０
４…空きアドレス用ＦＩＦＯ、２０５…仮想ルート識別
子毎の読出アドレス用ＦＩＦＯ、２０６…キュー長管理
部、２０７，２０８…アドレス値テーブル、２１０…セ
ルブロック内における書込アドレス、２１１…セルブロ
ックを示す書込アドレス、２１２…セルブロック内にお
ける読出アドレス、２１３…セルブロックを示す読出ア
ドレス、２１４…各仮想ルート識別子のキュー長。
部、１０４…ＦＩＦＯ、１０５…ＡＡＬ処理部、２０１
…ＲＡＭ、２０３…各仮想ルート識別子のキュー、２０
４…空きアドレス用ＦＩＦＯ、２０５…仮想ルート識別
子毎の読出アドレス用ＦＩＦＯ、２０６…キュー長管理
部、２０７，２０８…アドレス値テーブル、２１０…セ
ルブロック内における書込アドレス、２１１…セルブロ
ックを示す書込アドレス、２１２…セルブロック内にお
ける読出アドレス、２１３…セルブロックを示す読出ア
ドレス、２１４…各仮想ルート識別子のキュー長。
Claims (2)
- 【請求項１】 フレーム周期に複数の回線が時分割多重
化されているＳＴＭフレームをセル単位のＡＴＭ信号に
変換する多重ＳＴＭ／ＡＴＭ変換装置において、 ＳＴＭフレームにおけるタイムスロット位置に応じてＡ
ＴＭ信号における仮想ルート識別子番号を対応させる仮
想ルート識別子判定部と、 前記ＳＴＭフレームデータが前記仮想ルート識別子毎の
キューとして共有バッファ方式により格納されるセルバ
ッファと、 前記ＳＴＭフレームデータが前記セルバッファに書き込
まれる際に前記仮想ルート識別子の前記セルバッファ内
におけるキュー長からそのキューに存在するセル数が増
えたときセル数の増えた仮想ルート識別子を格納するＦ
ＩＦＯと、 前記セルバッファの出力に対しＡＡＬレイヤのオーバヘ
ッドを付加するＡＡＬ処理部と、 ＡＴＭレイヤのオーバヘッドを付加するＡＴＭ処理部よ
りなることを特徴とする多重ＳＴＭ／ＡＴＭ変換装置。 - 【請求項２】 請求項１において、 セルバッファはセル単位で管理される共有バッファ構成
で、ＳＴＭデータ入力時は書き込み中のセルブロックア
ドレス及びそのセルブロック内におけるオフセット値を
書き込みアドレステーブルから参照して該当アドレスに
書き込み、書き込み中のセルブロック内におけるオフセ
ット値がセル内に可能な最大値となった場合は次のセル
ブロックのアドレスを空きアドレス用ＦＩＦＯから参照
し新規の書き込みアドレスとして使用し、読み出し時は
ＰＶＣ毎の読み出しアドレスＦＩＦＯからそのＰＶＣの
キューの先頭に位置するセルブロックを参照し、更に読
み出し中のセルブロック内におけるセルオフセット値を
オフセットテーブルから参照して、ＡＴＭセルデータを
読み出すことを特徴とする多重ＳＴＭ／ＡＴＭ変換装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11058295A JP2780669B2 (ja) | 1995-05-09 | 1995-05-09 | 多重ｓｔｍ／ａｔｍ変換装置 |
| US08/647,040 US5764637A (en) | 1995-05-09 | 1996-05-09 | STM/ATM converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11058295A JP2780669B2 (ja) | 1995-05-09 | 1995-05-09 | 多重ｓｔｍ／ａｔｍ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307425A true JPH08307425A (ja) | 1996-11-22 |
| JP2780669B2 JP2780669B2 (ja) | 1998-07-30 |
Family
ID=14539503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11058295A Expired - Fee Related JP2780669B2 (ja) | 1995-05-09 | 1995-05-09 | 多重ｓｔｍ／ａｔｍ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5764637A (ja) |
| JP (1) | JP2780669B2 (ja) |
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