JP3069224B2 - トラヒックシェーピング装置 - Google Patents
トラヒックシェーピング装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ（非同期転送モ
ード）網において、ＶＰ（バーチャルパス）、ＶＣ（バ
ーチャルチャネル）におけるセル遅延ゆらぎを吸収する
ためのトラヒック制御装置に関するものである。
ード）網において、ＶＰ（バーチャルパス）、ＶＣ（バ
ーチャルチャネル）におけるセル遅延ゆらぎを吸収する
ためのトラヒック制御装置に関するものである。
【０００２】
【従来の技術】ＡＴＭ転送方式ではセルと呼ばれる固定
長のパケットを転送する。ＡＴＭ網において、ＶＣ上の
セルはＶＰに多重化して転送されるが、ＡＴＭ転送方式
における多重化は非同期に行われるため、多重化装置や
スイッチ等を経由すると、バッファ内での待ち時間の相
違によりセル遅延ゆらぎが発生する。セル遅延ゆらぎに
より間隔が小さくなるセルがあるため、ＶＰ上でバース
トトラヒックとなり、網資源の使用効率が低下する。こ
の問題を解決する手段としてＶＰシェーピング装置が考
案されている。
長のパケットを転送する。ＡＴＭ網において、ＶＣ上の
セルはＶＰに多重化して転送されるが、ＡＴＭ転送方式
における多重化は非同期に行われるため、多重化装置や
スイッチ等を経由すると、バッファ内での待ち時間の相
違によりセル遅延ゆらぎが発生する。セル遅延ゆらぎに
より間隔が小さくなるセルがあるため、ＶＰ上でバース
トトラヒックとなり、網資源の使用効率が低下する。こ
の問題を解決する手段としてＶＰシェーピング装置が考
案されている。
【０００３】従来のＶＰシェーピング装置の概要を図４
を用いて説明する。セルを＃１、＃２、＃３で表し、セ
ルは図４の左から右へ進行するものと仮定する。41はＶ
Ｐシェーピング装置、42はバッファ、43はセル出力制御
部、44はＶＰ多重化装置である。ＶＰ多重化装置44によ
って多重化されたセルは、＃１、＃２、＃３の順序でＶ
Ｐシェーピング装置41に到着し、バッファ42に蓄積され
る。セル出力制御部43が予め定められた一定間隔でバッ
ファ42からセルを読み出すことにより、セルをＶＰ上で
一定間隔にすることを可能にする。しかし、従来のＶＰ
シェーピング装置は、ＶＰ上のセル間隔が予め定められ
た特定値より小さいセル、すなわちＶＰ上で受けた遅延
の小さいセルに、相対的に大きな遅延を与えることによ
って、ＶＰ上のセル間隔を一定にするため、個々のＶＣ
に着目した場合、ＶＰシェーピング装置が与えた遅延に
よりＶＣ上のセル遅延ゆらぎが大きくなる可能性があ
る。
を用いて説明する。セルを＃１、＃２、＃３で表し、セ
ルは図４の左から右へ進行するものと仮定する。41はＶ
Ｐシェーピング装置、42はバッファ、43はセル出力制御
部、44はＶＰ多重化装置である。ＶＰ多重化装置44によ
って多重化されたセルは、＃１、＃２、＃３の順序でＶ
Ｐシェーピング装置41に到着し、バッファ42に蓄積され
る。セル出力制御部43が予め定められた一定間隔でバッ
ファ42からセルを読み出すことにより、セルをＶＰ上で
一定間隔にすることを可能にする。しかし、従来のＶＰ
シェーピング装置は、ＶＰ上のセル間隔が予め定められ
た特定値より小さいセル、すなわちＶＰ上で受けた遅延
の小さいセルに、相対的に大きな遅延を与えることによ
って、ＶＰ上のセル間隔を一定にするため、個々のＶＣ
に着目した場合、ＶＰシェーピング装置が与えた遅延に
よりＶＣ上のセル遅延ゆらぎが大きくなる可能性があ
る。
【０００４】従来のＶＰシェーピング装置によるＶＣの
遅延ゆらぎ増加の事例を図５を用いて説明する。図５に
おいて、51はＶＰシェーピング装置、52はＶＰ多重化装
置である。セルを矢印で示し、図５の左から右へ移動す
るものと仮定する。ＶＣ１とＶＣ２のセルはそれぞれ一
定のセル間隔Ｔ０でＶＰ多重化装置52に到着する。しか
し、多重化装置52内での待ち合わせによりセル遅延ゆら
ぎ（ＣＤＶ）が生じ、ＶＣ１のセル間隔はＴ０＋ＣＤＶ
１、ＶＣ２のセル間隔はＴ０−ＣＤＶ２となる。従来の
ＶＰシェーピング方式においては、ＶＣのセル間隔を考
慮せず、ＶＰ上のセル間隔に基づき間隔を大きくするた
め、シェーピング装置通過後のセル遅延ゆらぎをそれぞ
れＣＤＶ１′、ＣＤＶ２′とすると、ＶＣ１の局所的な
セル間隔はＴ０＋ＣＤＶ１′（ＣＤＶ１＜ＣＤＶ１′）
と大きくなり、ＶＣ２の局所的なセル間隔はＴ０−ＣＤ
Ｖ２′（ＣＤＶ２＜ＣＤＶ２′）と小さくなる。このよ
うに従来のＶＰシェーピング装置において、個々のＶＣ
に着目した場合、ＶＣのセル遅延ゆらぎは増加する可能
性がある。セル遅延ゆらぎ吸収範囲を超える遅延を受け
たセルは廃棄されるため、特に音声信号等のリアルタイ
ム性が要求されるトラヒックにおいて、ＶＣのセル遅延
ゆらぎの増加は品質劣化につながる
遅延ゆらぎ増加の事例を図５を用いて説明する。図５に
おいて、51はＶＰシェーピング装置、52はＶＰ多重化装
置である。セルを矢印で示し、図５の左から右へ移動す
るものと仮定する。ＶＣ１とＶＣ２のセルはそれぞれ一
定のセル間隔Ｔ０でＶＰ多重化装置52に到着する。しか
し、多重化装置52内での待ち合わせによりセル遅延ゆら
ぎ（ＣＤＶ）が生じ、ＶＣ１のセル間隔はＴ０＋ＣＤＶ
１、ＶＣ２のセル間隔はＴ０−ＣＤＶ２となる。従来の
ＶＰシェーピング方式においては、ＶＣのセル間隔を考
慮せず、ＶＰ上のセル間隔に基づき間隔を大きくするた
め、シェーピング装置通過後のセル遅延ゆらぎをそれぞ
れＣＤＶ１′、ＣＤＶ２′とすると、ＶＣ１の局所的な
セル間隔はＴ０＋ＣＤＶ１′（ＣＤＶ１＜ＣＤＶ１′）
と大きくなり、ＶＣ２の局所的なセル間隔はＴ０−ＣＤ
Ｖ２′（ＣＤＶ２＜ＣＤＶ２′）と小さくなる。このよ
うに従来のＶＰシェーピング装置において、個々のＶＣ
に着目した場合、ＶＣのセル遅延ゆらぎは増加する可能
性がある。セル遅延ゆらぎ吸収範囲を超える遅延を受け
たセルは廃棄されるため、特に音声信号等のリアルタイ
ム性が要求されるトラヒックにおいて、ＶＣのセル遅延
ゆらぎの増加は品質劣化につながる
【０００５】
【発明が解決しようとする課題】本発明は、従来のＶＰ
シェーピング装置によって生じるＶＰ内の個々のＶＣ上
のセル遅延ゆらぎの増加を抑制したトラヒックシェーピ
ング装置を提供することを目的とするものである。
シェーピング装置によって生じるＶＰ内の個々のＶＣ上
のセル遅延ゆらぎの増加を抑制したトラヒックシェーピ
ング装置を提供することを目的とするものである。
【０００６】
【課題を解決するための手段】本発明のトラヒックシェ
ーピング装置は、上記の目的を達成するため、到着した
セルのＶＣＩ、ＶＰＩを識別し、ＶＣ毎に分離する手
段、分離したセルをＶＣ毎に蓄積するバッファ、ＶＣ毎
のセル出力間隔を計測する第１カウンタ、各バッファに
蓄積されたセル数を計測する第２カウンタ、前記第２カ
ウンタの値が０以外のときは前記第１カウンタの値があ
る値以上になったらＶＣ毎に設けたバッファから先頭セ
ルを出力し、該当する前記第１のカウンタをリセット
し、前記第２カウンタから１を減算する手段、ＶＣ毎に
設けたバッファから出力したセルをＶＰ毎に蓄積するバ
ッファ、ＶＰ毎に伝送路に出力するタイムスロットを予
め割り当てる手段、および、この割り当てに従いＶＰ毎
に設けたバッファからセルを伝送路に出力する手段を備
えたことを特徴とする。また、本発明の他のトラヒック
シェーピング装置は、到着したセルのＶＣＩ、ＶＰＩを
識別し、ＶＣ毎に分離する手段、分離したセルをＶＣ毎
に蓄積するバッファ、ＶＣ毎のセル出力間隔を計測する
第１カウンタ、各バッファに蓄積されたセル数を計測す
る第２カウンタ、前記第２カウンタの値が０以外のとき
は前記第１カウンタの値が各ＶＣの平均到着セル間隔よ
り小さなある値以上になったらＶＣ毎に出力要求を出す
手段、ＶＰ毎に伝送路に出力するタイムスロットを予め
割り当てる手段、この割り当てに従い各ＶＰに出力許可
を与える手段、出力許可を得たＶＰのうち出力するＶＣ
を選択する手段、および、選択されたＶＣのセルをＶＣ
毎に設けたバッファから伝送路へ出力し、該当する前記
第１カウンタをリセットし、前記第２カウンターから１
を減算する手段を備えたことを特徴とする。
ーピング装置は、上記の目的を達成するため、到着した
セルのＶＣＩ、ＶＰＩを識別し、ＶＣ毎に分離する手
段、分離したセルをＶＣ毎に蓄積するバッファ、ＶＣ毎
のセル出力間隔を計測する第１カウンタ、各バッファに
蓄積されたセル数を計測する第２カウンタ、前記第２カ
ウンタの値が０以外のときは前記第１カウンタの値があ
る値以上になったらＶＣ毎に設けたバッファから先頭セ
ルを出力し、該当する前記第１のカウンタをリセット
し、前記第２カウンタから１を減算する手段、ＶＣ毎に
設けたバッファから出力したセルをＶＰ毎に蓄積するバ
ッファ、ＶＰ毎に伝送路に出力するタイムスロットを予
め割り当てる手段、および、この割り当てに従いＶＰ毎
に設けたバッファからセルを伝送路に出力する手段を備
えたことを特徴とする。また、本発明の他のトラヒック
シェーピング装置は、到着したセルのＶＣＩ、ＶＰＩを
識別し、ＶＣ毎に分離する手段、分離したセルをＶＣ毎
に蓄積するバッファ、ＶＣ毎のセル出力間隔を計測する
第１カウンタ、各バッファに蓄積されたセル数を計測す
る第２カウンタ、前記第２カウンタの値が０以外のとき
は前記第１カウンタの値が各ＶＣの平均到着セル間隔よ
り小さなある値以上になったらＶＣ毎に出力要求を出す
手段、ＶＰ毎に伝送路に出力するタイムスロットを予め
割り当てる手段、この割り当てに従い各ＶＰに出力許可
を与える手段、出力許可を得たＶＰのうち出力するＶＣ
を選択する手段、および、選択されたＶＣのセルをＶＣ
毎に設けたバッファから伝送路へ出力し、該当する前記
第１カウンタをリセットし、前記第２カウンターから１
を減算する手段を備えたことを特徴とする。
【０００７】
【作用】本発明は、セルがＶＰシェーピング装置に到着
した時に、ＶＣＩ、ＶＰＩを識別し、ＶＣ毎にバッファ
に蓄積し、同一ＶＣの直前のセルが出力されてから特定
時間経過した後に次のセルを出力することにより、各Ｖ
Ｃの最小セル間隔をある間隔以上に維持する。また、伝
送路へのセル出力の際には、予め割り当てたタイムスロ
ット毎に決められたＶＰを出力することにより、ＶＰ毎
のセル間隔を一定に維持するＶＰシェーピングを行う。
した時に、ＶＣＩ、ＶＰＩを識別し、ＶＣ毎にバッファ
に蓄積し、同一ＶＣの直前のセルが出力されてから特定
時間経過した後に次のセルを出力することにより、各Ｖ
Ｃの最小セル間隔をある間隔以上に維持する。また、伝
送路へのセル出力の際には、予め割り当てたタイムスロ
ット毎に決められたＶＰを出力することにより、ＶＰ毎
のセル間隔を一定に維持するＶＰシェーピングを行う。
【０００８】以下、添付図面に基づき本発明の実施例を
詳細に説明する。 図１は本発明の第１の実施例の内容
を説明するためのトラヒックシェーピング装置の構成図
であり、図１（ａ）はトラヒックシェーピング装置の全
体を示し、図１（ｂ）はＶＣ出力制御部３の構成の詳細
を、また図１（ｃ）はＶＰ出力制御部５の構成の詳細を
示している。１は到着したセルのＶＣＩを識別し、ＶＣ
Ｉ毎にセルを振り分けるＶＣ分離部である。２はＶＣ毎
にセルを蓄積するＶＣ用バッファである。３はＶＣ用バ
ッファ２に蓄積するセルを判別し、またＶＣ用バッファ
からセルを読み出すＶＣ出力制御部である。ＶＣ出力制
御部３は、制御部131 と、ＶＣ毎のセル出力間隔を計測
するセル間隔カウンタ132 と、各バッファに蓄積された
セル数を計測する待ちセルカウンタ133 と、出力先のＶ
Ｐ用バッファを定めるＶＰＩ識別部134 より構成され
る。４はＶＰ用バッファで、ＶＣ用バッファ２から読み
出したセルをＶＰ毎に蓄積する。５はＶＰ毎に予め定め
られたタイムスロットでセルを出力するＶＰ出力制御部
である。ＶＰ出力制御部５は各ＶＰが出力するタイムス
ロットを割り当て、それに基づきＶＰ用バッファ４に出
力許可を出す読み出し制御部151 と、タイムスロット毎
に出力するＶＰの割り当てを記述した読み出し制御メモ
リ152 により構成される。ここで実線はセルの経路を、
破線は制御信号線を表している。
詳細に説明する。 図１は本発明の第１の実施例の内容
を説明するためのトラヒックシェーピング装置の構成図
であり、図１（ａ）はトラヒックシェーピング装置の全
体を示し、図１（ｂ）はＶＣ出力制御部３の構成の詳細
を、また図１（ｃ）はＶＰ出力制御部５の構成の詳細を
示している。１は到着したセルのＶＣＩを識別し、ＶＣ
Ｉ毎にセルを振り分けるＶＣ分離部である。２はＶＣ毎
にセルを蓄積するＶＣ用バッファである。３はＶＣ用バ
ッファ２に蓄積するセルを判別し、またＶＣ用バッファ
からセルを読み出すＶＣ出力制御部である。ＶＣ出力制
御部３は、制御部131 と、ＶＣ毎のセル出力間隔を計測
するセル間隔カウンタ132 と、各バッファに蓄積された
セル数を計測する待ちセルカウンタ133 と、出力先のＶ
Ｐ用バッファを定めるＶＰＩ識別部134 より構成され
る。４はＶＰ用バッファで、ＶＣ用バッファ２から読み
出したセルをＶＰ毎に蓄積する。５はＶＰ毎に予め定め
られたタイムスロットでセルを出力するＶＰ出力制御部
である。ＶＰ出力制御部５は各ＶＰが出力するタイムス
ロットを割り当て、それに基づきＶＰ用バッファ４に出
力許可を出す読み出し制御部151 と、タイムスロット毎
に出力するＶＰの割り当てを記述した読み出し制御メモ
リ152 により構成される。ここで実線はセルの経路を、
破線は制御信号線を表している。
【０００９】セルがトラヒックシェーピング装置に到着
すると、ＶＣ分離部１でＶＣＩ、ＶＰＩを識別し、各Ｖ
Ｃ用バッファ２にセルを振り分ける。ＶＣ用バッファ２
では、セル間隔カウンタ132 がある値以上で、かつ待ち
セルカウンタ133 が０であれば、ＶＰＩ識別部134 に従
い該当するＶＰ用バッファ４にセルを送出し、セル間隔
カウンタ132 をリセットする。ただしＶＰＩ識別部134
はＶＣ設定時に予め対応するＶＰＩを識別し、セルの出
力先を記憶しておく。それ以外の場合はＶＣ用バッファ
２に到着セルを蓄積し、待ちセルカウンタ133 の値に１
を加算する。待ちセルカウンタ133 が０でない場合、セ
ル間隔カウンタ132 がある値になると、先頭セルを該当
するＶＰ用バッファ４に出力し、待ちセルカウンタ133
の値から１を減算し、セル間隔カウンタ132 をリセット
する。以上のようにして、ＶＣのセル間隔は常にある値
以上となる。セルをＶＰ用バッファ４に出力する間隔の
ある値をＶＣの平均速度から導出した平均セル間隔に設
定することにより、最小セル間隔を平均セル間隔以上に
維持することが可能となる。
すると、ＶＣ分離部１でＶＣＩ、ＶＰＩを識別し、各Ｖ
Ｃ用バッファ２にセルを振り分ける。ＶＣ用バッファ２
では、セル間隔カウンタ132 がある値以上で、かつ待ち
セルカウンタ133 が０であれば、ＶＰＩ識別部134 に従
い該当するＶＰ用バッファ４にセルを送出し、セル間隔
カウンタ132 をリセットする。ただしＶＰＩ識別部134
はＶＣ設定時に予め対応するＶＰＩを識別し、セルの出
力先を記憶しておく。それ以外の場合はＶＣ用バッファ
２に到着セルを蓄積し、待ちセルカウンタ133 の値に１
を加算する。待ちセルカウンタ133 が０でない場合、セ
ル間隔カウンタ132 がある値になると、先頭セルを該当
するＶＰ用バッファ４に出力し、待ちセルカウンタ133
の値から１を減算し、セル間隔カウンタ132 をリセット
する。以上のようにして、ＶＣのセル間隔は常にある値
以上となる。セルをＶＰ用バッファ４に出力する間隔の
ある値をＶＣの平均速度から導出した平均セル間隔に設
定することにより、最小セル間隔を平均セル間隔以上に
維持することが可能となる。
【００１０】読み出し制御部151 では、各ＶＰのセル間
隔を維持するように、ＶＰの設定時に各ＶＰが出力する
タイムスロットを割り当て、この割り当てを読み出し制
御メモリ152 に記述する。また読み出し制御部151 は、
読み出し制御メモリ152 に基づき、次のタイムスロット
で出力する予定のＶＰに該当するＶＰ用バッファ４に出
力許可を出す。出力許可を受けたＶＰ用バッファ４にセ
ルがあれば先頭セルを、セルがなければ空セルを伝送路
に出力する。このため、読み出し制御メモリ152 の内容
の一例を表している図２に示したように、例えばＶＰ＃
１は周期２、ＶＰ＃２は周期４でＶＰＩ毎に一定の間隔
でセル転送が可能となる。
隔を維持するように、ＶＰの設定時に各ＶＰが出力する
タイムスロットを割り当て、この割り当てを読み出し制
御メモリ152 に記述する。また読み出し制御部151 は、
読み出し制御メモリ152 に基づき、次のタイムスロット
で出力する予定のＶＰに該当するＶＰ用バッファ４に出
力許可を出す。出力許可を受けたＶＰ用バッファ４にセ
ルがあれば先頭セルを、セルがなければ空セルを伝送路
に出力する。このため、読み出し制御メモリ152 の内容
の一例を表している図２に示したように、例えばＶＰ＃
１は周期２、ＶＰ＃２は周期４でＶＰＩ毎に一定の間隔
でセル転送が可能となる。
【００１１】次に、図３は本発明の第２の実施例の内容
を説明するためのトラヒックシェーピング装置の構成図
であり、図３（ａ）はトラヒックシェーピング装置の全
体を示し、図３（ｂ）はＶＣ出力制御部33の構成の詳細
を、また図３（ｃ）はＶＰ出力制御部34の構成の詳細を
示している。31はＶＣＩ、ＶＰＩを識別し、ＶＣ毎にセ
ルを分離するＶＣ分離部である。32はＶＣ毎に設けたバ
ッファである。33はＶＣ出力制御部で、制御部331 と、
ＶＣ毎のセル出力間隔を計測するセル間隔カウンタ332
と、各バッファに蓄積されたセル数を計測する待ちセル
カウンタ333 により構成されている。34はＶＰ出力制御
部で、ＶＣ競合制御部341 と、読み出し制御部342 と、
読み出し制御メモリ343 により構成されている。セルが
トラヒックシェーピング装置に到着すると、ＶＣ分離部
31でＶＣＩ、ＶＰＩを識別し、ＶＣ毎に分離する。バッ
ファ32ではセルをＶＣ毎に蓄積し、待ちセルカウンタ33
3に１を加算する。セル間隔カウンタ332 は、直前のセ
ルがバッファ32から出力されてからの経過時間をＶＣ毎
に計測し、待ちセルカウンタ333 はバッファ32内のセル
数を計測し、待ちセルカウンタ333 が０でない場合は、
セル間隔カウンタ332 がある値になると、すなわちＶＣ
のセル間隔がある間隔以上になると、ＶＰ出力制御部34
に出力要求を出す。このためＶＣのセル間隔は常にある
値以上となる。また、出力競合による遅延を考慮して、
出力要求を出すセル間隔を、平均到着セル間隔よりも小
さく設定することにより、出力競合による遅延を抑制
し、バーストが到着した場合のバッファからのセルの溢
れを防ぐことができる。
を説明するためのトラヒックシェーピング装置の構成図
であり、図３（ａ）はトラヒックシェーピング装置の全
体を示し、図３（ｂ）はＶＣ出力制御部33の構成の詳細
を、また図３（ｃ）はＶＰ出力制御部34の構成の詳細を
示している。31はＶＣＩ、ＶＰＩを識別し、ＶＣ毎にセ
ルを分離するＶＣ分離部である。32はＶＣ毎に設けたバ
ッファである。33はＶＣ出力制御部で、制御部331 と、
ＶＣ毎のセル出力間隔を計測するセル間隔カウンタ332
と、各バッファに蓄積されたセル数を計測する待ちセル
カウンタ333 により構成されている。34はＶＰ出力制御
部で、ＶＣ競合制御部341 と、読み出し制御部342 と、
読み出し制御メモリ343 により構成されている。セルが
トラヒックシェーピング装置に到着すると、ＶＣ分離部
31でＶＣＩ、ＶＰＩを識別し、ＶＣ毎に分離する。バッ
ファ32ではセルをＶＣ毎に蓄積し、待ちセルカウンタ33
3に１を加算する。セル間隔カウンタ332 は、直前のセ
ルがバッファ32から出力されてからの経過時間をＶＣ毎
に計測し、待ちセルカウンタ333 はバッファ32内のセル
数を計測し、待ちセルカウンタ333 が０でない場合は、
セル間隔カウンタ332 がある値になると、すなわちＶＣ
のセル間隔がある間隔以上になると、ＶＰ出力制御部34
に出力要求を出す。このためＶＣのセル間隔は常にある
値以上となる。また、出力競合による遅延を考慮して、
出力要求を出すセル間隔を、平均到着セル間隔よりも小
さく設定することにより、出力競合による遅延を抑制
し、バーストが到着した場合のバッファからのセルの溢
れを防ぐことができる。
【００１２】読み出し制御部342 は、図２に示すよう
に、各ＶＰのセル間隔を維持するように、ＶＰの設定時
に各ＶＰが出力するタイムスロットを割り当て、この割
り当てを読み出し制御メモリ343 に記述する。また、読
み出し制御部342 は、読み出し制御メモリ343 に基づ
き、次のタイムスロットで出力する予定のＶＰＩに該当
するＶＣ競合制御部341 に出力許可を出す。なお、ＶＣ
競合制御部341 はＶＰ毎に設ける。出力許可を受けたＶ
Ｃ競合制御部341 は、例えばトークン巡回方式により、
出力要求のあるＶＣＩの中から、出力するＶＣＩを決定
し、該当するＶＣ出力制御部33に出力許可を出す。出力
許可を受けたＶＣ出力制御部33はバッファの先頭セルを
出力し、セル間隔カウンタ332 をリセットし、待ちセル
カウンタ333から１を減算する。出力許可を受けたＶＰ
のうちのどのＶＣにも蓄積されたたセルがない場合、空
きセルを出力する。以上のことにより、図２に示したよ
うに、例えばＶＰ＃１は周期２、ＶＰ＃２は周期４でＶ
ＰＩ毎に一定の間隔でセル転送が可能となる。
に、各ＶＰのセル間隔を維持するように、ＶＰの設定時
に各ＶＰが出力するタイムスロットを割り当て、この割
り当てを読み出し制御メモリ343 に記述する。また、読
み出し制御部342 は、読み出し制御メモリ343 に基づ
き、次のタイムスロットで出力する予定のＶＰＩに該当
するＶＣ競合制御部341 に出力許可を出す。なお、ＶＣ
競合制御部341 はＶＰ毎に設ける。出力許可を受けたＶ
Ｃ競合制御部341 は、例えばトークン巡回方式により、
出力要求のあるＶＣＩの中から、出力するＶＣＩを決定
し、該当するＶＣ出力制御部33に出力許可を出す。出力
許可を受けたＶＣ出力制御部33はバッファの先頭セルを
出力し、セル間隔カウンタ332 をリセットし、待ちセル
カウンタ333から１を減算する。出力許可を受けたＶＰ
のうちのどのＶＣにも蓄積されたたセルがない場合、空
きセルを出力する。以上のことにより、図２に示したよ
うに、例えばＶＰ＃１は周期２、ＶＰ＃２は周期４でＶ
ＰＩ毎に一定の間隔でセル転送が可能となる。
【００１３】
【発明の効果】以上説明したように、本発明により、予
めＶＰ毎に出力するタイムスロットを割り当て、ＶＰ毎
にあるセル間隔で伝送路に出力する手段を備えることに
より、ＶＰ上のバースト発生を抑制し、バーストによる
網資源の使用率の低下を抑制するＶＰシェーピング装置
において、ＶＣ上でセル間隔がある値より小さなセルを
蓄積し、セル間隔がある値以上になった後に出力するこ
とにより、ＶＰシェーピングによって生じるＶＣの遅延
ゆらぎを抑制し、ＶＣの遅延品質を維持することが可能
となる。
めＶＰ毎に出力するタイムスロットを割り当て、ＶＰ毎
にあるセル間隔で伝送路に出力する手段を備えることに
より、ＶＰ上のバースト発生を抑制し、バーストによる
網資源の使用率の低下を抑制するＶＰシェーピング装置
において、ＶＣ上でセル間隔がある値より小さなセルを
蓄積し、セル間隔がある値以上になった後に出力するこ
とにより、ＶＰシェーピングによって生じるＶＣの遅延
ゆらぎを抑制し、ＶＣの遅延品質を維持することが可能
となる。
【図１】図１は本発明の一実施例のトラヒックシェーピ
ング装置の構成図であり、図１（ａ）はトラヒックシェ
ーピング装置の全体を示し、図１（ｂ）はＶＣ出力制御
部の構成の詳細を、図１（ｃ）はＶＰ出力制御部の構成
の詳細を示している。
ング装置の構成図であり、図１（ａ）はトラヒックシェ
ーピング装置の全体を示し、図１（ｂ）はＶＣ出力制御
部の構成の詳細を、図１（ｃ）はＶＰ出力制御部の構成
の詳細を示している。
【図２】図２は読み出しメモリの内容の一例を表す図で
ある。
ある。
【図３】図３は本発明の別の実施例のトラヒックシェー
ピング装置の構成図であり、図３（ａ）はトラヒックシ
ェーピング装置の全体を示し、図３（ｂ）はＶＣ出力制
御部の構成の詳細を、図３（ｃ）はＶＰ出力制御部の構
成の詳細を示している。
ピング装置の構成図であり、図３（ａ）はトラヒックシ
ェーピング装置の全体を示し、図３（ｂ）はＶＣ出力制
御部の構成の詳細を、図３（ｃ）はＶＰ出力制御部の構
成の詳細を示している。
【図４】図４は従来のＶＰシェーピング装置の構成図で
ある。
ある。
【図５】図５は従来のＶＰシェーピングがＶＣのＣＤＶ
を増加させる事例を示す図である。
を増加させる事例を示す図である。
１ ＶＣ分離部 ２ ＶＣ用バッファ ３ ＶＣ出力制御部 ４ ＶＰ用バッファ ５ ＶＰ出力制御部 31 ＶＣ分離部 32 バッファ 33 ＶＣ出力制御部 34 ＶＰ出力制御部 41 ＶＰシェーピング装置 42 バッファ 43 セル出力制御部 44 ＶＰ多重装置 51 ＶＰシェーピング装置 52 ＶＰ多重装置 131 制御部 132 セル間隔カウンタ 133 待ちセルカウンタ 134 ＶＰＩ識別部 151 読み出し制御部 152 読み出し制御メモリ 331 制御部 332 セル間隔カウンタ 333 待ちセルカウンタ 341 ＶＣ競合制御部 342 読み出し制御部 343 読み出し制御メモリ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−132434（ＪＰ，Ａ) 特開 平７−95211（ＪＰ，Ａ) 電子情報通信学会技術研究報告 ＳＳ Ｅ91−186（1992年３月７日) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56
Claims (2)
- 【請求項１】 ＡＴＭ転送方式におけるＶＣおよびＶＰ
のセル間隔を再生するトラヒックシェーピング装置にお
いて、 到着したセルのＶＣＩ、ＶＰＩを識別し、ＶＣ毎に分離
する手段、 分離したセルをＶＣ毎に蓄積するバッファ、 ＶＣ毎のセル出力間隔を計測する第１カウンタ、 各バッファに蓄積されたセル数を計測する第２カウン
タ、 前記第２カウンタの値が０以外のときは前記第１カウン
タの値がある値以上になったらＶＣ毎に設けたバッファ
から先頭セルを出力し、該当する前記第１のカウンタを
リセットし、前記第２カウンタから１を減算する手段、 ＶＣ毎に設けたバッファから出力したセルをＶＰ毎に蓄
積するバッファ、 ＶＰ毎に伝送路に出力するタイムスロットを予め割り当
てる手段、および、 この割り当てに従いＶＰ毎に設けたバッファからセルを
伝送路に出力する手段を備えたことを特徴とするトラヒ
ックシェーピング装置。 - 【請求項２】 ＡＴＭ転送方式におけるＶＣおよびＶＰ
のセル間隔を再生するトラヒックシェーピング装置にお
いて、 到着したセルのＶＣＩ、ＶＰＩを識別し、ＶＣ毎に分離
する手段、 分離したセルをＶＣ毎に蓄積するバッファ、 ＶＣ毎のセル出力間隔を計測する第１カウンタ、 各バッファに蓄積されたセル数を計測する第２カウン
タ、 前記第２カウンタの値が０以外のときは前記第１カウン
タの値が各ＶＣの平均到着セル間隔より小さなある値以
上になったらＶＣ毎に出力要求を出す手段、 ＶＰ毎に伝送路に出力するタイムスロットを予め割り当
てる手段、 この割り当てに従い各ＶＰに出力許可を与える手段、 出力許可を得たＶＰのうち出力するＶＣを選択する手
段、および、 選択されたＶＣのセルをＶＣ毎に設けたバッファから伝
送路へ出力し、該当する前記第１カウンタをリセット
し、前記第２カウンターから１を減算する手段を備えた
ことを特徴とするトラヒックシェーピング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24148693A JP3069224B2 (ja) | 1993-09-28 | 1993-09-28 | トラヒックシェーピング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24148693A JP3069224B2 (ja) | 1993-09-28 | 1993-09-28 | トラヒックシェーピング装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799494A JPH0799494A (ja) | 1995-04-11 |
| JP3069224B2 true JP3069224B2 (ja) | 2000-07-24 |
Family
ID=17075036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24148693A Expired - Fee Related JP3069224B2 (ja) | 1993-09-28 | 1993-09-28 | トラヒックシェーピング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3069224B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000031995A (ja) | 1998-07-15 | 2000-01-28 | Fujitsu Ltd | Ａｔｍ通信網のトラフィックシェーピング装置 |
| JP2009033514A (ja) * | 2007-07-27 | 2009-02-12 | Toyota Infotechnology Center Co Ltd | データ伝送システム |
-
1993
- 1993-09-28 JP JP24148693A patent/JP3069224B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術研究報告 ＳＳＥ９１−１８６（１９９２年３月７日） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799494A (ja) | 1995-04-11 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |