JP3044983B2 - Ａｔｍスイッチングシステムのセル制御方法 - Google Patents

Ａｔｍスイッチングシステムのセル制御方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、広帯域ＩＳＤＮに使用
されるＡＴＭスイッチングシステムに係わり、特に、Ｐ
ＶＣ（Permanent virtual connection）モードで行われ
るバーストデータの通信サービスに好適なＡＴＭスイッ
チングシステムに関する。
【０００２】
【従来の技術】広帯域ＩＳＤＮにおける通信サービスの
モードとして、ＳＶＣ（Switchedvirtual connection）
モードとＰＶＣ（Permanent virtual connection）モー
ドとがある。
【０００３】ＳＶＣモードは、呼設定（呼接続）時にＡ
ＴＭスイッチングシステム内で当該呼へＶＰＩ／ＶＣＩ
（Ｖｉｒｔｕａｌ ｐａｔｈ ｉｄｅｎｔｉｆｉｅｒ
／ Ｖｉｒｔｕａｌ ｃｈａｎｎｅｌ ｉｄｅｎｔｉｆ
ｉｅｒ）を付与し、ルーティング経路の確立と同時に当
該呼のための帯域を確保するようにしている。このた
め、ＳＶＣモードでは、ＡＴＭスイッチの各出力回線毎
の流入セル量が所定の帯域内に収まっており、各出力回
線対応に設ける出力セルバッファの記憶容量は比較的小
容量で済む。
【０００４】これに対して、ＰＶＣモードは、特定の通
信端末間に予め固定的にＶＰＩ／ＶＣＩを割り当ててお
き、端末装置が随時に専用回線的に通信できるようにし
たものである。ＰＶＣモードの通信については、ＡＴＭ
スイッチングシステム内では、上記ＳＶＣモードで行っ
ていたＶＰＩ／ＶＣＩ対応の帯域確保を省略しているた
め、同一出力回線に向かうＰＶＣモードの複数のバース
トデータが同時にＡＴスイッチに入力された場合、上記
出力回線と対をなすバッファメモリ中に出力回線の帯域
を越えた過剰のＡＴＭセルが流入し、バッファ容量以上
となった過剰セルは廃棄せざるを得ない状態に陥る。
【０００５】このようなセル廃棄を回避するためには、
例えば、同一出力方路の複数のバーストデータ発生に対
処できる十分なバッファ容量を予め用意しておく方式、
あるいは、ＰＶＣモード端末からのバーストデータの送
信に先だって、その都度、データ経路上の各システムで
必要な帯域を確保する方式が考えられる。
【０００６】
【発明が解決しようとする課題】然るに、端末装置のＲ
ＡＭやハードディスクから出力されるバーストデータ
は、１Ｍｂｉｔ〜１Ｇｂｉｔの量にも及ぶ場合があるた
め、ＡＴＭスイッチ内で複数のバーストデータに対処で
きるようなバッファ容量を予め用意する方式では、バッ
ファメモリの容量が膨大なものとなってしまい、メモリ
の利用効率の点からみても実用的でない。
【０００７】また、ＰＶＣモードのバーストデータ送信
の都度、帯域を確保する方式では、帯域確保のための所
要時間が無視できず、端末装置における通信の効率を低
下させるという問題がある。例えば、呼制御や帯域制御
等の制御情報をプロセッサに集め、該プロセッサからの
指令で各種の制御を行うようにしたＡＴＭスイッチング
システムを採用して、例えば、１０Ｍｂｉｔ程度のデー
タを１５０Ｍｂ／ｓ転送により１００ｍｓ以下で転送で
きる広帯域ＩＳＤＮを構成した場合、上述した帯域確保
のための所要時間がデータ転送の所要時間を越え、帯域
確保のためのオーバーヘッド時間がバーストデータ通信
のボトルネックとなる場合がある。上記オーバーヘッド
時間はプロセッサの処理能力を上げることによって或る
程度短縮できるが、このようなプロセッサ能力による改
善には限界がある。
【０００８】本発明の目的は、バーストデータの通信に
適した改良されたＡＴＭスイッチングシステムおよびＡ
ＴＭセル制御方式を提供することにある。
【０００９】本発明の他の目的は、各出力回線当りのバ
ッファメモリ容量が比較的小容量で済み、ＰＶＣモード
のバーストデータを効率良く通信できるようにしたＡＴ
ＭスイッチングシステムおよびＡＴＭセル制御方式を提
供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＡＴＭスイッチングシステムおよびＡＴＭ
セル制御方式では、同一出力回線に向かう複数のバース
トデータが時間的に重なってスイッチングシステムに流
入してきた場合に、それぞれのバーストデータの先頭セ
ル到着時に特定された１つまたは複数のバーストデータ
に属するセルのみを通過させ、他のバーストデータに属
したセルは廃棄処理するように制御したことを特徴とす
る。
【００１１】ここで、セルの通過／廃棄の選択は、例え
ば、出力回線の帯域に余裕がある時に先頭セルが到着し
たバーストデータに関しては、それに属したセルを全て
通過させ、帯域に余裕がない時に先頭セルが到着したバ
ーストデータに関しては、それ属したセルを全て廃棄対
象とする。
【００１２】更に詳述すると、例えば、出力回線対応に
出力帯域の利用状況、あるいは他のバーストデータによ
る使用の有無を示す状態情報を記憶しておき、各バース
トデータの先頭セルが到着した時点で上記状態情報に基
づいて、もし、当該バーストデータについて伝送を許容
できる状態にあれば、上記先頭セルのヘッダ情報の１部
を通過許容バーストの識別情報として登録すると共に、
上記先頭セルをバッファメモリに一時的に蓄積してお
く。先頭セルの到着時点で、出力回線の帯域が当該バー
ストデータの伝送を許容できない状態にあれば、上記先
頭セルは廃棄してしまう。バーストの先頭以外のセルが
到着した時は、該セルのヘッダが上記登録されたバース
ト識別情報を含むか否かによって、通過セルとするか廃
棄セルとするかの判定を行う。通過許容バーストの識別
情報は、当該バーストの最終セルの処理時点で登録を抹
消する。
【００１３】上記通過許容バーストの識別情報として
は、バーストデータ先頭セルのヘッダ部に含まれるＰＶ
Ｃ識別情報、例えば、ＶＣＩ（Ｖｉｒｔｕａｌ ｃｈａ
ｎｎｅｌ ｉｄｅｎｔｉｆｉｅｒ）、ＶＰＩ(Virtual p
ath identifier)、ＶＰＩとＶＣＩを結合した値、ＶＰ
Ｉの一部、ＶＣＩの一部、またはＶＰＩとＶＣＩを結合
した値の一部を利用できる。
【００１４】
【作用】本発明によれば、同一方路に向かう複数のバー
ストデータが時間的に重なって到着した場合でも、バー
ストデータの先頭セル到着時点で当該バーストデータの
通過許容の可否を決定し、通過を拒否したバーストデー
タについてはその後に到着するセルの全てを廃棄処理
し、通過を許容したバーストデータについてはその後の
到着セルの全てを通過できるようにしているため、輻輳
によるセル廃棄が全てのバーストに波及することを回避
でき、セル廃棄に起因して再送されるべきバーストデー
タの数を低減できる。
【００１５】また、本発明によれば、通過を拒否したバ
ーストデータについてはその後に到着するセルの全てを
廃棄処理するようにしているため、各出力回線対応に出
力セルを一時的に蓄積するのに必要なバッファメモリの
容量を小さくできる。
【００１６】
【実施例】図１は、本発明を適用するＡＴＭスイッチン
グシステムまたはＡＴＭ交換機の全体構成の１例を示
す。
【００１７】図において、Ｌ１−ｉ（ｉ＝１〜Ｎ）は入
力ライン、Ｌ６−ｉ（ｉ＝１〜Ｎ）は出力ラインであ
り、これらのラインは光信号または電気信号の形で固定
長パケット（ＡＴＭセル）を転送する。ラインＬ１−ｉ
とＬ１−ｉとが対をなして、例えば、端末装置に接続さ
れる加入者回路（あるいは他のスイッチングシステムに
接続される中継回路）を構成している。１はスイッチ、
２−ｉ（ｉ＝１〜Ｎ）は各加入者回路毎に設けられた回
線処理回路、３はラインＬ３とＬ４を介してスイッチ１
に接続され、制御バスＬ０を介して各回線処理部とスイ
ッチ１に接続された制御回路である。
【００１８】入力ラインＬ１−１〜Ｌ１−Ｎから入力さ
れたセルは、それぞれ回線処理回路２−１〜２−Ｎにお
いて、システム構成に応じた光／電気変換、伝送フレー
ム終端、セル同期等の処理と、ヘッダ変換およびスイッ
チ１が必要とするルーティング情報の付加が行われる。
【００１９】回線処理回路２−ｉからラインＬ２−ｉを
介してスイッチ１に入力されたセルは、ヘッダに付加さ
れたルーティング情報に従って、ラインＬ５−１〜Ｌ５
−ＮおよびＬ４の何れかに振り分けられる。ラインＬ５
−１〜Ｌ５−Ｎに出力されたセルは、回線処理回路２−
１〜２−Ｎでセル同期、伝送フレーム終端、電気／光変
換等の処理を受けた後、それぞれ出力ラインＬ６−１〜
Ｌ６−Ｎへ出力される。
【００２０】スイッチ１は、呼処理制御用あるいは網管
理用のセル（以下、制御用セルと言う）をラインＬ４に
振り分け、制御回路３に転送する。制御回路３は、制御
バスＬ０を介してスイッチ１および回線処理回路２−１
〜２−Ｎを制御すると共に、上記制御バスＬ０を介して
これらの要素の情報を収集する。上記制御回路３は、加
入者回路に接続された端末装置、あるいは他のＡＴＭス
イッチングシステムに伝送すべき制御情報を含むセル生
成し、ラインＬ３に出力する。このセルは、スイッチ１
によってラインＬ５−１〜Ｌ５−Ｎの何れかに振り分け
られ、回線処理回路を通って、宛先の端末装置または他
のＡＴＭスイッチングシステムに転送される。
【００２１】図２は、制御回路３の１実施例を示す。制
御回路３は、制御信号処理回路３０と、制御プロセサ３
１と、メインメモリ３２とから構成されている。ライン
Ｌ４から入力された制御セルは、制御信号処理回路３０
でメッセージに組立てられた後、制御バスＬ０を介して
制御プロセサ３１に供給される。制御プロセッサ３１
は、制御信号処理回路３０から受け取ったメッセージの
内容を解読し、必要な情報はメインメモリ３２に蓄え、
必要に応じてスイッチ１や回線処理回路２−１〜２−Ｎ
を制御するための指令を制御バスＬ０に出力する。ま
た、制御プロセサ３１が生成した他のＡＴＭスイッチン
グシステムまたは端末装置宛の制御情報を含むメッセー
ジは、制御信号処理回路３０でセルに分割され、ライン
Ｌ３に出力される。
【００２２】図３は、本発明によるＡＴＭスイッチの基
本的な構成と動作を説明するための図である。ＡＴＭス
イッチ１は、多重回路１１と、出力回線（ラインＬ５−
１〜Ｌ５−Ｎ）対応に設けられた複数のキューフィルタ
１２−ｉ（ｉ＝１〜Ｎ）、ＰＶＣ割当回路１３−ｉ（ｉ
＝１〜Ｎ）およびＦＩＦＯバッファ１４−ｉ（ｉ＝１〜
Ｎ）から構成される。
【００２３】ラインＬ２−１〜Ｌ２−Ｎから並列的に入
力されたセルは、多重回路１１でシリアルなセル列に変
換された後、上記複数のキューフィルタ１２−１〜１２
−Ｎに並列的に供給される。各キューフィルタ１２−ｉ
は、入力セルのルーティング情報に基づいて、上記入力
セルが該キューフィルタと対応する出力回線Ｌ５−ｉに
出力すべきセルか否かを判定し、出力対象となるセルだ
けを選択的にＰＶＣ割当回路１３−ｉに与える。ＰＶＣ
割当回路１３−ｉは、後述する出力回線の空き帯域に応
じたバーストセル制御動作を行い、入力セルを選択的に
ＦＩＦＯバッファ１４−ｉに供給する。上記ＦＩＦＯバ
ッファ１４−ｉに蓄積されたセルは、出力回線速度に合
わせて出力回線Ｌ５−ｉに読み出される。
【００２４】上記スイッチ１では、ＳＶＣ（Swiched Vi
rtual Connection）モードとＰＶＣ（Permanent Virtua
l Connection）モードの２種類のサービスに対応するこ
とができる。
【００２５】ＳＶＣモードは、呼接続時にスイッチ１の
出力回線Ｌ５−ｉ上の帯域を確保し、出力回線のもつ帯
域を超えないように呼設定動作するものである。この場
合、仮に、入力ラインＬ２−１〜Ｌ２−Ｎのうちの複数
のラインから同一の出力方路に集中してセルが入力され
たとしても、これは一時的な現象であって、帯域が出力
ラインＬ５−１〜Ｌ５−Ｎの回線速度を超えることはな
い。従って、ＦＩＦＯバッファ１４−１〜１４−Ｎの容
量が十分であれば、セルがバッファを溢れる確率を極め
て小さくすることができ、ＰＶＣ割当回路１３−１〜１
３−Ｎによるセル流量の調節機能は必要でない。
【００２６】一方、ＰＶＣモードは、回線交換よりもデ
ータ送信頻度が高く、比較的長い休止期間をおいて散発
的に発生するバーストデータを転送するのに適した通信
サービスであり、呼制御による時間の浪費、呼制御処理
の頻度増大をさけるため、送受信端末間には常時固定的
に呼を割り当てておくことによって、バーストデータ送
信時の呼制御を制御回路３で行なわなくても済むように
したサービス形態である。ＰＶＣモードは、各バースト
データの送信が瞬間的であって、複数のバーストデータ
送信が同一回線上で競合する確率が低いことを前提にし
ており、呼に対応した出力回線の帯域割付けは省略され
ている。
【００２７】ＰＶＣサービスの問題点は、例えば図３に
示すように、複数の入力ラインＬ２−１、Ｌ２−Ｎから
時間的に重なって入力されたバーストデータ、すなわち
複数列の連続セルが同一の出力回線，例えばｌ５−１に
向かう場合に、上記出力回線のＦＩＦＯバッファ１４１
−１に入力されるセルの量が出力帯域を超えてしまうこ
とにある。
【００２８】一般に、ＦＩＦＯバッファ１４−１〜１４
−Ｎの容量は、それに入力されるセル量が出力回線の帯
域の範囲内にあることを前提として設計されているた
め、ここに示した複数のバーストデータの同時発生のよ
うに、帯域を超えるセルの流入が一定時間継続した場合
に対処できるとは限らない。出力帯域を超えてセルが流
入すると、ＦＩＦＯバッファが満杯となり、その後に到
着したセルがバッファから溢れて廃棄される。この場
合、全てのバーストデータで後続セルの１部が廃棄され
てしまうため、競合した複数のバーストデータの全てが
不完全なものとなり、再送を余儀なくされる。
【００２９】上記現象に対処して、本発明では、競合し
た複数のバーストデータのうちの少なくとも１つについ
てはセルの廃棄を避け、完全な形でデータ転送できるよ
うに、ＦＩＦＯバッファへのセル入力を選択的に制御す
るためのＰＶＣ割当回路１３−ｉ（ｉ＝１〜Ｎ）を設け
てある。
【００３０】本発明では、上記ＰＶＣ割当回路１３は、
ＰＶＣモードのバーストデータの先頭セルが到着した
時、もし出力バッファの帯域に余裕があれば、上記バー
ストデータの識別子（ＰＶＣ）を通過許容バーストの識
別情報として登録しておき、上記先頭セル、およびその
後に到着する上記登録済の識別情報をもつバーストデー
タセルについては、出力バッファへの格納処理（通過処
理）を行う。もし、先頭セルの到着時に帯域の余裕がな
ければ、ＰＶＣを登録することなく先頭セルを廃棄し
（バッファへの格納をしない）、その後に到着する未登
録の識別子をもつバーストデータセルについても廃棄処
理を行う。
【００３１】本発明の最も簡単な実施例では、同一の出
力回線で複数のバーストデータが競合した場合、各ＶＣ
割当回路が、最先のバーストデータのみを通過させ、該
バーストデータが通過し終わるまでは、後着の他のバー
ストデータのセルは全て廃棄処分するようにしている。
この場合、最先のバーストデータの先頭セル到着時に通
過許容バースト識別情報として登録されたＰＶＣは、該
バーストデータの最後のセルが到着した時点で登録を抹
消され、該ＰＶＣが登録を抹消されるまでは、他のバー
ストデータのＰＶＣ登録は行われないため、通過許容バ
ースト識別情報をもたない後着バーストデータの全ての
セルが廃棄され、ＰＶＣ抹消後に先頭セルが到着したバ
ーストデータが新たな通過許容バーストとなる。
【００３２】図３の例では、入力ラインＬ２−１とＬ２
−Ｎに同時期に到着した２つのバーストデータのうち、
先頭セルが先に到着したラインＬ２−１のバーストデー
タが通過権を獲得し、ＰＶＣ割当回路１３−１は、ライ
ンＬ２−１のバーストデータセルを通し、ラインＬ２−
Ｎのバーストデータセルを全て廃棄するよう制御動作す
る。本実施例によれば、先着のラインＬ２−１のバース
トデータは、競合時に全てのセルがＦＩＦＯバッファを
通過できるため、バーストデータが完全な形で転送さ
れ、再送を必要とするバーストデータを後着のラインＬ
２−Ｎのデータに局所化することができる。
【００３３】図４は、図３のスイッチに入力されるセル
フォーマットの１例を示す。入力セルは、ヘッダ部４０
０と情報部４１０とからなり、ヘッダ部４００は、セル
が空が否かを示す空／閉フィールド４０１と、データ
（バーストデータ）の先頭セルであることを示す開始表
示フィールド４０２と、データ（バーストデータ）の終
了セルであることを示す終了表示フィールド４０３と、
ルーティング情報である出力回線（出力キュー）を示す
フィールド４０４と、呼の識別情報であるＶＰＩ／ＶＣ
Ｉ（ＰＶＣ）フィールド４０５とからなっている。
【００３４】スイッチは、入力セルのヘッダ情報のう
ち、出力キュー番号４０４によって、このセルがどのキ
ューフィルタ１２−１〜１２−Ｎに供給すべきか決定す
る。フィールド４０２に開始表示（先頭セル）を示す情
報が設定されている場合、ＰＶＣ割当回路１３−１〜１
３−Ｎは、他のバーストデータがバッファーを使用中で
なければ、そのセルのフィールド４０５に含まれるＰＶ
Ｃの値を通過許容バーストデータの識別情報として記憶
（登録）しておく。尚、ＰＶＣの値としては、フィール
ド４０５に設定されているＶＣＩの値、ＶＰＩの値、Ｖ
ＰＩとＶＣＩとを一体化した値、あるいはこれらの値の
一部を利用する。
【００３５】バーストデータを構成するセルのうち、先
頭セル以外のセルが入力された場合は、ＰＶＣ割当回路
１３−１〜１３−Ｎは、フィールド４０５が、先頭セル
到着時に登録しておいた通過許容バーストデータの識別
情報と同一の識別情報を含んでいるか否かを判定し、登
録された識別情報と一致するセルのみを通過対象とし、
他は廃棄処理する。フィールド４０３に終了表示（最終
セル表示）を含むセルが到着すると、もし、このセル通
過許容バーストの最終セルであれば、ＰＶＣ割当回路１
３−１〜１３−Ｎは、通過許容バーストデータの識別情
報の登録を抹消し、その後に先頭セルが到着する他のバ
ーストデータが出力バッファを通過可能な状態にする。
【００３６】図５は、図３におけるＰＶＣ割当回路１３
−ｉの１実施例を示す図である。ヘッダ解析回路１３１
は、入力セルの空／閉フィールド４０１、開始表示フィ
ールド４０２、終了表示フィールド４０３、およびＰＶ
Ｃフィールド４０５を分離出力する。
【００３７】空／閉表示フィールドが、空セルを示す値
「０」を含む場合は、ＡＮＤ回路１３ｄは信号「０」を
出力し、セレクタ１３ｅに空セルパターンを選択出力さ
せる。未使用／使用レジスタ１３８は、出力回線がバー
ストデータの伝送に使用中か否かを示す情報（出力回線
の帯域に余裕があるか否かを示す情報）を格納するため
のものであり、ＰＶＣレジスタ１３９は、現在出力回線
を使用中のバーストデータのＰＶＣ（通過許容バースト
データの識別情報）を格納するためのものである。
【００３８】ＰＶＣ／ＳＶＣレジスタ１３ａは、このＰ
ＶＣ割付回路の処理するキューが、ＳＶＣモード用のも
のかＰＶＣモード用のものかを示す。もし、上記レジス
タがＳＶＣモード用に設定されていれば、ＰＶＣ／ＳＶ
Ｃレジスタ１３ａは信号「１」を出力し、ＯＲ回路１３
ｃに信号「１」を出力させ、空／閉表示フィールドが有
効セルを示す「１」の時、ＡＮＤ回路１３ｄに信号
「１」を出力させ、セレクタ１３ｅに入力セルをそのま
ま通過させる。この場合、ＰＶＣ割付回路では、バース
トデータの管理はせず、セルを素通しする。ＰＶＣ／Ｓ
ＶＣレジスタ１３ａがＰＶＣモード用に設定されていれ
ば、ＯＲ回路１３ｃは、ＡＮＤ回路１３３または１３５
の出力が「１」でなければ信号「１」を出力しない。従
って、この状態では、ＡＮＤ回路１３３または１３５の
出力によってセル出力が制御される。
【００３９】上記ＰＶＣ／ＳＶＣレジスタ１３ａへのモ
ードの設定は、制御回路３が制御バスＬ０、マイコンイ
ンタフェース回路１３ｂを介して行う。例えば、各出力
回線のＰＶＣ／ＳＶＣレジスタ１３ａに、初期状態とし
てＳＶＣモードを設定しておき、特定の出力回線に関し
てＰＶＣモードでのサービス運用が申請された時点で、
該当するＰＶＣ／ＳＶＣレジスタ１３ａをＰＶＣモード
に変更する。
【００４０】次にＰＶＣ／ＳＶＣレジスタ１３ａがＰＶ
Ｃを示す場合の動作について詳述する。入力セルが先頭
セルを示している場合は、未使用／使用レジスタ１３８
が未使用中を示す信号「０」を出力し、入力セルの空／
閉表示フィールドが有効セルを示す「１」を示す場合
に、ＡＮＤ回路１３３が信号「１」を出力する。このと
き、ＡＮＤ回路１３４が「０」出力（最終セルでない場
合）の条件で、ＡＮＤ回路１３６は「１」出力し、ＯＲ
回路１３７でレジスタ１３８のロード入力ＬＤを「１」
にすることにより、未使用／使用レジスタ１３８を使用
中の状態「１」に設定する。また、このとき、ＰＶＣレ
ジスタ１３９には、ヘッダ解析回路１３１から出力され
たＰＶＣ値が設定される。さらに、ＡＮＤ回路１３３の
「１」出力は、ＯＲ回路１３ｃ、ＡＮＤ回路１３ｄを通
して、セレクタ１３ｅに入力セルを選択出力させる。こ
の動作により、バーストデータの先頭セルが到着時にＰ
ＶＣの登録ができる。
【００４１】入力セルが開始表示を示しているときに、
未使用／使用レジスタ１３８がバーストデータ使用中を
示す場合は、未使用／使用レジスタ１３８出力は「１」
であり、ＡＮＤ回路１３３は「０」を出力するため、未
使用／使用レジスタ１３８への値の設定は行われない。
また、この場合、ＯＲ回路１３ｃを通しての入力セル選
択出力制御動作は行われない。この動作では、バースト
データの先頭セルが到着時に、もし、先着の他のバース
トデータがバッファを使用中であれば、今回到着したバ
ーストデータのＰＶＣ登録はできなくなることを示して
いる。
【００４２】入力セルが最終セルの場合（フィールド４
０３が終了表示ありを示している）とき）は、空／閉表
示フィールド４０１が有効セル有りを示す「１」を示
し、未使用／使用レジスタ１３８が使用中を示す「１」
を出力し、ＰＶＣレジスタ１３９に登録されたＰＶＣが
ヘッダ解析回路１３１出力のＰＶＣと一致することを示
す一致検出回路１３２の「１」出力がある場合に、ＡＮ
Ｄ回路１３４が「１」を出力する。このとき、ＡＮＤ回
路１３６は「０」を出力し、ＯＲ回路１３７は「１」を
出力するため、未使用／使用レジスタ１３８は、未使用
状態の「０」に設定される。これにより、他の新たなバ
ーストデータが到着した時、該バーストデータによるバ
ッファの使用が可能な状態となる。
【００４３】入力セルが有効セルであり、未使用／使用
レジスタ１３８が使用状態を示し、ＰＶＣレジスタ１３
９の値と入力セルのＰＶＣ値が一致する場合には、ＡＮ
Ｄ回路１３５が「１」を出力し、ＯＲ回路１３ｃ、ＡＮ
Ｄ回路１３ｄを通して、セレクタ１３ｅに入力セルを選
択出力させる。この制御により、使用中のＰＶＣのセル
が到着すれば、セルが通過可能となる。
【００４４】図３では、１つの出力回路に同時には１つ
のバーストデータしか通さない場合を示したが、例え
ば、バーストデータの最大帯域が１０Ｍｂ／ｓで、出力
回線の帯域が１５０Ｍｂ／ｓであれば、１つの出力回線
に同時に１５個のバーストデータを通すことができる。
【００４５】図６は、１つの出力回線に複数のバースト
データを通すことが可能なＡＴＭスイッチの構成の１例
を示す。この例では、１つの出力回線、例えば、出力ラ
インＬ１５−１に対して、複数のキューフィルタ１２−
１１〜１２−１ｍと、複数のＰＶＣ割当回路１３−１１
〜１３−１ｍと、複数のＦＩＦＯバッファ１４−１１〜
１４−１ｍと、１つのセレクタ１５−１と、該セレクタ
に接続された帯域制御テーブル１６−１とを設けてあ
る。
【００４６】各ＰＶＣ割当回路は、同時には１つのバー
ストデータしか通さないが、１つの出力回線に複数組の
ＰＶＣ割当回路が搭載されているため、各出力回線で同
時にｍ個までのバーストデータを通すことができる。帯
域制御テーブル１６−１は、出力タイミングカウンタ１
７から出力されるタイミング信号に対応したキュー番号
（ＦＩＦＯバッファ番号）を出力し、セレクタ１５−１
に、ＦＩＦＯバッファ１４−１１〜１４−１ｍのうちか
ら上記キュー番号に対応するＦＩＦＯバッファを選択さ
せる。
【００４７】この構成では、例えば、特定のＰＶＣ割当
回路１３−１１のみをＳＶＣモードに設定し、他のＰＶ
Ｃ割当回路１３−１２〜１３−１ｍをＰＶＣモードに設
定すると、上記特定のＰＶＣ割当回路１３−１１に接続
されたＦＩＦＯバッファ１４−１１にはＳＶＣモード専
用のセルが供給され、帯域制御テーブル１６−１で割り
当てられた帯域でセルが出力され、残りの帯域は、ｍ−
１個のバーストデータの帯域に割り当てることができ
る。したがって、１つの出力回線に違うサービスの呼の
セルを通すことが可能となる。
【００４８】図６の例では、各出力回線に、物理的に分
離した形で複数のキューを設けた構成を示していたが、
多数のキューを個別に独立して設ける構成はバッファメ
モリの分割損が大きく、ハードウェア実現上の不利益と
なる。
【００４９】図７〜図９は、上記図６と機能的に等価
な、共通バッファを採用したスイッチ構成の１例を示
す。
【００５０】図７において、ＡＴＭスイッチは、多重回
路１１と、共通バッファ１８と、分離回路１９と、バッ
ファ制御回路１０とから構成される。各入力ラインＬ２
−１〜Ｌ２−Ｎから並列的に入力されたセルは、多重回
路１１で時分割多重され、シリアルなセル列となって共
通バッファ１８に入力される。バッファ制御回路１０
は、多重回路１１から信号線Ｌ１４に出力されたセルの
ヘッダ部を解析し、セルをリンクすべきリスト構造のア
ドレスを求め、これを共通バッファに書き込みアドレス
として与える。また、上記バッファ制御回路１０は、出
力回線Ｌ５−１〜Ｌ５−Ｎへのセル出力に同期した所定
のタイミングで、共通バッファ１８に読み出しアドレス
を与え、共通バッファ１８からセルを読み出す。分離回
路１９は、共通バッファ１８から読み出されたセルを出
力ラインＬ５−１〜Ｌ５−Ｎに周期的に振り分ける。
【００５１】図８は、図７におけるバッファ制御回路１
０の１実施例を示す図である。入力セルのヘッダ部は、
ラインＬ１４を介してＰＶＣ割当回路１０７に入力され
る。上記ＰＶＣ割当回路１０７は、通過を許可されたバ
ーストデータの識別子登録（ＰＶＣの割当）処理と、通
過不許可バーストデータのセル廃棄処理のための制御動
作を行う。また、上記ＰＶＣ割当回路１０７は、出力キ
ュー番号をラインＬ１００に出力し、書き込みイネーブ
ル信号をラインＬ１５２に出力する。これにより、書き
込みアドレスメモリ（ＷＡＲＡＭ）１０１から、キュー
番号に対応する書き込みアドレスが読み出され、ライン
Ｌ１５０に出力される。
【００５２】１０３は、共通バッファ１８（図７）内に
形成される複数のキューにおいて、それぞれのキューで
次にアクセスすべきレコード（セルデータ）を示すポイ
ンタアドレス（書き込みアドレス、または読み出しアド
レス）を記憶するための次アドレスメモリである。
【００５３】入力セルの書き込みサイクルにおいては、
空アドレスを格納しているアドレスキューであるＦＩＦ
Ｏ１０４の先頭から未使用アドレスが出力され、書き込
みアドレスメモリＷＡＲＡＭ１０１と次アドレスメモリ
１０３にそれぞれデータ（次アドレス）として供給され
る。上記書き込みアドレスメモリＷＡＲＡＭ１０１は、
キュー番号と対応する複数のレコード記憶位置をもって
いる。今、書き込みアドレスメモリＷＡＲＡＭ１０１
は、ＰＶＣ割当回路によって入力セルのヘッダ部から抽
出されたキュー番号でアドレスされており、上記キュー
番号と対応するメモリ位置から前回記憶しておいた次ア
ドレスが読み出され、これに代わって、上記記憶位置に
上記ＦＩＦＯ１０４から取り出した空きアドレスが新た
な次アドレスとして記憶される。
【００５４】上記空きアドレス（次アドレス）を記憶さ
せるための次アドレスメモリ１０３は、書き込みアドレ
スＷＡとして、上記書き込みアドレスメモリＷＡＲＡＭ
１０１から出力された前回記憶しておいた次アドレスが
与えられる。上記書き込みアドレスＷＡは、図７に示し
た共通バッファ１８への入力セルの書き込みアドレスと
しても使用されており、結果的に、入力セルと次アドレ
スとが対をなす形で、共通バッファメモリ１８と次アド
レスメモリ１０３にそれぞれ記憶されることになる。
【００５５】従って、今回記憶したセルと同一のキュー
番号をもつセルがその後に到着した場合に、キュー番号
でアドレスして書き込みアドレスメモリＷＡＲＡＭ１０
１から出力した次アドレスを書き込みアドレスＷＡとし
て、入力セルを共通バッファ１８に書き込むと、この入
力セルの共通バッファ内におけるメモリ位置は、前回の
入力セルと対をなして次アドレスメモリ１０３に記憶さ
れたアドレスと一致しており、同一キュー番号をもつセ
ルレコードが、次アドレスメモリに記憶された次アドレ
スによって次々とリンクされたリスト構造となってい
る。
【００５６】共通バッファ１８からのセル読み出しサイ
クルでは、出力タイミングカウンタ１０６から与えられ
たタイミングに応答して、帯域制御テーブル１０５から
アクセス（読み出し）すべきキュー番号が出力される。
【００５７】セル有無検出回路１０８は、例えば、キュ
ー番号と対応した複数のカウンタエリアからなり、共通
バッファへのセルデータ書き込み時に、入力セルのキュ
ー番号と対応するカウンタエリアのカウント値をインク
リメント動作し、共通バッファからのセルデータ読み出
し時に、帯域制御テーブルから与えられたキュー番号と
対応するカウントエリアのカウント値をチェックし、共
通バッファ内の該当キューにセルが存在するか否かを判
定するための回路である。上記セル有無検出回路１０８
は、ラインＬ１０３からセル読み出しすべきキュー番号
を入力すると、そのキューにセルが存在すれば読み出し
イネーブル信号を出力し、カウント値をデクリメント動
作する。
【００５８】１０２は、キュー番号と対応して次読み出
しアドレスを記憶するための複数の記憶エリアを有し、
読み出しイネーブル信号が「１」のとき、ラインＬ１０
３から指定されたキュー番号に対応する記憶エリアから
次読み出しアドレスを出力する読み出しアドレスメモリ
（ＲＡＲＡＭ）である。上記メモリ１０２から出力され
た読み出しアドレスは、ラインＬ１５１を介して、次ア
ドレスメモリ１０３と共通バッファ１８に読み出しアド
レスＲＡとして与えられる。これによって、共通バッフ
ァ１８の上記キュー番号と対応するキューから１つのセ
ルデータが読み出され、これと同期して、次アドレスメ
モリ１０３から次アドレスが読み出される。上記次読み
出しアドレスは、読み出しアドレスメモリ１０２の上記
キュー番号と対応する記憶エリアに記憶され、次回に同
一キュー番号のキューをアクセスする時の読み出しアド
レスとなる。尚、読み出しアドレスメモリ１０２からラ
インＬ１５１に読み出されたアドレスＲＡは、用済みと
なるため、未使用アドレスとして空アドレスＦＩＦＯ１
０４に格納される。
【００５９】帯域制御テーブル１０５は、例えば図１３
に示すように、スイッチ１の出力回線（出力ポート）数
Ｎに等しい数のレコードエリアを有し、それぞれのレコ
ードエリアに読み出し許可／禁止情報とキュー番号情報
（ＲＡＲＡＭアドレスに対応する）を格納するようにな
っている。上記帯域制御テーブル１０５に、図８に示し
た出力タイミングカウンタ１０６で発生させた出力ポー
ト番号をアドレスとして与えると、出力ポート番号と対
応するレコードエリアから読み出し許可／禁止情報とキ
ュー番号情報が読み出される。読み出し許可／禁止情報
が「禁止」を示している場合は、上述した共通バッファ
からのセルの読み出し動作は行われない。上記帯域制御
テーブルの各レコードに内容は、制御装置３によって、
制御バスＬ０を介して設定される。
【００６０】図１３に示した帯域制御テーブルにおい
て、異なる出力ポート番号で指定される２ヵ所以上のレ
コードエリアに同一のキュー番号を設定しておくと、同
一キューからスイッチの複数の出力ポートへセルを出力
することができ、上記キューから通常キューの２倍以上
の速度でセルを出力できるようになる。逆に、帯域制御
テーブル内のレコード数を、例えば出力ポート数Ｎの４
倍にしておき、出力タイミングカウンタ１０６で１から
４Ｎまでのポート番号を発生させ、帯域制御テーブルの
１番目のアドレスにのみキュー番号「１」を書き込んで
おくと、出力ポート１には、４回に１回だけキュー番号
「１」のセルが読み出され、４分の１の帯域でセルを出
力させることができる。このように、帯域制御テーブル
は、その内容の設定如何で、各キューからのセルの読み
出し速度を制御でき、各キュー毎に帯域を制御すること
ができる。
【００６１】図９は、図８におけるＰＶＣ割当回路１０
７の１実施例を示す図である。ヘッダ解析回路１３１’
は、入力セルのヘッダ部から空／閉フィールド、開始表
示フィールド、終了表示フィールド、ＰＶＣフィール
ド、キュー番号フィールドの内容を抽出する。空／閉表
示フィールドの信号が、空セルを示す「０」を出力して
いる場合は、ＡＮＤ回路１３ｄが「０」を出力し、共通
バッファ１８への書き込みを禁止する。
【００６２】未使用／使用ＲＡＭ１３８’は、キュー番
号毎にバーストデータの使用／未使用の情報を格納する
ためのＲＡＭである。ＰＶＣ ＲＡＭ１３９’は、キュ
ー番号毎に使用中のバーストデータのＰＶＣを格納する
ためのＲＡＭである。また、ＰＶＣ／ＳＶＣ ＲＡＭ１
３ａ’は、キュー番号毎にＳＶＣモード用かＰＶＣモー
ド用かを指定するためのものである。
【００６３】もし、ＳＶＣモード用に指定してあれば、
ＰＶＣ／ＳＶＣ ＲＡＭ１３ａ’が「１」を出力し、Ｏ
Ｒ回路１３ｃに「１」を出力させ、ＡＮＤ回路１３ｄに
空／閉表示が有効セル有りを示す「１」を出力させ、入
力セルを共通バッファ１８に書き込ませる。従って、Ｐ
ＶＣ割付回路１０７は、バーストデータの管理はせずに
セルの書き込み動作を行う。ＰＶＣモード用に指定して
あれば、ＡＮＤ回路１３３または１３５の出力が「１」
でなければ、ＯＲ回路１３ｃは「１」を出力しない。従
って、この場合は、ＡＮＤ回路１３３または１３５の出
力がセル書き込みを制御する。上記ＰＶＣ／ＳＶＣ Ｒ
ＡＭ１３ａ’へのモード設定は、制御回路３から制御バ
スＬ０、マイコンインタフェース回路１３ｂ’を介して
行う。
【００６４】次に、ＰＶＣ／ＳＶＣ ＲＡＭ１３ａ’
が、入力セルのキュー番号に対してＰＶＣモードを指定
している場合の動作について述べる。
【００６５】入力セルがバーストデータの先頭セルの場
合（開始表示を示しているとき）は、未使用／使用ＲＡ
Ｍ１３８’が未使用中を示す「０」を出力し、空／閉表
示が有効セル有りを示す「１」を示す場合に、ＡＮＤ回
路１３３が「１」を出力する。このとき、ＡＮＤ回路１
３４が「０」出力（終了表示が設定されていない場合の
値）の条件でＡＮＤ回路１３６が「１」出力し、ＯＲ回
路１３７でデータロードＬＤを「１」にする。これによ
り、未使用／使用ＲＡＭ１３８’上で、入力セルのキュ
ー番号と対応するレコードエリアに使用中を示す表示
「１」が設定される。また、このとき、ＰＶＣ ＲＡＭ
１３９’内の入力セルのキュー番号と対応するレコード
エリアには、ヘッダ解析回路１３１’から出力されたＰ
ＶＣ値が設定される。さらに、ＡＮＤ回路１３３の
「１」出力は、ＯＲ回路１３ｃを通して、ＡＮＤ回路１
３ｄにセル書き込みイネーブルを出力させる。この動作
により、バーストデータの先頭セルが到着時にＰＶＣの
登録ができる。
【００６６】入力セルが先頭セルであって、未使用／使
用ＲＡＭ１３８’がバーストデータ使用中を示す場合に
は、未使用／使用ＲＡＭ１３８’出力は「１」であり、
ＡＮＤ回路１３３は「０」を出力する。従って、未使用
／使用ＲＡＭ１３８’への値の設定は行われず、また、
ＯＲ回路１３ｃを通して入力セルを共通バッファ１８に
書き込む動作も行われない。つまり、バーストデータの
先頭セル到着時に既に他のバーストデータが出力回線を
使用中の場合は、新たに到着したバーストデータのＰＶ
Ｃは通過許可の識別子登録がなされない。
【００６７】入力セルがバーストの最終セルの場合（終
了表示を示しているとき）は、空／閉表示が有効セル有
りを示す「１」を示し、未使用／使用ＲＡＭ１３８’が
使用中を示す「１」を出力し、且つ、一致検出回路１３
２の出力が、ＰＶＣ ＲＡＭ１３９’に登録されたＰＶ
Ｃとヘッダ解析回路１３１’出力のＰＶＣとが一致する
ことを示す「１」を出力した場合に、ＡＮＤ回路１３４
が「１」を出力する。このとき、ＡＮＤ回路１３６は
「０」を出力し、ＯＲ回路１３７は「１」を出力するた
め、未使用／使用ＲＡＭ１３８’内の入力セルのキュー
番号と対応するレコードには、未使用状態を示す「０」
が設定される。これにより、他のバーストデータが到着
時に使用可能な状態となる。
【００６８】入力セルが、有効セルであり、未使用／使
用ＲＡＭ１３８’が使用状態を示し、ＰＶＣ ＲＡＭ１
３９’の値と入力セルのＰＶＣ値が一致する場合には、
ＡＮＤ回路１３５が「１」を出力し、ＯＲ回路１３ｃを
通して、ＡＮＤ回路１３ｄから書き込みイネーブル信号
を出力させる。この制御により、使用中のＰＶＣのセル
が到着すれば、セルが通過可能となる。
【００６９】図５、および、図９に示したＰＶＣ割当回
路は、１つのキューに１つのバーストデータしか通さな
い例を示したが、以下、１つのキューに複数のバースト
データを通す実施例について述べる。
【００７０】図１０は、図３または図６のＰＶＣ割当回
路に代わる、各キューに複数のバーストデータを設定可
能な実施例構造を示す。
【００７１】入力セルは、ヘッダ解析回路１３１で、空
／閉、開始、終了、ＰＶＣの各フィールドが分離抽出さ
れ、空／閉表示フィールド信号が空セルを示す「０」を
出力している場合は、ＡＮＤ回路１３ｄが「０」を出力
し、セレクタ１３ｅに空セルパターンを出力させる。Ｃ
ＡＭ（Content-addressable memory）１３ｆは、バース
トデータのＰＶＣを登録するためのメモリであり、未使
用アドレスＦＩＦＯ１３ｇは、ＣＡＭ１３ｆで使用され
ていないアドレスを蓄えるためのものである。アップ／
ダウンカウンタ１３ｈは、登録されたバーストデータの
個数をカウントするカウンタであり、比較回路１３ｉ
は、登録されたバーストデータの個数が所定の閾値を超
えたかどうかを判断するためのもので、１つのキューに
通すバーストデータの個数を閾値以下に抑える動作をす
る。
【００７２】ＰＶＣ／ＳＶＣレジスタ１３ａは、このＰ
ＶＣ割付回路の処理するキューが、ＳＶＣモード用かＰ
ＶＣモード用かを指定するためのもので、もし、ＳＶＣ
モードを指定している場合は、ＰＶＣ／ＳＶＣレジスタ
１３ａは「１」を出力し、ＯＲ回路１３ｃ’に「１」を
出力させ、空／閉表示が有効セル有りを示す「１」の状
態でＡＮＤ回路１３ｄに「１」を出力させ、セレクタ１
３ｅに入力セルをそのまま通過させる。従って、ＰＶＣ
割付回路では、バーストデータの管理はせず、セルを素
通しする。ＰＶＣ／ＳＶＣレジスタ１３ａがＰＶＣモー
ドを指定している場合は、ＯＲ回路１３ｃ’は、ＡＮＤ
回路１３３’または１３４’の出力が「１」でなければ
出力が「１」とならない。従って、この場合は、ＡＮＤ
回路１３３’または１３４’の出力に応じてセル出力が
制御される。尚、ＰＶＣ／ＳＶＣレジスタ１３ａのモー
ド設定は、制御回路３から、制御バスＬ０、マイコンイ
ンタフェース回路１３ｂを介して行う。
【００７３】次に、ＰＶＣ／ＳＶＣレジスタ１３ａがＰ
ＶＣモードを指定している場合の制御動作について述べ
る。セル到着時に、ヘッダ解析回路１３１で抽出された
ＰＶＣは、ＣＡＭ１３ｆにアドレスとして入力され、Ｃ
ＡＭ１３ｆから入力ＰＶＣと対応する通過許可の登録有
無の判定結果が出力される。登録有りの場合には、ＯＲ
回路１３ｃ’、ＡＮＤ回路１３ｄを通して、セレクタ１
３ｅに入力セルの選択指令が与えられる。
【００７４】入力セルがバーストデータの先頭セルの場
合（開始表示を示している場合）は、ＣＡＭ１３ｆが未
使用中を示す「０」を出力し、空／閉表示が有効セル有
りを示す「１」を示し、比較回路１３ｉが「アップ／ダ
ウンカウンタ１３ｈの値が閾値を超えていない」ことを
示す場合に、ＡＮＤ回路１３３’が「１」を出力する。
このとき、未使用アドレスＦＩＦＯ１３ｇからアドレス
を発生させ、ＣＡＭ１３ｆ上では、そのアドレスにＰＶ
Ｃを登録させ、アップ／ダウンカウンタ１３ｈの値をカ
ウントアップする。また、ＡＮＤ回路１３３’の「１」
出力は、ＯＲ回路１３ｃ’、ＡＮＤ回路１３ｄを通し
て、セレクタ１３ｅに入力セルを選択出力させる。この
動作により、バーストデータの先頭セルが到着時にＰＶ
Ｃの登録ができる。
【００７５】入力セルが先頭セルであって、アップ／ダ
ウンカウンタ１３ｈの値が閾値を超えている場合には、
ＡＮＤ回路１３３’は「０」を出力する。この場合は、
ＣＡＭ１３ｆにＰＶＣの登録は行われず、また、ＯＲ回
路１３ｃ’の出力による入力セル選択指令は行われな
い。この動作では、バーストデータの先頭セルが到着し
た時、予め決められた個数の他のバーストデータが既に
出力回路を使用中であれば、今回到着したバーストデー
タの通過は許可されず、ＰＶＣの登録動作ができなくな
ることを示している。
【００７６】入力セルが最終セルの場合（終了表示を示
しているとき）は、空／閉表示が有効セル有りを示す
「１」で、ＣＡＭ１３ｆからＰＶＣが登録済みであるこ
とを示す出力「１」がある場合に、ＡＮＤ回路１３４’
が「１」を出力する。このとき、ＣＡＭ１３ｆ上の対応
するＰＶＣが抹消され、上記ＰＶＣが登録されていたレ
コードのアドレスが、空きアドレスとして未使用アドレ
スＦＩＦＯ１３ｇに格納され、アップ／ダウンカウンタ
１３ｈの値はカウントダウンされる。これにより、通過
済のバーストデータの登録ＰＶＣが抹消され、その後に
到着する新たなバーストデータの登録が可能となる。
【００７７】アップ／ダウンカウンタが、通過許可バー
ストデータの識別情報の登録時に、バーストデータの帯
域に応じた加算幅で加算動作を行い、識別情報の登録抹
消時に帯域に応じた減算幅で減算動作を行うようにする
と、帯域が異なる複数のバーストデータに対して、出力
キューの帯域を超えない適切な通過許可制御が可能とな
る。この場合、各バーストデータ毎に帯域情報を得る必
要があるが、これは、例えば、ＰＶＣ毎の帯域値を示す
テーブルを用意しておく方法や、セルを発生する端末装
置や回線処理回路２−１〜２−Ｎに、バーストデータ先
頭セルに帯域を示す情報を付加させる方法、等によって
実現できる。
【００７８】図１１は、図１のＡＴＭスイッチングシス
テムにおける回線処理回路２−１〜２−Ｎの１実施例を
示す図である。例えば、光ファイバからなるラインＬ１
から入力されたセルは、Ｏ／Ｅ変換器２１で電気信号に
変換され、受信側ＳＤＨ終端回路２２で伝送フレームの
終端処理される。伝送側のクロックで送信されたセル
は、受信側セル同期回路２３において、ＡＴＭスイッチ
ングシステム内で分配されるスイッチ側のクロックに同
期化される。ヘッダ変換回路２４は、セルのヘッダを変
換し、ヘッダ部に必要な付加情報を付与し、スイッチ入
力となるラインＬ２にセルを出力する。スイッチから出
力されたラインＬ５上のセルは、送信側セル同期回路２
７でスイッチ側のクロックに同期している状態から、伝
送側のクロックに同期化する。送信側ＳＤＨ終端回路２
６では、セルを伝送フレーム上に乗せ、Ｅ／Ｏ変換器２
５では、電気信号を光信号に変換する。
【００７９】図１２は、図１１におけるヘッダ変換回路
２４の１実施例を示す図である。ヘッダ変換回路２４に
入力されたセルは、分離回路２４１でデータ部とヘッダ
部に分離され、さらに、ヘッダ解析回路２４２で、ＶＰ
Ｉ／ＶＣＩ、終了表示、その他の部分に分離される。
【００８０】一般に、ＡＡＬ５（ATM Adaptation Layer
Type 5：コネクションオリエンテッドのデータサービ
ス）では、バーストデータの最終セルであることを示す
終了表示が付与されるので、それを使用する。ヘッダ変
換テーブル２４３は、ヘッダ解析回路２４２から出力さ
れたＶＰＩ／ＶＣＩが入力されると、新たなＶＰＩ／Ｖ
ＣＩを出力すると共に、空／閉表示、出力キュー番号、
ＰＶＣ／ＳＶＣの種別、およびＰＶＣの値を出力する。
尚、上記ヘッダ変換テーブル２４３の内容は、制御バス
Ｌ０を介して、制御回路３によって書き換えられる。
【００８１】使用／未使用テーブル２４５は、各キュー
毎に、バーストデータによる出力回線使用中か否かを示
す情報をＰＶＣ対応に保持するためのテーブルである。
空／閉表示信号が有効セルを示す「１」であり、ＰＶＣ
／ＳＶＣ種別信号が、ＰＶＣモードを示す「０」である
とき、使用／未使用テーブル２４５から出力される情報
が未使用を示す「１」を出力した場合、この出力は、セ
レクタ２４ａに開始表示として与えられ、同時に、ＯＲ
回路２４６とＡＮＤ回路２４７を通して、到着セルのＰ
ＶＣとキュー番号に対応する使用／未使用テーブル２４
５内のレコードエリに、ＯＲ回路２４８の出力値を書き
込ませる。この場合、ＯＲ回路２４８の出力値は、終了
表示が「１」でない限り、使用中を意味する「０」とな
っているため、上記書き込み動作においては、使用／未
使用テーブル２４５には使用中を示す情報が設定され
る。尚、バーストデータの先頭セルには、ヘッダ部に開
始表示を示すビットパターンが付与される。
【００８２】空／閉表示が有効セルを示す「１」であ
り、ＰＶＣ／ＳＶＣ種別が、ＰＶＣモードを示す「０」
のとき、ヘッダ解析回路２４２から最終セルを示す終了
表示が出力されると、ＯＲ回路２４６とＡＮＤ回路２４
７を通して、使用／未使用テーブル２４５の到着セルの
ＰＶＣとキュー番号に対応するレコードにＯＲ回路２４
８の出力値が書き込まれる。この時、ＯＲ回路２４８の
出力値は、未使用中を意味する「１」となっており、こ
れによって、使用／未使用テーブル２４５において登録
情報の抹消が行われる。
【００８３】タイマ２４４は、何れかのバーストデータ
で所定の時間を超えてキューを占有し、他のバーストデ
ータの通過を不当に妨害した場合に、そのバーストデー
タのセル通過に対して強制的に終了表示を与え、ＰＶＣ
の登録を抹消するために設けたものである。バーストデ
ータの先頭セルが到着すると、使用／未使用テーブルか
ら開始表示（未使用表示）が出力され、そのＶＰＩ／Ｖ
ＣＩとキュー番号に対するタイマ２４４の値がリセット
される。タイマ２４４は、時間が経過するにつれてタイ
マ値を更新し、これが所定の値を超えると、ＯＲ回路２
４９に「１」を出力し、ＯＲ回路２４９から終了表示を
意味する制御信号「１」を出力させる。
【００８４】セレクタ２４ａは、空／閉表示、開始表
示、終了表示、キュー番号、ＶＰＩ／ＶＣＩ、ヘッダの
その他の部分、データを随時選択することにより、スイ
ッチ用のセルフォーマットを構成して出力する。
【００８５】上述した動作から明らかなように、ここに
示したヘッダ変換回路２４は、バーストデータの先頭セ
ルに開始表示を付加すると共に、長時間にわたってキュ
ーを占有するバーストデータに対して強制的にセル転送
動作を終了させる機能に特徴がある。
【００８６】
【発明の効果】以上の実施例から明らかなように、本発
明では、バーストデータの先頭セルが到着した時点で、
そのバーストデータを通過させるべきＡＴＭスイッチの
出力キュー対応に帯域の余裕の有無を調べ、帯域が確保
できる場合にはバーストデータの通過を許容し、帯域を
確保できない場合には、そのバーストデータのセルを全
て廃棄するように制御している。これによって、ＡＴＭ
スイッチの特定の出力回線に帯域を超える複数のバース
トデータが時間的に重複して到着した場合でも、通過を
許可しなかったバーストデータのセルは全て廃棄され、
それまでに帯域を確保してあるバーストデータのセルに
ついては、バッファ溢れによるセル廃棄を受けることな
く、確実に転送させることが可能となる。
【図面の簡単な説明】
【図１】本発明を適用するＡＴＭスイッチングシステム
の全体構成の１例を示す図。
【図２】図１に示したＡＴＭスイッチングシステムの制
御回路の１実施例を示す図。
【図３】ＰＶＣ割当機能を有するＡＴＭスイッチの１実
施例を示す図。
【図４】内部セルのフォーマットの１例を示す図。
【図５】図３におけるＰＶＣ割当回路の１実施例を示す
図。
【図６】ＰＶＣ割当機能を有するＡＴＭスイッチの他の
実施例を示す図。
【図７】ＰＶＣ割当機能を有するＡＴＭスイッチの更に
他の実施例を示す図。
【図８】図７におけるバッファ制御回路の１実施例を示
す図。
【図９】図８におけるＰＶＣ割当回路１実施例を示す
図。
【図１０】図３または図６におけるＰＶＣ割当回路の他
の実施例を示す図。
【図１１】図１における回線処理回路の１実施例を示す
図。
【図１２】図１１におけるヘッダ変換回路の１実施例を
示す図。
【図１３】図８における帯域制御テーブルの１実施例を
示す図。
【符号の説明】
１…スイッチ、 ２−１〜２−Ｎ…回線処理回路、 ３…制御回路、 ３０…制御信号処理回路、 ３１…制御プロセサ、 ３２…メインメモリ、 １１…多重回路、 １２−１〜１２−Ｎ、１２−１１〜１２−Ｎｍ…キュー
フィルタ、 １３−１〜１３−Ｎ、１３−１１〜１３−Ｎｍ…ＰＶＣ
割当回路、 １４−１〜１４−Ｎ、１４−１１〜１４−Ｎｍ…ＦＩＦ
Ｏバッファ、 １３１、１３１’…ヘッダ解析回路、 １３２…一致検出回路、 １３３、１３４、１３５、１３６、１３ｄ、１３３’、
１３４’…ＡＮＤ回路、 １３７、１３ｃ、１３ｃ’…ＯＲ回路、 １３８…未使用／使用レジスタ、 １３９…ＰＶＣレジスタ、 １３ａ…ＰＶＣ／ＳＶＣレジスタ、 １３ｂ、１３ｂ’…マイコンインタフェース、 １３ｅ、１５−１〜１５−Ｎ…セレクタ、 １６−１〜１６−Ｎ、１０５…帯域制御テーブル、 １７、１０６…出力タイミングカウンタ、 １０…バッファ制御回路、 １８…共通バッファ、 １９…分離回路、 １０１…書き込みアドレスＲＡＭ、 １０２…読み出しアドレスＲＡＭ、 １０３…次アドレスメモリ、 １０４…空アドレスＦＩＦＯバッファ、 １０７…ＰＶＣ割当回路、 １０８…セル有無検出回路、 １３８’…未使用／使用ＲＡＭ、 １３９’…ＰＶＣ ＲＡＭ、 １３ａ’…ＰＶＣ／ＳＶＣ ＲＡＭ、 １３ｆ…ＣＡＭ、 １３ｇ…未使用アドレスＦＩＦＯ、 １３ｈ…アップ／ダウンカウンタ、 １３ｉ…比較回路、 ２１…Ｏ／Ｅ変換器、 ２２…受信側ＳＤＨ終端回路、 ２３…受信側セル同期回路、 ２４…ヘッダ変換回路、 ２５…Ｅ／Ｏ変換器、 ２６…送信側ＳＤＨ終端回路、 ２７…送信側セル同期回路、 ２４１…分離回路、 ２４２…ヘッダ解析回路、 ２４３…ヘッダ変換テーブル、 ２４４…タイマ、 ２４５…未使用／使用テーブル、 ２４６、２４８、２４９…ＯＲ回路、 ２４７…ＡＮＤ回路、 ２４ａ…セレクタ。
フロントページの続き (56)参考文献 特開 平６−268663（ＪＰ，Ａ) 特開 平３−135248（ＪＰ，Ａ) ＩＥＥＥ Ｎｅｔｗｏｒｋｓ Ｍａ ｇ．Ｖｏｌ．６，Ｎｏ．５（1992− ９），Ｊ．Ｓ．Ｔｕｒｎｅｒ，”Ｍａｎ ａｇｉｎｇ Ｂａｎｄｗｉｄｔｈ ｉｎ ＡＴＭ Ｎｅｔｗｏｒｋｓ ｗｉｔｈ Ｂｕｒｓｔｙ Ｔｒａｆｆｉｃ”, Ｐ．50−58 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】複数の入力回線と複数の出力回線を備え、
    前記入力回線から入力されたセルをそれぞれのヘッダの
    情報に応じて特定される何れかの出力回線に転送するＡ
    ＴＭスイッチングシステムのセル制御方法であって、 バーストデータの最終セルを検出して次のバーストデー
    タの先頭セルを識別し、前記先頭セルが該先頭セルと同
    じ出力回線宛に通過する別のバーストデータと競合する
    と前記先頭セルを含む次のバーストデータの通過もしく
    は廃棄を決定し、 該決定に基づいて前記次のバーストデータに属する複数
    個のセルを通過もしくは廃棄制御することを特徴とする
    セル制御方法。
  2. 【請求項２】複数の入力回線と複数の出力回線を備え、
    前記入力回線から入力されたＡＴＭセルをそれぞれのヘ
    ッダの情報に応じて特定される何れかの出力回線に転送
    するＡＴＭスイッチングシステムのセル制御方法であっ
    て、同一出力回線に向かう複数のセルで構成したバーストデ
    ータが複数の入力回線から時間的に重なって流入してき
    た場合、それぞれのバーストデータで検出した最終セル
    の次に到着するセルの到着順に通過と決定した特定のバ
    ーストデータに属するセルを通過させ、最終セルの次に
    到着するセルが前記特定のバーストデータより遅れて到
    着した他のバーストデータに属したセルは廃棄すること
    を特徴とするセル制御方法。
  3. 【請求項３】複数の入力回線と１以上の出力回線を備
    え、前記入力回線から入力された複数個のセルで構成し
    たバーストデータを前記セルのそれぞれのヘッダ情報に
    基づき前記出力回線に転送するＡＴＭ通信装置のセル制
    御方法であって、 前記バーストデータに含まれる１つのセルのヘッダ情報
    から第１のバーストデータの境界を検出し、 前記第１のバーストデータの次に入力された第２のバー
    ストデータが同一出力回線宛に通過する第３のバースト
    データと競合すると前記第２のバーストデータ の通過も
    しくは廃棄を決定し、 前記決定に基づき前記第２のバーストデータに含まれる
    複数個のＡＴＭセルを制御することを特徴とするセル制
    御方法。
  4. 【請求項４】複数の入力回線と１以上の出力回線を備
    え、前記入力回線から入力された複数個のＡＴＭセルで
    構成したバーストデータを前記ＡＴＭセルのそれぞれの
    ヘッダ情報に基づき前記出力回線に転送するＡＴＭ通信
    装置のセル制御方法であって、 前記バーストデータに含まれる１つのＡＴＭセルのヘッ
    ダ情報から第１のバーストデータの境界を検出し、 前記第１のバーストデータの次に入力された第２のバー
    ストデータが同一出力回線宛に通過する複数のＡＴＭセ
    ルからなるセル列と競合すると前記第２のバーストデー
    タの通過もしくは廃棄を決定し、 前記決定に基づき前記第２のバーストデータに含まれる
    複数個のＡＴＭセルを制御することを特徴とするセル制
    御方法。
  5. 【請求項５】複数の入力回線と１以上の出力回線を備
    え、前記入力回線から入力された複数個のＡＴＭセルで
    構成したバーストデータを前記ＡＴＭセルのそれぞれの
    ヘッダ情報に基づき前記出力回線に転送するＡＴＭ通信
    装置のセル制御方法であって、 前記バーストデータに含まれる１つのＡＴＭセルのヘッ
    ダ情報からバーストデータの境界を検出すると、 前記境界の次に入力されたバーストデータを前記次に入
    力されたバーストデータと同一出力回線宛で競合する他
    のバーストデータが通過中か否かに基づいて通過もしく
    は廃棄制御することを特徴とするセル制御方法。
  6. 【請求項６】複数の入力回線と１以上の出力回線を備
    え、前記入力回線から入力された複数個のＡＴＭセルで
    構成したバーストデータを前記ＡＴＭセルのそれぞれの
    ヘッダ情報に基づき前記出力回線に転送するＡＴＭ通信
    装置のセル制御方法であって、前記バーストデータに含まれる１つのＡＴＭセルのヘッ
    ダ情報からバーストデータの境界を検出すると、 前記境界の次に入力されたバーストデータを前記次に入
    力されたバーストデータと同一出力回線宛で競合する複
    数個のＡＴＭセルからなるセル列が通過中か否かに基づ
    いて通過もしくは廃棄制御することを特徴とするセル制
    御方法。
  7. 【請求項７】ＡＴＭ通信装置のセル制御方法であって、 複数のセルで構成したバーストデータを入力回線から受
    信すると、前記バーストデータの１つのセルのヘッダ情
    報から前記バーストデータの境界を検出し、前記境界の
    後に入力されたバーストデータを構成する先頭セルを含
    む複数個のセルは該バーストデータと同一出力回線宛で
    競合する別のバーストデータが通過中であると廃棄する
    ことを特徴とするセル制御方法。
  8. 【請求項８】ＡＴＭ通信装置のセル制御方法であって、 複数のセルで構成したバーストデータを入力回線から受
    信すると、該バーストデータと同一宛先に通過中の複数
    のセルからなるデータと競合すると前記受信バーストデ
    ータを通過させるか廃棄するか決定し、廃棄と決定され
    た前記受信バーストデータに属する複数個のセルは廃棄
    し、通過と決定された前記受信バーストデータに属する
    複数個のセルをそれぞれのセルのヘッダ情報に対応して
    宛先となる出力回線に転送することを特徴とするセル制
    御方法。
  9. 【請求項９】上記バーストデータは、ＡＴＭアダプテー
    ションレイヤのタイプ５で規定された通信手順で送受信
    されるもので、前記バーストデータの通過もしくは廃棄
    の決定は、前記バーストデータの最終セルに付与された
    終了表示に基づき境界を検出して次に到着するセルをバ
    ーストデータの先頭と識別して実施することを特徴とす
    る請求項１乃至８いずれかに記載のセル制御方法。
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