JP2751698B2 - 自己ルーチングスイッチ回路 - Google Patents
自己ルーチングスイッチ回路Info
- Publication number
- JP2751698B2 JP2751698B2 JP33076291A JP33076291A JP2751698B2 JP 2751698 B2 JP2751698 B2 JP 2751698B2 JP 33076291 A JP33076291 A JP 33076291A JP 33076291 A JP33076291 A JP 33076291A JP 2751698 B2 JP2751698 B2 JP 2751698B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- input
- read
- buffer
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L49/00—Packet switching elements
- H04L49/30—Peripheral units, e.g. input or output ports
- H04L49/3081—ATM peripheral units, e.g. policing, insertion or extraction
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5638—Services, e.g. multimedia, GOS, QOS
- H04L2012/5646—Cell characteristics, e.g. loss, delay, jitter, sequence integrity
- H04L2012/5651—Priority, marking, classes
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5679—Arbitration or scheduling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5678—Traffic aspects, e.g. arbitration, load balancing, smoothing, buffer management
- H04L2012/5681—Buffer or queue management
Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ（Ａｓｙｎｃｈ
ｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）自己ルー
チングスイッチに利用する。特に、入力バッファ形自己
ルーチングスイッチに関する。
ｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ）自己ルー
チングスイッチに利用する。特に、入力バッファ形自己
ルーチングスイッチに関する。
【０００２】
【従来の技術】従来例は、複雑なソーティング回路や比
較回路から構成されるスケジューリング回路を用いてセ
ルの衝突回避を行っていた。
較回路から構成されるスケジューリング回路を用いてセ
ルの衝突回避を行っていた。
【０００３】
【発明が解決しようとする課題】このような従来例で
は、回路構成が複雑であり、衝突が検出されるまでに多
段にわたる論理を必要とするので、衝突検出に時間がか
かる欠点と、衝突の際の優先順序があらかじめ定められ
た順序に固定される欠点とがある。
は、回路構成が複雑であり、衝突が検出されるまでに多
段にわたる論理を必要とするので、衝突検出に時間がか
かる欠点と、衝突の際の優先順序があらかじめ定められ
た順序に固定される欠点とがある。
【０００４】本発明は、このような欠点を除去するもの
で、入力バッファに対する平等なセル送出権の付与、ま
た特定の入力バッファに対するセル送出に関する最優先
権の付与を容易にかつ高速に行う手段をもつ自己ルーチ
ングスイッチ回路を提供することを目的とする。
で、入力バッファに対する平等なセル送出権の付与、ま
た特定の入力バッファに対するセル送出に関する最優先
権の付与を容易にかつ高速に行う手段をもつ自己ルーチ
ングスイッチ回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、入力方路を経
由して到来するセルのそれぞれの宛先が異なるときにこ
の入力方路のそれぞれをこの宛先に対応する出力方路の
それぞれに衝突なしに自己ルーチングするノンブロッキ
ング網と、このノンブロッキング網の入力方路のそれぞ
れに挿入され、複数個のセルが到来順に一時蓄積され、
その到来順に読み出される入力バッファと、この入力バ
ッファのそれぞれに与えられ、この入力バッファに一時
蓄積されたセルの読み出しを許可または禁止するパルス
状態情報を生成するパルス状態情報生成手段とを備えた
自己ルーチングスイッチ回路において、上記パルス状態
情報生成手段は、読みだし専用メモリを含み、この読み
だし専用メモリは、上記入力バッファから読み出される
べきセルに付された宛先が互いに不一致の場合にはこの
セルのそれぞれの読み出しを許可し、一致が発生したバ
ッファのうちから選択したひとつのバッファの読み出し
を許可するビットパターンがあらかじめ書き込まれ、上
記入力バッファから読み出されるべきセルに付された宛
先をアドレスとしてこのビットパターンから読み出され
た情報をパルス状態情報とする手段を備えたことを特徴
とする。
由して到来するセルのそれぞれの宛先が異なるときにこ
の入力方路のそれぞれをこの宛先に対応する出力方路の
それぞれに衝突なしに自己ルーチングするノンブロッキ
ング網と、このノンブロッキング網の入力方路のそれぞ
れに挿入され、複数個のセルが到来順に一時蓄積され、
その到来順に読み出される入力バッファと、この入力バ
ッファのそれぞれに与えられ、この入力バッファに一時
蓄積されたセルの読み出しを許可または禁止するパルス
状態情報を生成するパルス状態情報生成手段とを備えた
自己ルーチングスイッチ回路において、上記パルス状態
情報生成手段は、読みだし専用メモリを含み、この読み
だし専用メモリは、上記入力バッファから読み出される
べきセルに付された宛先が互いに不一致の場合にはこの
セルのそれぞれの読み出しを許可し、一致が発生したバ
ッファのうちから選択したひとつのバッファの読み出し
を許可するビットパターンがあらかじめ書き込まれ、上
記入力バッファから読み出されるべきセルに付された宛
先をアドレスとしてこのビットパターンから読み出され
た情報をパルス状態情報とする手段を備えたことを特徴
とする。
【０００６】
【作用】読出専用メモリ上のセル送出を許可または禁止
する情報パターンから入力バッファからの送出が予定さ
れているセルのルーチング情報をアドレスとしてセル送
出権を付与する入力バッファを決定する情報を読み出
す。この情報パターンには、各入力バッファに対する平
等なセル送出権を付与し、また特定の入力バッファにセ
ル送出に関しての最優先権を付与することができる。
する情報パターンから入力バッファからの送出が予定さ
れているセルのルーチング情報をアドレスとしてセル送
出権を付与する入力バッファを決定する情報を読み出
す。この情報パターンには、各入力バッファに対する平
等なセル送出権を付与し、また特定の入力バッファにセ
ル送出に関しての最優先権を付与することができる。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例である８×８スイッチ
のブロック図である。１、２、…、８は入力方路であ
る。１０、２０、…、８０は入力方路１、２、…、８の
それぞれに接続された入力バッファである。１１、２
１、…、８１は入力バッファ１０、２０、…、８０のそ
れぞれのセル出力線であり、ノンブロッキング網２００
に接続される。１２、２２、…、８２、は入力バッファ
１０、２０、…、８０の競合制御線であり、タイミング
制御線１５０と共にバッファ制御部１００に接続され
る。ノンロッキング網２００は同一宛先のセルが同時に
入力されない限りノンブロックとなって各セルが宛先へ
自己ルーチングしながら到達するネットワークであり、
クロスバー形やバッチャ・バンヤン網などである。２０
１、２０２、…、２０８は出力方路であり、それぞれが
３ビットで表現される宛先アドレスの０００、００１、
…、１１１に対応する。
して説明する。図１はこの実施例である８×８スイッチ
のブロック図である。１、２、…、８は入力方路であ
る。１０、２０、…、８０は入力方路１、２、…、８の
それぞれに接続された入力バッファである。１１、２
１、…、８１は入力バッファ１０、２０、…、８０のそ
れぞれのセル出力線であり、ノンブロッキング網２００
に接続される。１２、２２、…、８２、は入力バッファ
１０、２０、…、８０の競合制御線であり、タイミング
制御線１５０と共にバッファ制御部１００に接続され
る。ノンロッキング網２００は同一宛先のセルが同時に
入力されない限りノンブロックとなって各セルが宛先へ
自己ルーチングしながら到達するネットワークであり、
クロスバー形やバッチャ・バンヤン網などである。２０
１、２０２、…、２０８は出力方路であり、それぞれが
３ビットで表現される宛先アドレスの０００、００１、
…、１１１に対応する。
【０００８】図１のバッファ制御部１００の内部ブロッ
ク構成を図２に示す。図１に示す競合制御線１２、２
２、…、８２のそれぞれは、図２に示すように４種類の
信号線から構成されている。
ク構成を図２に示す。図１に示す競合制御線１２、２
２、…、８２のそれぞれは、図２に示すように４種類の
信号線から構成されている。
【０００９】この実施例は、図１に示すように、入力方
路１、２、…、８を経由して到来するセルのそれぞれの
宛先が異なるときにこの入力方路１、２、…、８のそれ
ぞれをこの宛先に対応する出力方路２０１、２０２、
…、２０８のそれぞれに衝突なしに自己ルーチングする
ノンブロッキング網２００と、このノンブロッキング網
２００の入力方路１、２、…、８のそれぞれに挿入さ
れ、複数個のセルが到来順に一時蓄積され、その到来順
に読み出される入力バッファ１０、２０、…、８０と、
この入力バッファ１０、２０、…、８０のそれぞれに与
えられ、この入力バッファ１０、２０、…、８０に一時
蓄積されたセルの読み出しを許可または禁止するパルス
状態情報を生成するパルス状態情報生成手段とを備え、
さらに、本発明の特徴とする手段として、上記パルス状
態情報生成手段は、読みだし専用メモリ１６０を含み、
この読みだし専用メモリ１６０は、上記入力バッファ１
０、２０、…、８０から読み出されるべきセルに付され
た宛先が互いに不一致の場合にはこのセルのそれぞれの
読み出しを許可し、一致が発生したバッファのうちから
選択したひとつのバッファの読み出しを許可するビット
パターンがあらかじめ書き込まれ、入力バッファ１０、
２０、…、８０から読み出されるべきセルに付された宛
先をアドレスとしてこのビットパターンから読み出され
た情報をパルス状態情報とする手段および読み出しが禁
止された第一セルが一時蓄積された入力バッファに送出
中の第一セルに付された宛先と等しい宛先をもつ第二セ
ルが一時蓄積されているときにこの第二セルの読み出し
を許可する手段を備える。
路１、２、…、８を経由して到来するセルのそれぞれの
宛先が異なるときにこの入力方路１、２、…、８のそれ
ぞれをこの宛先に対応する出力方路２０１、２０２、
…、２０８のそれぞれに衝突なしに自己ルーチングする
ノンブロッキング網２００と、このノンブロッキング網
２００の入力方路１、２、…、８のそれぞれに挿入さ
れ、複数個のセルが到来順に一時蓄積され、その到来順
に読み出される入力バッファ１０、２０、…、８０と、
この入力バッファ１０、２０、…、８０のそれぞれに与
えられ、この入力バッファ１０、２０、…、８０に一時
蓄積されたセルの読み出しを許可または禁止するパルス
状態情報を生成するパルス状態情報生成手段とを備え、
さらに、本発明の特徴とする手段として、上記パルス状
態情報生成手段は、読みだし専用メモリ１６０を含み、
この読みだし専用メモリ１６０は、上記入力バッファ１
０、２０、…、８０から読み出されるべきセルに付され
た宛先が互いに不一致の場合にはこのセルのそれぞれの
読み出しを許可し、一致が発生したバッファのうちから
選択したひとつのバッファの読み出しを許可するビット
パターンがあらかじめ書き込まれ、入力バッファ１０、
２０、…、８０から読み出されるべきセルに付された宛
先をアドレスとしてこのビットパターンから読み出され
た情報をパルス状態情報とする手段および読み出しが禁
止された第一セルが一時蓄積された入力バッファに送出
中の第一セルに付された宛先と等しい宛先をもつ第二セ
ルが一時蓄積されているときにこの第二セルの読み出し
を許可する手段を備える。
【００１０】次に、競合制御線１２を代表させてバッフ
ァ制御部１００の動作を説明する。競合制御線１２はセ
ル宛先アドレス１２１、セル有効信号１３１、送出リザ
ーブ信号１４１およびパス状態情報１５１から構成さ
れ、セル宛先アドレス１２１は入力バッファが次に送出
を予定しているセルの宛先を示し、セル有効信号１３１
は送出予定セルの有無を示す。送出リザーブ信号１４１
はすでに一度送出許可を受けたバッファが衝突によって
送出許可の得られなかった他のバッファからのシャフル
後の新たな送出予定セルに対してセル送出優先を持って
いることを表示する信号であり、この実施例の場合に
は、該当するセルを送出し終えるまでの間、一度送出許
可を受けたバッファは衝突制御ごとに送出リザーブ信号
１４１をアクティブ（この実施例では、論理「１」）に
する。パス状態情報１５１は送出予定セルの送出許可ま
たは送出不可（送出一時禁止）を表示し、入力バッファ
１０は送出許可が出されたときのみタイミング制御線１
５０に従って該当セルをセル出力線１１に送出すること
ができる。各入力バッファのセル宛先アドレス１２１、
…、１２８、セル有効信号１３１、…、１３８および送
出リザーブ信号１４１、…、１４８は束ねられて読みだ
し専用メモリ１６０の読みだしアドレスへ入力され、読
みだされたメモリ出力のそれぞれのビットが各バッファ
のパス状態情報１５１、…、１５８となって各入力バッ
ファへ通知される。各バッファからのセル有効信号に該
当するビットが「１」（送出セル有り）でかつセル宛先
アドレスに該当するビット列に同一の値（例えば「０１
０」と「０１０」）が無いときには衝突が無いと判断し
て、セル送出許可を示す「１」のデータが読みだし専用
メモリ１６０のメモリアドレスの該当する位置にあらか
じめ書き込んである。また、送出リザーブ信号に該当す
るメモリアドレスのビットが「１」の場合には以前に一
度送出許可を受けたセルであることを示しているので、
衝突が起きている場合でもそのセルを優先して送出許可
を与える「１」のデータが書き込まれている。また、セ
ル有効信号に該当するビットが「０」に対応する場合に
は送出不可を示す「０」が書き込んであり、衝突検出の
対象にならない。セル宛先アドレスに該当するビット列
が同じ値を示しかつ送出リザーブ信号に該当するビット
が「０」の場合にはそれらのセルの間が衝突状態にある
とみなし、衝突状態の複数のセルの中から一つだけに送
出許可を選択的に与える「１」が与えられ、衝突する他
のセルは送出不可として「０」がそれぞれに該当するビ
ットに書き込まれている。タイミング制御部１７０は、
タイミング制御線１５０によってバッファ１０、２０、
…、８０へのセル送出やセルの競合制御タイミングを知
らせる。以上説明した読み出し専用メモリ１６０の動作
説明を図３に示す。
ァ制御部１００の動作を説明する。競合制御線１２はセ
ル宛先アドレス１２１、セル有効信号１３１、送出リザ
ーブ信号１４１およびパス状態情報１５１から構成さ
れ、セル宛先アドレス１２１は入力バッファが次に送出
を予定しているセルの宛先を示し、セル有効信号１３１
は送出予定セルの有無を示す。送出リザーブ信号１４１
はすでに一度送出許可を受けたバッファが衝突によって
送出許可の得られなかった他のバッファからのシャフル
後の新たな送出予定セルに対してセル送出優先を持って
いることを表示する信号であり、この実施例の場合に
は、該当するセルを送出し終えるまでの間、一度送出許
可を受けたバッファは衝突制御ごとに送出リザーブ信号
１４１をアクティブ（この実施例では、論理「１」）に
する。パス状態情報１５１は送出予定セルの送出許可ま
たは送出不可（送出一時禁止）を表示し、入力バッファ
１０は送出許可が出されたときのみタイミング制御線１
５０に従って該当セルをセル出力線１１に送出すること
ができる。各入力バッファのセル宛先アドレス１２１、
…、１２８、セル有効信号１３１、…、１３８および送
出リザーブ信号１４１、…、１４８は束ねられて読みだ
し専用メモリ１６０の読みだしアドレスへ入力され、読
みだされたメモリ出力のそれぞれのビットが各バッファ
のパス状態情報１５１、…、１５８となって各入力バッ
ファへ通知される。各バッファからのセル有効信号に該
当するビットが「１」（送出セル有り）でかつセル宛先
アドレスに該当するビット列に同一の値（例えば「０１
０」と「０１０」）が無いときには衝突が無いと判断し
て、セル送出許可を示す「１」のデータが読みだし専用
メモリ１６０のメモリアドレスの該当する位置にあらか
じめ書き込んである。また、送出リザーブ信号に該当す
るメモリアドレスのビットが「１」の場合には以前に一
度送出許可を受けたセルであることを示しているので、
衝突が起きている場合でもそのセルを優先して送出許可
を与える「１」のデータが書き込まれている。また、セ
ル有効信号に該当するビットが「０」に対応する場合に
は送出不可を示す「０」が書き込んであり、衝突検出の
対象にならない。セル宛先アドレスに該当するビット列
が同じ値を示しかつ送出リザーブ信号に該当するビット
が「０」の場合にはそれらのセルの間が衝突状態にある
とみなし、衝突状態の複数のセルの中から一つだけに送
出許可を選択的に与える「１」が与えられ、衝突する他
のセルは送出不可として「０」がそれぞれに該当するビ
ットに書き込まれている。タイミング制御部１７０は、
タイミング制御線１５０によってバッファ１０、２０、
…、８０へのセル送出やセルの競合制御タイミングを知
らせる。以上説明した読み出し専用メモリ１６０の動作
説明を図３に示す。
【００１１】次に、全体の動作を説明する。図４は、図
１に示す実施例で図に示す宛先アドレスのセルが各入力
バッファに到着した場合のセル送出許可状態を示す。こ
の例では、各バッファに３セルずつ蓄積されているが、
３セル以上の蓄積がある場合やセル蓄積の無いバッファ
が混在する場合にも同様に説明できる。図４の状態にな
った過程を図５を参照して説明する。ここでは、初期状
態を入力バッファから送出中のセルが一つも無く、各入
力バッファには図４に示すセルが蓄積されている状態と
する。各入力バッファ１０、…、８０は、バッファ制御
部１００から衝突制御タイミングを受信すると競合制御
線１２、…、８２のそれぞれにセル宛先アドレス、セル
有効信号および送出リザーブ信号を送出する。この場合
にセル宛先アドレスは各バッファに蓄積されている先頭
のセルを示し、セル有効信号は全て「１」、送出リザー
ブ信号はすべて「０」である。信号受信時の読みだし専
用メモリ１６０へのアクセス状態を図５に示す。図５で
は、カラム０が入力バッファ１０に対応し、カラム７が
バッファ８０に対応している。図から明らかなように、
バッファ１０とバッファ５０とが、またバッファ６０と
バッファ８０とが衝突している。この実施例では各バッ
ファの優先順位がランダムになるようにあらかじめ衝突
の際のビットパターンが決定されているので、バッファ
１０とバッファ６０とに送出権が与えられ、バッファ５
０とバッファ８０とが衝突で負けとなる。その他のバッ
ファ間には衝突が無いのでセル送出許可状態となり、図
４に示す状態になる。図４の状態からバッファ制御部１
００がタイミング制御線１５０にセル送出タイミングを
送出し、図４でセル送出許可を受けたバッファは各自の
セルを送出し始めて図６の状態になる。図６で、セル送
出中に各入力バッファは次の送出予定セルを決めるため
に、図４に対する説明と全く同一の方法で送出中の後に
続くセルのルーチング情報をバッファ制御部１００へ送
出する。図６のときの読みだし専用メモリ１６０のアク
セス状態を図７（Ａ）に示す。この状態では、バッファ
１０、バッファ６０およびバッファ７０が衝突で負けて
セル送出不可になってしまったが、送出中の送出がまだ
継続中なので、送出不可を受けた各バッファに該当セル
の後に蓄積されているセルで送出の可能性を再度追求す
る。いわゆるシャフルを行う。シャフルの場合に、すで
に送出許可を受けているバッファからは前回と同一セル
の情報が送出されるが、すでに許可が出たセルであるの
で送出リザーブ信号を「１」として送出する。シャフル
により入力バッファ１０、６０および７０から新たなセ
ルのルーチング情報が送出された様子を図８に示し、そ
のときの読みだし専用メモリ１６０へのアクセス状態を
図７（Ｂ）に示す。以上のシャフル動作はバッファが送
出中のセル送出を完了するまで続けられる。以後、同様
の動作がくり返されてセル送出権が決定され、各入力バ
ッファのセルは逐次またはシャフルを間欠的に行いなが
らスイッチングされる。
１に示す実施例で図に示す宛先アドレスのセルが各入力
バッファに到着した場合のセル送出許可状態を示す。こ
の例では、各バッファに３セルずつ蓄積されているが、
３セル以上の蓄積がある場合やセル蓄積の無いバッファ
が混在する場合にも同様に説明できる。図４の状態にな
った過程を図５を参照して説明する。ここでは、初期状
態を入力バッファから送出中のセルが一つも無く、各入
力バッファには図４に示すセルが蓄積されている状態と
する。各入力バッファ１０、…、８０は、バッファ制御
部１００から衝突制御タイミングを受信すると競合制御
線１２、…、８２のそれぞれにセル宛先アドレス、セル
有効信号および送出リザーブ信号を送出する。この場合
にセル宛先アドレスは各バッファに蓄積されている先頭
のセルを示し、セル有効信号は全て「１」、送出リザー
ブ信号はすべて「０」である。信号受信時の読みだし専
用メモリ１６０へのアクセス状態を図５に示す。図５で
は、カラム０が入力バッファ１０に対応し、カラム７が
バッファ８０に対応している。図から明らかなように、
バッファ１０とバッファ５０とが、またバッファ６０と
バッファ８０とが衝突している。この実施例では各バッ
ファの優先順位がランダムになるようにあらかじめ衝突
の際のビットパターンが決定されているので、バッファ
１０とバッファ６０とに送出権が与えられ、バッファ５
０とバッファ８０とが衝突で負けとなる。その他のバッ
ファ間には衝突が無いのでセル送出許可状態となり、図
４に示す状態になる。図４の状態からバッファ制御部１
００がタイミング制御線１５０にセル送出タイミングを
送出し、図４でセル送出許可を受けたバッファは各自の
セルを送出し始めて図６の状態になる。図６で、セル送
出中に各入力バッファは次の送出予定セルを決めるため
に、図４に対する説明と全く同一の方法で送出中の後に
続くセルのルーチング情報をバッファ制御部１００へ送
出する。図６のときの読みだし専用メモリ１６０のアク
セス状態を図７（Ａ）に示す。この状態では、バッファ
１０、バッファ６０およびバッファ７０が衝突で負けて
セル送出不可になってしまったが、送出中の送出がまだ
継続中なので、送出不可を受けた各バッファに該当セル
の後に蓄積されているセルで送出の可能性を再度追求す
る。いわゆるシャフルを行う。シャフルの場合に、すで
に送出許可を受けているバッファからは前回と同一セル
の情報が送出されるが、すでに許可が出たセルであるの
で送出リザーブ信号を「１」として送出する。シャフル
により入力バッファ１０、６０および７０から新たなセ
ルのルーチング情報が送出された様子を図８に示し、そ
のときの読みだし専用メモリ１６０へのアクセス状態を
図７（Ｂ）に示す。以上のシャフル動作はバッファが送
出中のセル送出を完了するまで続けられる。以後、同様
の動作がくり返されてセル送出権が決定され、各入力バ
ッファのセルは逐次またはシャフルを間欠的に行いなが
らスイッチングされる。
【００１２】次に、入力バッファでのシャッフルにつき
説明する。このシャッフルにより、同一宛先セルの送出
順序は入れ替えないことを第一条件とし、宛先毎に第一
条件の下で宛先の異なるセル間の入れ替えは自由とする
ことを第二条件として、入力バッファ１０、２０、…、
８０内の蓄積セルの中から宛先が衝突せずに送出可能な
セルを探す。具体的な処理方法として、幾つかあるが、
ここでは、三つの方法を説明する。第一の方法は、衝突
の度に送出できないセルの宛先をすべて記憶しておき、
入力バッファ１０、２０、…、８０内に蓄積されている
セルの宛先を逐次チェックして衝突していないセルを見
つけると、その都度バッファ制御部１００へ送出を試み
て送出可能なセルを探す方法である。この方法は、衝突
セルの宛先記憶数が増大して複雑化してしまうが、送信
効率は高い。また、衝突の無いセルを見つけたときなど
に、全ての衝突宛先記憶の消去が必要である。第二の方
法は、原理的には第一の方法で行うが、宛先記憶数が制
限値に達するとシャフルを一時休止し、その時点でのセ
ル送出完了後に再び最初からバッファ制御部１００への
アクセスを再開するか、または、単純に最初からバッフ
ァ制御部１００へのアクセスを繰り返して衝突セルの宛
先記憶数を制限する方法である。この方法は、第一の方
法より送信効率は劣るが、入力バッファ１０、２０、
…、８０の制御は簡略化できる。次に、第三の方法は、
入力バッファ１０、２０、…、８０内のセルをすべて逐
次バッファ制御部１００へ送出してセルの宛先衝突をチ
ェックし、衝突の無いセルを見つけたときにセル送出可
能と判断して送出準備を行い、タイミング制御線１５０
からセルの送出開始を通知されたとき（送出可能可能セ
ルがあれば送出を行うが、送出セルの有無には関係なし
に）や入力バッファ１０、２０、…、８０内をすべてチ
ェックし終えたときに、再び入力バッファの先頭から開
始する方法である。この方法は、セルの宛先記憶が不要
になり、また入力バッファ１０、２０、…、８０の制御
も簡単にできるが、バッファ制御部１００へのアクセス
効率が悪くなるので、蓄積セル数が多いときなどには、
送信効率が第一の方法より劣る場合がでてくる。また、
衝突の検出方式によっては同一宛先セルの送出順序が逆
転する可能性も生じうる場合がある。しかし、この方法
は、バッファ制御部１００での衝突検出時間が短く、セ
ル衝突検出が何回も試行可能なこの実施例の場合には、
有効な方法となりうる。なお、この実施例では、リザー
ブ信号によってセルの順序逆転が防止される。
説明する。このシャッフルにより、同一宛先セルの送出
順序は入れ替えないことを第一条件とし、宛先毎に第一
条件の下で宛先の異なるセル間の入れ替えは自由とする
ことを第二条件として、入力バッファ１０、２０、…、
８０内の蓄積セルの中から宛先が衝突せずに送出可能な
セルを探す。具体的な処理方法として、幾つかあるが、
ここでは、三つの方法を説明する。第一の方法は、衝突
の度に送出できないセルの宛先をすべて記憶しておき、
入力バッファ１０、２０、…、８０内に蓄積されている
セルの宛先を逐次チェックして衝突していないセルを見
つけると、その都度バッファ制御部１００へ送出を試み
て送出可能なセルを探す方法である。この方法は、衝突
セルの宛先記憶数が増大して複雑化してしまうが、送信
効率は高い。また、衝突の無いセルを見つけたときなど
に、全ての衝突宛先記憶の消去が必要である。第二の方
法は、原理的には第一の方法で行うが、宛先記憶数が制
限値に達するとシャフルを一時休止し、その時点でのセ
ル送出完了後に再び最初からバッファ制御部１００への
アクセスを再開するか、または、単純に最初からバッフ
ァ制御部１００へのアクセスを繰り返して衝突セルの宛
先記憶数を制限する方法である。この方法は、第一の方
法より送信効率は劣るが、入力バッファ１０、２０、
…、８０の制御は簡略化できる。次に、第三の方法は、
入力バッファ１０、２０、…、８０内のセルをすべて逐
次バッファ制御部１００へ送出してセルの宛先衝突をチ
ェックし、衝突の無いセルを見つけたときにセル送出可
能と判断して送出準備を行い、タイミング制御線１５０
からセルの送出開始を通知されたとき（送出可能可能セ
ルがあれば送出を行うが、送出セルの有無には関係なし
に）や入力バッファ１０、２０、…、８０内をすべてチ
ェックし終えたときに、再び入力バッファの先頭から開
始する方法である。この方法は、セルの宛先記憶が不要
になり、また入力バッファ１０、２０、…、８０の制御
も簡単にできるが、バッファ制御部１００へのアクセス
効率が悪くなるので、蓄積セル数が多いときなどには、
送信効率が第一の方法より劣る場合がでてくる。また、
衝突の検出方式によっては同一宛先セルの送出順序が逆
転する可能性も生じうる場合がある。しかし、この方法
は、バッファ制御部１００での衝突検出時間が短く、セ
ル衝突検出が何回も試行可能なこの実施例の場合には、
有効な方法となりうる。なお、この実施例では、リザー
ブ信号によってセルの順序逆転が防止される。
【００１３】次に、リザーブ信号発生手順を説明する。
特に指示のない場合は、手順は処理番号順に進行する。
処理♯１では、セルが入力バッファに到着して蓄積（初
期状態として有効信号Ｖ＝０、リザーブ信号Ｒ＝０）さ
れる。処理♯２では、タイミング制御線１５０が衝突チ
ェック開始を表示する。処理♯３では、セルが蓄積され
ている入力バッファは有効信号Ｖを「１」に、セル無し
は「０」にセットする。処理♯４では、各入力バッファ
は先頭セルの宛先、有効信号Ｖおよびリザーブ信号Ｒを
送出する。処理♯５では、バッファ制御部で各セル間の
衝突をチェックする。処理♯６では、パス状態情報とタ
イミング制御線１５０による衝突チェックの終了表示を
行う。処理♯７では、パス状態を判定し、「１」のバッ
ファは処理♯７へ、「０」のバッファは処理♯１１へ移
行させる。処理♯８では、入力バッファのリザーブ信号
Ｒを「１」にセットし、出力線への送出セルとして準備
する。処理♯９では、タイミング制御線１５０の状態を
監視し、セル送出開始を表示したら処理♯１０へ、否の
ときは処理♯２へ遷移する。処理♯１０では、送出セル
を入力バッファから取り出して送出開始し、リザーブ信
号Ｒを「０」にリセットして処理♯２へ移行する。処理
♯１１では、入力バッファ内シャッフル後に、次送出予
定セルとしてバッファ先頭へ移り、処理♯２へ戻る。
特に指示のない場合は、手順は処理番号順に進行する。
処理♯１では、セルが入力バッファに到着して蓄積（初
期状態として有効信号Ｖ＝０、リザーブ信号Ｒ＝０）さ
れる。処理♯２では、タイミング制御線１５０が衝突チ
ェック開始を表示する。処理♯３では、セルが蓄積され
ている入力バッファは有効信号Ｖを「１」に、セル無し
は「０」にセットする。処理♯４では、各入力バッファ
は先頭セルの宛先、有効信号Ｖおよびリザーブ信号Ｒを
送出する。処理♯５では、バッファ制御部で各セル間の
衝突をチェックする。処理♯６では、パス状態情報とタ
イミング制御線１５０による衝突チェックの終了表示を
行う。処理♯７では、パス状態を判定し、「１」のバッ
ファは処理♯７へ、「０」のバッファは処理♯１１へ移
行させる。処理♯８では、入力バッファのリザーブ信号
Ｒを「１」にセットし、出力線への送出セルとして準備
する。処理♯９では、タイミング制御線１５０の状態を
監視し、セル送出開始を表示したら処理♯１０へ、否の
ときは処理♯２へ遷移する。処理♯１０では、送出セル
を入力バッファから取り出して送出開始し、リザーブ信
号Ｒを「０」にリセットして処理♯２へ移行する。処理
♯１１では、入力バッファ内シャッフル後に、次送出予
定セルとしてバッファ先頭へ移り、処理♯２へ戻る。
【００１４】次に、セルの送出順序変更および送出リザ
ーブ信号はともに、各入力バッファ１０、２０、…、８
０でバッファ毎に独立に発生される。
ーブ信号はともに、各入力バッファ１０、２０、…、８
０でバッファ毎に独立に発生される。
【００１５】
【発明の効果】本発明は、以上説明したように、各入力
バッファの送出予定セルのルーチング情報を集めて読み
だし専用メモリの読みだしアドレスとし、読みだされた
メモリの出力情報から各バッファがセル送出権を得るよ
うにするので、各入力バッファ間の衝突制御をランダム
な平等に近い優先制御にし、または特定のバッファを最
優先にすることが容易にかつ高速に行える効果がある。
バッファの送出予定セルのルーチング情報を集めて読み
だし専用メモリの読みだしアドレスとし、読みだされた
メモリの出力情報から各バッファがセル送出権を得るよ
うにするので、各入力バッファ間の衝突制御をランダム
な平等に近い優先制御にし、または特定のバッファを最
優先にすることが容易にかつ高速に行える効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
【図２】図１に含まれるバッファ制御部の構成を示すブ
ロック構成図。
ロック構成図。
【図３】図２に含まれる読みだし専用メモリの動作説明
図。
図。
【図４】本発明実施例の動作説明図。
【図５】スイッチ動作中の図２に含まれる読みだし専用
メモリの動作説明図。
メモリの動作説明図。
【図６】本発明実施例の動作説明図。
【図７】スイッチ動作中の図２に含まれる読みだし専用
メモリの動作説明図。
メモリの動作説明図。
【図８】本発明実施例の動作説明図。
１、２、…、８ 入力方路 １０、２０、…８０ 入力バッファ １１、２１、…８１ セル出力線 １２、２２、…８２ 競合制御線 １００ バッファ制御部 １２１、…、１２８ セル宛先アドレス １３１、…、１３８ セル有効信号 １４１、…、１４８ 送出リザーブ信号 １５０ タイミング制御線 １５１、…、１５８ パス状態情報 １６０ 読みだし専用メモリ １７０ タイミング制御部 ２００ ノンブロッキング網 ２０１、２０２、…、２０８ 出力方路
Claims (1)
- 【請求項１】 入力方路を経由して到来するセルのそれ
ぞれの宛先が異なるときにこの入力方路のそれぞれをこ
の宛先に対応する出力方路のそれぞれに衝突なしに自己
ルーチングするノンブロッキング網と、 このノンブロッキング網の入力方路のそれぞれに挿入さ
れ、複数個のセルが到来順に一時蓄積され、その到来順
に読み出される入力バッファと、 この入力バッファのそれぞれに与えられ、この入力バッ
ファに一時蓄積されたセルの読み出しを許可または禁止
するパルス状態情報を生成するパルス状態情報生成手段
とを備えた自己ルーチングスイッチ回路において、 上記パルス状態情報生成手段は、読みだし専用メモリを
含み、 この読みだし専用メモリは、上記入力バッファから読み
出されるべきセルに付された宛先が互いに不一致の場合
にはこのセルのそれぞれの読み出しを許可し、一致が発
生したバッファのうちから選択したひとつのバッファの
読み出しを許可するビットパターンがあらかじめ書き込
まれ、上記入力バッファから読み出されるべきセルに付
された宛先をアドレスとしてこのビットパターンから読
み出された情報をパルス状態情報とする手段を備えたこ
とを特徴とする自己ルーチングスイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33076291A JP2751698B2 (ja) | 1991-12-13 | 1991-12-13 | 自己ルーチングスイッチ回路 |
| US07/990,002 US5357506A (en) | 1991-12-13 | 1992-12-14 | ATM self-routing switching system having input buffers adaptively controlled by contention test results |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33076291A JP2751698B2 (ja) | 1991-12-13 | 1991-12-13 | 自己ルーチングスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05167605A JPH05167605A (ja) | 1993-07-02 |
| JP2751698B2 true JP2751698B2 (ja) | 1998-05-18 |
Family
ID=18236262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33076291A Expired - Lifetime JP2751698B2 (ja) | 1991-12-13 | 1991-12-13 | 自己ルーチングスイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5357506A (ja) |
| JP (1) | JP2751698B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3044983B2 (ja) * | 1993-08-25 | 2000-05-22 | 株式会社日立製作所 | Ａｔｍスイッチングシステムのセル制御方法 |
| EP0690596B1 (en) * | 1994-06-28 | 2002-05-15 | Hewlett-Packard Company, A Delaware Corporation | Method and apparatus for scheduling the transmission of cells of guaranteed-bandwidth virtual channels |
| US5923657A (en) * | 1994-08-23 | 1999-07-13 | Hitachi, Ltd. | ATM switching system and cell control method |
| US5619500A (en) * | 1994-09-01 | 1997-04-08 | Digital Link Corporation | ATM network interface |
| US5592472A (en) * | 1994-10-27 | 1997-01-07 | Hewlett-Packard Company | High performance path allocation system and method for a fiber optic switch for a fiber optic network |
| US5805924A (en) * | 1994-11-08 | 1998-09-08 | Stoevhase; Bent | Method and apparatus for configuring fabrics within a fibre channel system |
| DE19507569C2 (de) * | 1995-03-03 | 1997-02-13 | Siemens Ag | Schaltungsanordnung zur Aufnahme und Weiterleitung von Nachrichtenzellen durch eine ATM-Kommunikationseinrichtung |
| US5657320A (en) * | 1995-06-06 | 1997-08-12 | Mci Corporation | Method and system for resolving contention of spare capacity circuits of a telecommunications network |
| US5867663A (en) | 1995-07-19 | 1999-02-02 | Fujitsu Network Communications, Inc. | Method and system for controlling network service parameters in a cell based communications network |
| US5748612A (en) * | 1995-08-10 | 1998-05-05 | Mcdata Corporation | Method and apparatus for implementing virtual circuits in a fibre channel system |
| WO1997010656A1 (en) | 1995-09-14 | 1997-03-20 | Fujitsu Network Communications, Inc. | Transmitter controlled flow control for buffer allocation in wide area atm networks |
| US5881065A (en) * | 1995-10-04 | 1999-03-09 | Ultra-High Speed Network And Computer Technology Laboratories | Data transfer switch for transferring data of an arbitrary length on the basis of transfer destination |
| US5592160A (en) * | 1995-10-26 | 1997-01-07 | Hewlett-Packard Company | Method and apparatus for transmission code decoding and encoding |
| US5610745A (en) * | 1995-10-26 | 1997-03-11 | Hewlett-Packard Co. | Method and apparatus for tracking buffer availability |
| US5963554A (en) * | 1995-12-26 | 1999-10-05 | Samsung Electronics Co., Ltd. | ATM switch device constructed from Banyan network and its installation method |
| AU1697697A (en) | 1996-01-16 | 1997-08-11 | Fujitsu Limited | A reliable and flexible multicast mechanism for atm networks |
| US5784374A (en) * | 1996-02-06 | 1998-07-21 | Advanced Micro Devices, Inc. | Contention resolution system in ATM switch |
| GB2310106B (en) * | 1996-02-12 | 2000-07-05 | Northern Telecom Ltd | Communications in a distribution network |
| US6212182B1 (en) * | 1996-06-27 | 2001-04-03 | Cisco Technology, Inc. | Combined unicast and multicast scheduling |
| US5748905A (en) | 1996-08-30 | 1998-05-05 | Fujitsu Network Communications, Inc. | Frame classification using classification keys |
| US5850398A (en) * | 1996-12-30 | 1998-12-15 | Hyundai Electronics America | Method of scheduling data cell transmission in an ATM network |
| US6434115B1 (en) | 1998-07-02 | 2002-08-13 | Pluris, Inc. | System and method for switching packets in a network |
| JP3061042B2 (ja) * | 1998-11-12 | 2000-07-10 | 日本電気株式会社 | Ａｔｍスイッチ |
| US7480242B2 (en) * | 1998-11-24 | 2009-01-20 | Pluris, Inc. | Pass/drop apparatus and method for network switching node |
| US6788689B1 (en) * | 2000-03-07 | 2004-09-07 | Cisco Technology, Inc. | Route scheduling of packet streams to achieve bounded delay in a packet switching system |
| JP3646638B2 (ja) | 2000-09-06 | 2005-05-11 | 日本電気株式会社 | パケット交換装置及びそれに用いるスイッチ制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3743685A1 (de) * | 1987-12-23 | 1989-07-06 | Philips Patentverwaltung | Koppelfeld und koppelfeldsteuerung fuer ein vermittlungssystem |
| CA1331801C (en) * | 1988-03-17 | 1994-08-30 | Yasuro Shobatake | Packet switching device |
| CA1320257C (en) * | 1989-04-20 | 1993-07-13 | Ernst August Munter | Method and apparatus for input-buffered asynchronous transfer mode switching |
| JP2803262B2 (ja) * | 1989-12-15 | 1998-09-24 | 日本電気株式会社 | パケット・スイッチ |
| US5130984A (en) * | 1990-12-18 | 1992-07-14 | Bell Communications Research, Inc. | Large fault tolerant packet switch particularly suited for asynchronous transfer mode (ATM) communication |
-
1991
- 1991-12-13 JP JP33076291A patent/JP2751698B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-14 US US07/990,002 patent/US5357506A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5357506A (en) | 1994-10-18 |
| JPH05167605A (ja) | 1993-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2751698B2 (ja) | 自己ルーチングスイッチ回路 | |
| US5130975A (en) | Dual port memory buffers and a time slot scheduler for an atm space division switching system | |
| CA2022798C (en) | Communication switching element and method for transmitting variable length cells | |
| US4797880A (en) | Non-blocking, self-routing packet switch | |
| US5875189A (en) | Method and apparatus for multicast of ATM cells | |
| CA1263729A (en) | Delta network of a cross-point switch | |
| CA2131079C (en) | Fixed-length packet switching system adapted for function test | |
| CA1294024C (en) | System for switching information packets with priorities | |
| EP0413899A2 (en) | Packet switching system having bus matrix switch | |
| CA1317359C (en) | Switching node for switching data signals transmitted in data packets | |
| JP2665038B2 (ja) | パケット伝送用交換器 | |
| JPS6342542A (ja) | デ−タパケット空間分割スイッチおよびデ−タパケットの交換方法 | |
| JPH03236651A (ja) | パケット伝送用相互接続構造とパケットの伝送方法 | |
| JP2001285291A (ja) | 調停方式及びそれを用いたアービタ回路 | |
| JPH07183898A (ja) | Ａｔｍ交換技術における不整順序のセル流に対して所定の順序を回復する方法 | |
| EP1030483B1 (en) | Asynchronous transfer mode switch | |
| CA2151180C (en) | Method and apparatus for multicast of atm cells | |
| JPH0779235A (ja) | セル切替えシステムのノードのための再順序づけ装置 | |
| US20020009082A1 (en) | Buffer unit and switching apparatus | |
| US6314489B1 (en) | Methods and systems for storing cell data using a bank of cell buffers | |
| JP3500511B2 (ja) | 空間分割交換マトリクスの入力へ接続するための入力待ち行列システム | |
| EP0710047A2 (en) | Method and apparatus for multicast of ATM cells | |
| JP2003298601A (ja) | パケット並替装置、オーバーフロー処理方法、プログラム、及び記憶媒体 | |
| JP3149143B2 (ja) | アクセス調停方式 | |
| SU1136159A1 (ru) | Устройство дл управлени распределенной вычислительной системой |