JPS6342542A - デ−タパケット空間分割スイッチおよびデ−タパケットの交換方法 - Google Patents

デ−タパケット空間分割スイッチおよびデ−タパケットの交換方法

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JPS6342542A
JPS6342542A JP62192773A JP19277387A JPS6342542A JP S6342542 A JPS6342542 A JP S6342542A JP 62192773 A JP62192773 A JP 62192773A JP 19277387 A JP19277387 A JP 19277387A JP S6342542 A JPS6342542 A JP S6342542A
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bus
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input
buses
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JP62192773A
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アレキサンダー　ギブソン　フレイザー
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］ 本発明はデータパケット空間分割スイッチおよび時分割
と空間分割とを組合わせたデータパケットの交換方法に
関する。
［従来技術の説明］ データのパケット伝送は１本の伝送ラインの容量をいく
つかのデータ流の間でタイムシェアリングするのに有効
な方法である。パケットは、単一データ通信会話からの
データキャラクタをアドレス情報を含むヘッダと組合わ
せて形成される。データ伝送がバースト（高速パケット
）方式のとき、−会話のパケットは単一伝送施設を他の
会話のバケソトと宵効に共有可能である。いくつかの会
話のパケットは、いくつかの会話の各々の中の転送バー
スト間の空き時間を利用して適時に間に挿入できる。い
くつかの会話に所属のデータパケットは相互に独立に伝
送され、各々そのパケットヘッダ内のアドレス情報によ
り経路が決定される。
データパケットは伝送分岐点で切換えられなければなら
ない。各パケットがスイッチにはいると、パケットヘッ
ダ内のアドレス情報を基準にして選択された出力伝送ラ
インに経路が決定される。従来、この経路決定は、すべ
ての入力伝送ラインからのパケットを単一バスに統合す
ることにより、時分割パケットスイッチが実行していた
。次にパケットはこの単一バスからいくつかの出力伝送
ラインに再配分される。このように時分割パケットスイ
ッチは、多くのユーザが同一物理的施設（バス）を異な
る時間に利用するときに使われるスイッチである。
近代的なデータ伝送要求から、きわめて多数の伝送ライ
ンからのトラフィック（データ量）を処理可能な大型ス
イッチが必要になってきた。この場合単一時分割バスの
限られた容量がスイッチの能力の制約となった。したか
つてこのような制約をもたないパケットスイッチの代替
設計が望まれるところであった。
（発明の概要） 図示の実施例のように、本発明のパケットデータ伝送シ
ステムは、空間分割パケットスイッチにより相互接続さ
れた多重時分割パケットス１′・ｌチから構成される。
空間分割パケットスイッチは、異なるユーザが異なる物
理的施設を同時に利用するときに使われるスイッチであ
る。本発明においては、空間分割スイッチは、複数個の
入力バスの各々を複数個の出力バスの１つに接続するさ
点スイッチのマトリックスである。
パケットサイズのメツセージを処理するために、各さ点
スイッチは、パケットヘッダ内のアドレス情報に応答し
て１つのパケット全部を入力バスから複数個の出力バス
の１つへ交換するように構成される。このように回路交
換システムのさ点スイッチとは異なり本発明のさ点スイ
ッチは、パケットの存在中に一時的に接続するのみであ
って、発信者と受信者との間の双方向通信の全期間中に
接続するのではない。
さらに本発明によると、あて先が同一出力バスである２
個以上のデータパケットが複数個の入力バス上に同時に
到達すると、ある一時刻には１つの、しかもただ１つの
（その優先順位コードにより決定された）データパケッ
トのみがその出力バスにアクセス可能なように、優先競
合手順がこれを確実に実行する。好ましい実施例におい
ては、この競合は、一時に１ビツトずつ優先順位コード
をコンテンションバス（競争バス）上に置くことにより
実行される。低値の優先順位コードを有するソースは競
合相手が出力バスにゲート出力されるべく待機している
間は落とされたままである。
さ点スイッチを実現するために集積回路技術を用いるこ
とにより、多数のこのようなスイッチを単一チップ上に
製作可能で、これによりきわめて小型のさ点スイッチ回
路網を提供できる。本発明の１つの主要な利点は、さ点
スイッチは入力データパケットのデータ速度より速い速
度で作動する必要はないことにある。さらに他の利点は
スイッチ制御回路は集中されることなくさ点自体に分散
される。したがって制御回路の故障は唯一のさ点を不能
にするだけでスイッチ全体を不能にすることはない。
（実施例の説明） 特に第１図には、第１の複数個の入力データライン即ち
、入力バス１１と第２の複数個のデータライン即ち、出
力バス１２とを有するパケットスイッチ１０が示される
。第２図に示すメツセージ（データ）パケットが非同期
的に入力データバス１１上に到達する。メツセージパケ
ット自体の中に含まれるあて光情報に応答して、各パケ
ットは入力データバス１１の１つから出力データバス１
２の適当な１つへ交換される。したがって複数個のデー
タパケットは、出力バスＩ２の利用において衝突がない
限り同時に交換が可能である。
第２図には、あて先アドレス２１とソースアト１゜ス２
２とからなるヘッダを含む１つのデータパケット２０が
図式化されている。ヘッダの後に１ブロツクのデータ２
３が続く。第２図のパケットは使用される方式に応じて
固定長でも可変長でもよい。第１図のスイッチ１０の観
点からは、パケットはいかなる長さであってもよい。し
かしながら説明を簡単にするためにパケットは一定固定
サイズと仮定する。可変長パケットを処理するのに必要
な修正は当業者のよく知るところである。
本発明に従って、第３図は第１図のパケットスイッチ１
０として使用される空間分割パケットスイッチの詳細ブ
ロック図を示す。第３図のパケットスイッチは複数個の
入力バス１１を含み、入力バス１１の各々は緩衝記憶手
段であるＦＩＦＯ（先入先出）待ち行列レジスタ３０に
接続される。ＦＩＦＯ待ち行列レジスタ３０の各々は優
先順位コード発生手段であるアドレストランスレータ３
１に接続され、このアドレストランスレータ３１はヘッ
ダ情報に応答して、この情報を列出力バス１２のただ一
つを識別する列アドレスと、衝突する場合にどの入力パ
ケットが優先するかを決定する優先順位コードとに情報
翻訳する。この衝突は、異なる入力バスＩｆ上の２個以
上のデータパケットが同時に同一出力バス１２を取りあ
うときに発生する。
行入力バス３２の各々と列出力バス１２の各々との間は
さ点スイッチ３３が橋わたしをする。さ点スイッチ３３
の各々は第４図に詳細を示しであるが、第２図の単一デ
ータパケットの存在中に行入力バス３２の１つを列出力
バス１２の１つに接続するように作動する。
緩衝記憶手段としてのＦＩＦＯ待ち行列レジスタ３０は
公知のものであり、入力バス１１上の大量の入力パケッ
トトラフィックを緩衝記憶するのに十分な容量を有する
。このようなＦＩＦＯ待ち行列レジスタ３０は当業者に
は公知であるのでここでは説明を省略する。待ち行列レ
ジスタ３０のサイズは予想トラフィック負荷の関数であ
り、これらもすべて公知のスイッチ技術に関するもので
ある。一般にＦＩＦＯ待ち行列レジスタ３０は入力バス
ｌｌ上に受入れられたデータパケットを列出力バス１２
の中の希望バスが利用可能となるのを待っている間、一
時的に記憶するための機構として作動する。
アドレストランスレータ３１は、あて先アドレス、ソー
スアドレス、またはあて先アドレスとソースアドレスと
の組合せアドレスを列識別コードおよび優先順位コード
に情報翻訳する。列識別コードは１つの、しかもただ１
つの列出力バス１２を識別する。優先順位コードは、２
個以上のデータパケットか同時に同一列出力バス１２を
取りあうときに即ち、衝突時にどれを最初にサービスす
べきかを決定する。パケットのデータの部分より先に第
３図の回路内に到達するように、列識別コードおよび優
先順位コードは両方ともデータパケットの頭部に添附さ
れる。アドレストランスレータ３１は、優先順位コード
の亮い値は高い優先レベルを意味するような必要なコー
ド変更を行う単純な論理回路でよい。アドレストランス
レータ３１はまた、パケットヘッダ内のソース／あて先
アドレス情報によりアドレスされる読出し専用記憶装置
（ＲＯＭ）から構成されることも可能である。読出し専
用記憶装置はこのとき、そのアドレスにおける適切な列
識別コードおよび優先順位コードを記憶し読出しする。
このようなコードトランスレータも同様に当業者には公
知であるので、ここでは詳細な説明は省略する。
話中ワイヤ３８はさ点スイッチ３３に接続され、さ点は
接続された列出力バス１２にパケットを伝送中であると
いう信号をメツセージソースに送る。ＦＩＦＯ待ち行列
レジスタ３０はこの話中信号を利用して、話中信号が解
除されて、さ点が再び使用可能状態となったことの指示
が出るまで、パケットの伝送を中断する。
第４図に、第３図のさ点スイッチ３３の詳細回路図を示
す。第４図において、さ点スイッチ３３は、シフトレジ
スタ５０と、比較回路５１と、排他的ＯＲゲート５２と
、ラッチ回路５３、Ｂ２と、伝送ゲート５４と、および
２個のインバータ５５．５Ｂとからなる。
各パケットの時間フレームのはじめに交換されるべきパ
ケットは１つの入力バス１１の放送バス５７上に放送さ
れる。放送バス５７からの列アドレスコードは、放送バ
ス５７に接続される各さ点スイッチ３３のシフトレジス
タ５０内にコピーされる。そのパケットに対する完全な
列アドレスがシフトレジスタ５０内で利用可能となる。
この列アドレスは出力アドレス検出手段を構成する比較
回路５１に加えられる。同時に、各さ点に付属の出力バ
ス１２の特定のコンテンションバス５８に付属の列アド
レスコードもまた比較回路５１に加えられる。この２つ
のアドレスが一致するのは、複数のさ点スイッチ３３の
うちただ１つのさ点スイッチだけである。比較が成功す
るとその結果は導線５９を介してラッチ回路Ｂ２に伝送
され、そこに現在のパケットの存在中それは記憶される
。一方ラッチ回路６２は伝送ゲート５４を部分的に（他
の導線からの開信号に応答して）開き、これにより接続
手段が構成される。
次に、競合解決手段あるいは競合解決回路について述べ
る。列識別コードに続いて優先順位コードが最低有意ビ
ットの方から放送バス５７へ伝送される。この優先順位
コードとその直後に続くデータとは、優先順位コードで
制御される伝送ゲート５４と排他的ＯＲゲート５２とに
同時に加えられる。
伝送ゲート５４への３番目である最後の導線はラッチ回
路５３の反転出力から導かれる。ラッチ回路５３は、第
３図のアドレストランスレータ３１内で発生される優先
順位コードを利用して、優先競争の結果を記憶する。各
パケットの伝送期間のはじめに、ラッチ回路５３（ラッ
チ回路６２とともに）は導線６０．６６上の信号により
クリヤされる。したがってパケットの伝送期間のはじめ
では、伝送ゲート５４は部分的に開かれる。このときに
、アドレストランスレータ３１で発生され、データパケ
ットの頭部に添付された優先順位コードは同時に、それ
ぞれの伝送ゲート５４を介して共通のコンテンションバ
ス５８に送出される。優先順位コードの各ビットがコン
テンションバス５８に送られるときに、これらはコンテ
ンションバス５８上の他のさ点からの優先順位コードの
対応有意性をもつビットと組合わされる。
伝送ゲート５４は、このような作動を可能とするたとえ
ばオーブンコレクタドライバのように設計されているも
のでよい。
このような配置にすることにより、優先ビット期間の間
、コンテンションバス５８上の値はコンテンションバス
５８に同時に加えられるそのを意性をもつすべての優先
順位コードビットの論理和となる。インバータ５５はこ
の論理和を受け、それを反転し、その結果を排他的ＯＲ
ゲート５２に加える。
同時に放送バス５７上の優先順位コードの対応ビットが
排他的ＯＲゲート５２の他の入力端に加えられる。ここ
で比較手段について説明する。即ち、排他的ＯＲゲート
５２は、放送バス５７上の優先順位コードを、競合バス
５８上の組合せ優先ビットと一時に１ビツトずつ比較す
る。排他的ＯＲゲート５２にはいる２つの入力の値が一
致しない場合、ラッチ回路５３をセットし、かつ伝送ゲ
ート５４を閉じる出力が発生される。
優先順位コードの比較決定後、最も高い優先順位コード
を有するさ点のみがそのラッチ回路５３をクリヤしく伝
送ゲート５４を開き）、残りのさ点のラッチ回路５３は
排他的ＯＲゲート５２によりセットされた（伝送ゲート
５４は閉じられた）ままである。
すなわち最高値の優先順位コードに対応するさ点スイッ
チのみがコンテンションバス５８に接続されたままとな
る。より高い優先順位コードのビットが放送バス５７上
に“１”を発生すると、それに対応する優先順位コード
ピットが“０”であることに応答して、ラッチ回路５３
がセットされる（伝送ゲート５４は閉じらる）。このこ
とにより他のさ点はすべて事前に接続が遮断されてしま
う。
ラッチ回路５３がクリヤされると、インバータ５６から
の出力が話中のワイヤ３８に加えられて、パケットがバ
ス５７からバス５８すなわち、出力バス１２へ交換され
つつあるという指示を与える。この話中信号は、次のパ
ケットタイム・スロットが出るまでＦＩＦＯ待ち行列レ
ジスタ３０（第３図）からのパケットの伝送を停止する
。パケットの伝送完了後、ラッチ回路５３は導線６６上
の信号により再びクリヤされ、話中信号は導線３８から
除去されて全体工程の反復が可能となる。　他の放送バ
ス上の他のデータパケットか第４図のさ点におけるデー
タパケットと競合していないならば、コンテンションバ
ス５８上に現れた唯一の優先ビットが第４図のさ点スイ
ッチ３３により供給される。優先順位コードの比較決定
後、伝送ゲート５４は、各ビット位置における一致によ
り、それは排他的ＯＲゲート５２により検出されるので
あるが、作動を継続する。
放送バス５７上で優先順位コードの後に続くデータは伝
送ゲート５４を介してバス５７からバス５８即ち、出力
バス１２へ転送される。
（発明の効果） 以上述べた如く、本発明の空間分割さ点回路は大規模集
積回路にも最適な簡単なディジタル論理回路およびプツ
シタル記憶回路で構成することができる。したがって本
発明による超大規模電子さ点スイッチを超小型のコンパ
クトデバイスとして製造することが可能である。
更に、本発明のディジタル回路の要求される速度はデー
タパケット自体のビット速度より速くない。これは電子
さ点スイッチのサイズ（さ点数）に無関係にあてはまる
。このことは、とくにスイッチサイズが大規模な場合に
は、時分割スイッチよりはるかにａ利である。
【図面の簡単な説明】
第１図は本発明の一実施例のパケットスイッチのブロッ
ク図； 第２図は第１図のスイッチにより交換されるタイプのデ
ータパケットの図； 第３図は第１図のパケットスイッチの使用に適する空間
分割スイッチの内部構造のブロック図：第４図は第３図
の空間分割スイッチの１つのさ点スイッチの詳細回路図
である。 １０・・・パケットスイッチ １１・・・入力バス（行入力バス、入力データライン）
１２・・・出力バス（列出力バス、出力データライン）
２０・・・データパケット　　２３・・・データ２１・
・・あて先アドレス　　２２・・・ソースアドレス３０
・・・緩衝記憶手段（待ち行列レジスタ）３１・・・優
先順位コード発生手段 （アドレストランスレータ） ３３・・・さ点スイッチ　　　３２・・・行入力バス３
８・・・話中ワイヤ　　　　５０・・・シフトレジスタ
５１・・・比較回路 ５２・・・排他的ＯＲゲート ５３．６２・・・ラッチ回路　５４・・・伝送ゲート５
５．５Ｂ・・・インバータ　５７・・・放送バス５８・
・・コンテンションバス 出　願　人：アメリカン　テレフォン　アンドテレグラ
フ　カムパニー ゛＜、−４，−＝／ ＦＩＧ、　／ Ｆｌσ２ べ

Claims (12)

    【特許請求の範囲】
  1. （１）入力バスと出力バスとからなるアレー（配列）と
    ； 優先順位コード発生手段と；および 前記入力バスの各々と前記出力バスの各々との間の各さ
    （叉）点におけるさ点スイッチと；からなり、 このさ点スイッチは、 出力アドレス検出手段と；および データパケットの１つが存在する間に、１つの出力アド
    レスにのみ応答し優先順位コードで制御されて、前記入
    力バスの各々を前記出力バスの中のアドレスされたバス
    にのみ接続する接続手段とからなることを特徴とするデ
    ータパケット空間分割スイッチ。
  2. （２）前記優先順位コード発生手段は、各前記データパ
    ケット内のあて先アドレスに応答することを特徴とする
    特許請求の範囲第１項に記載のデータパケット空間分割
    スイッチ。
  3. （３）前記優先順位コード発生手段は、各前記データパ
    ケット内のソースアドレスに応答することを特徴とする
    特許請求の範囲第１項に記載のデータパケット空間分割
    スイッチ。
  4. （４）第１の複数個の入力バスと； 第２の複数個の出力バスと；および 前記入力バスの各々と前記出力バスの各々との間に接続
    されるさ点スイッチと； からなり、 単一データパケットの存在中に単一入力バスのみを単一
    出力バスに結合するように、データパケット内のデータ
    にのみ応答して、同時に同一の出力バスを要求する複数
    個のデータパケット間の競合を解決する競合解決手段を
    、各前記さ点スイッチ内に有することを特徴とするデー
    タパケット空間分割スイッチ。
  5. （５）前記入力バス上に、データパケット信号を記憶す
    るための緩衝記憶手段を更に含むことを特徴とする特許
    請求の範囲第４項に記載のデータパケット空間分割スイ
    ッチ。
  6. （６）前記さ点スイッチは、各前記データパケットに含
    まれる優先順位コードに応答する競合解決回路を更に含
    むことを特徴とする特許請求の範囲第４項に記載のデー
    タパケット空間分割スイッチ。
  7. （７）前記競合解決回路は、 複数間の同時に利用可能な優先順位コードの各２進数字
    を一時に１桁ずつ比較し、および 同時に利用可能な他のいかなるデータパケットの優先順
    位コードよりも低値の優先順位コードを含むデータパケ
    ットを有する前記入力バスはすべて切り離す、 比較手段を含むことを特徴とする特許請求の範囲第６項
    に記載のデータパケット空間分割スイッチ。
  8. （８）前記比較手段は、 同一バス上にすべての前記優先順位コードの各桁を伝送
    し、 出力バス上の各組合せ桁を各競合パケットの優先順位コ
    ードの各桁と比較し、および、 前記組合せ桁とは異なるビット値を有する全ての競合パ
    ケットを切離すことを特徴とする特許請求の範囲第７項
    に記載のデータパケット空間分割スイッチ。
  9. （９）複数個の入力バスと複数個の出力バスとの間での
    データパケットの交換方法において、前記入力バス上の
    いずれか１つデータパケットのヘッダ内で、前記出力バ
    スの１つのアドレスを検出すること； 同時に同一出力バスを取り合う入力バス上の各データパ
    ケットのヘッダ内の優先順位コードを検出すること；お
    よび 異なる入力バス上にある複数個の同時競合パケットのう
    ちで最も高い値の優先順位コードを有するパケットを前
    記アドレスにより決められたあて先の出力バスに接続す
    ること； からなることを特徴とするデータパケットの交換方法。
  10. （１０）データパケットのヘッダ内の優先順位コードを
    検出する際、ヘッダ内の情報に応答して、前記優先順位
    コードを発生することを特徴とする特許請求の範囲第９
    項に記載のデータパケットの交換方法。
  11. （１１）データパケットを供給する第１の複数個の入力
    ラインと； 前記データパケットを送出する第２の複数個の出力ライ
    ンと； 前記データパケットの１つが存在中に、ただ１つの入力
    ラインを各出力ラインに接続するために、前記入力ライ
    ンの各々と前記出力ラインの各々とのさ点を接続する手
    段と；および 出力ラインに伝送されないデータパケットを緩衝記憶し
    、緩衝記憶されたデータパケットを後で、出力ラインに
    送出する前記入力ラインの各々に付属された緩衝記憶手
    段と； からなることを特徴とするデータパケット空間分割スイ
    ッチ。
  12. （１２）前記データパケットの各々に付属された優先順
    位コードに応答して、高い優先順位コードを有するデー
    タパケットを優先させて、同一出力ラインへの接続の同
    時要求を解決することを特徴とする特許請求の範囲第１
    １項に記載のデータパケット空間分割スイッチ。
JP62192773A 1986-08-06 1987-08-03 デ−タパケット空間分割スイッチおよびデ−タパケットの交換方法 Pending JPS6342542A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US893602 1986-08-06
US06/893,602 US4821258A (en) 1986-08-06 1986-08-06 Crosspoint circuitry for data packet space division switches

Publications (1)

Publication Number Publication Date
JPS6342542A true JPS6342542A (ja) 1988-02-23

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ID=25401801

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62192773A Pending JPS6342542A (ja) 1986-08-06 1987-08-03 デ−タパケット空間分割スイッチおよびデ−タパケットの交換方法

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Country Link
US (1) US4821258A (ja)
EP (1) EP0256701B1 (ja)
JP (1) JPS6342542A (ja)
AT (1) ATE95358T1 (ja)
AU (1) AU579285B2 (ja)
CA (1) CA1274304A (ja)
DE (1) DE3787600T2 (ja)

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