JPH01228351A - パケット交換機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術（第９図） 発明が解決しようとする課題 課題を解決するための手段（第１図、第２図）作用 実施例（第３図〜第８図） 発明の効果 〔概　要〕 バスマトリクス構成あるいは多重化バス構成のパケット
交換機において二 バス制御を簡単化でき、効率のよいマルチキャスト通信
を可能にすることを目的とし、大通信路から入力される
パケットを入力バス上に送出する入力パケット転送回路
と、マトリクス配置された入力バスと出力バスとの交点
に設けられ、パケットの転送先出力バスに応じて、入力
バスから取り込まれたパケットを対応する出力バスに送
出する交差点メモリと、出力バス上のパケットを出通信
路に対応してアドレス変換し、各出通信路に送出する出
力パケット転送回路とを備えたパケット交換機において
、入力パケット転送回路は、入力バスに送出されるパケ
ットに、転送先出力バスが識別可能なアドレス情報を付
加するデータ処理手段を備え、交差点メモリは、入力バ
スから入力されるパケットのアドレス情報を判断し、対
応する出力バス宛のパケットを取り込むアドレスフィル
タリング手段を備えて構成する。

〔産業上の利用分野〕

本発明は、大通信路に対応する入力バスおよび出通信路
に対応する出力バスがバスマトリクス構成されたパケッ
ト交換機において、同一パケットを複数個所に送出する
マルチキャスト通信を行なうための構成に関する。

特に、バス制御を簡単にし、効率のよいマルチキャスト
通信を可能にするパケット交換機に関する。

〔従来の技術〕

従来、パケット交換機の交換処理能力を向上させるため
の構成として、たとえば特開昭６１−１４４９４５号公
報あるいは特開昭６１−２１６５４５号公報において、
バスマトリクス方式が提案されている。

パスマトリクス方式は、各大通信路に対応する入力バス
と、各出通信路に対応する出力バスとをマトリクス状に
配置し、その交点に設けられた交差点メモリ（ＦＩＦＯ
）を介して、各大通信路と各出通信路との間のパケット
交換制御を行なう構成である。

すなわち、大通信路からの入力パケットは、対応する入
力パケット転送回路を介して、出通信路に対応する出力
バスとの交点に設けられた交差点メモリに書き込まれる
。また、各交差点メモリに書き込まれたパケットは、出
通信路に対応する出力パケット転送回路に転送され、出
通信路から出力される。゛このような構成により、内部
輻幀が軽減され円滑なパケット交換処理を可能にするこ
とができるというものである（特開昭６１−１４４９４
５号公報）。

さらに、前記特開昭６１−２１６５４５号公報には、こ
のようなバスマトリクス方式において、入力バスおよび
出力バスを効率よく使用するために、入力パケット転送
回路および出力パケット転送回路により、各々のバスを
多重化して使用する構成が示されている。

第９図は、そこに示される従来のパケット交換機のブロ
ック構成図である。

図において、各人通信路９０１１１〜９０１□２から到
着するパケットは、それぞれ対応する入力回路９１０．
、〜９１０□２に蓄積される。入力回路９１０□、９１
０＋ｚおよび入力回路９１０□１，９１０□２は、それ
ぞれ対応する入力バス９０５１．９０５□ごとに多重接
続されている。各入力バス９０５＋、９０５□ごとに設
けられている入力パケット転送回路９５０１．９５０□
は、それぞれ対応する入力バスを介して各入力回路に蓄
積されているパケットを順次抽出し、各パケットごとに
転送先出通信路を識別して宛先対応の交差点メモリ９２
Ｌ＋〜９２０゜に蓄積する。なお、宛先対応の交差点メ
モリは、所定の制御信号線によりパケット受信可能状態
に設定され、入力バスから取り込まれるパケットを蓄積
する。

各出力バス９０７１，９０７□ごとに設けられている出
力パケット転送回路９７０．．９７０□は、それぞれ対
応する出力バスを介して各交差点メモリから蓄積されて
いるパケットを順次抽出し、同様に宛先対応の出力回路
９３０□、９３０□１あるいは出力回路９３０□、９３
０□２に蓄積する。

なお、宛先対応の出力回路は所定の制御信号線によりパ
ケット受信可能状態に設定され、出力バスから取り込ま
れるパケットを蓄積する。

各出力回路９３０□〜９３０□２のパケットは、対応す
る出通信路９０３□〜９０３□２に送出される。

ところで、このようなパケット交換機において、同一の
パケットを複数個所に送出するマルチキャスト通信を行
なうための構成が提案されている（特願昭６２−１７０
１０９号）。

ここに提案された方式は、入力パケットがマルチキャス
ト用パケットであれば、送出対象となる交差点メモリあ
るいは出力回路をすべて受信可能状態に設定し、対応す
るバスにそのパケットを送出することにより、各部に同
一データのパケットが同時に転送（マルチドロップ）さ
れる。さらに、出力回路において各パケットのアドレス
（論理チャネル番号）が各出通信路に対応したアドレス
に変換されることにより、同一のパケットを高速で各出
通信路に収容される複数の受信端末に送信することがで
きる構成となっている。

すなわち、たとえば入通信路９０１＋＋から入力された
パケットが、出力バス９０７Ｉに接続される複数の出通
信路９０３□、９０３□１に送出されるマルチキャスト
用パケットの場合には、出力パケット転送回路９７０．
が対応する出力回路９３０□、９３０□を受信可能状態
に設定し、交差点メモリ９２０＋＋からのパケットを各
出力回路に転送するマルチキャスト処理を行なうことに
より、対応する複数の出通信路宛のマルチキャスト通信
を実現することができる。

また、前記パケットが、すべての出通信路９０３□〜９
０３゜に送出されるマルチキャスト用パケットの場合に
は、入力パケット転送回路９５０゜が対応する交差点メ
モリ９２０．１，９２０．□を受信可能状態に設定し、
入力回路９１０．、からのパケットを各交差点メモリに
転送し、さらに、各出力パケット転送回路９７０１．９
７０□が、それぞれ対応する出力回路９３０１＋、９３
０□１および出力回路９３０．２．９３０□２を受信可
能状態に設定し、交差点メモリ９２０□、９２０１２か
らのパケットを各出力回路にそれぞれ転送するマルチキ
ャスト処理を行なうことにより、対応する複数の出通信
路宛のマルチキャスト通信を実現することができる。

なお、いずれの場合においても各出力回路で出通信路対
応のアドレス変換が行なわれる。

このように、マルチキャスト用パケットが一括して各部
に分配され、パケットのアト１／スが出力回路側で各出
通信路に対応するアドレスにそれぞれ変換される構成に
より、従来、各出通信路対応のアドレスを付して同一デ
ータのパケットを繰り返し送出することによりマルチキ
ャスト通信を行なっていた方式（特開昭６２−２９２０
４２号公報）に対して、その高速化が可能になった。

〔発明が解決しようとする課題〕

ところで、このような従来例方式では、入力パケット転
送回路９５０あるいは出力パケット転送回路９７０がマ
ルチキャスト用パケットを受信すると、そのヘッダ部に
設定されている情報からマルチキャストされる複数の出
通信路を識別し、対応する交差点メモリあるいは出力回
路に対して所定の制御信号線により受信イネーブル制御
を行ない、対応するすべての交差点メモリあるいは出力
回路を受信可能状態に設定している。

すなわち、複数の宛先に対するパケット転送（マルチド
ロップ処理）が、データバスとは別な制御信号線（制御
バス）を用い転送元からの指示で行なわれる構成であっ
た。

したがって、このようなバスマトリクス構成のパケット
交換機では、マルチキャスト通信を行なうための処理に
おいて、交差点メモリあるいは出力回路に対して受信イ
ネーブル制御が必要であり、またそのための制御信号線
が必要であるなど、バスの多重化度に比例してハードウ
ェア面およびソフトウェア面ともに規模が増大する問題
点があった。

本発明は、このような従来の問題点を解決するもので、
バス制御を簡単化でき、効率のよいマルチキャスト通信
を行なうことができるパケット交換機を提供することを
目的とする。

〔課題を解決するための手段〕

第１図は、本発明の請求項１に対応する原理ブロック図
である。

図において、入力パケット転送回路１５０は、入通信路
１０１から入力されるパケットを入力バス１０５上に送
出する。

交差点メモリ１２０は、マトリクス配置された入力バス
１０５と出力バス１０７との交点に設けられ、パケット
の転送先出力バスに応じて、入力バスから取り込まれた
パケットを対応する出力バスに送出する。

出力パケット転送回路１７０は、出力バス１０７上のパ
ケットを出通信路１０３に対応してアドレス変換し、各
出通信路に送出する。

このような構成において、入力パケット転送回路１５０
は、入力バスに送出されるパケットに、転送先出力バス
が識別可能なアドレス情報を付加するデータ処理手段１
５１を備える。

交差点メモリ１２０は、入力バスから入力されるパケッ
トのアドレス情報を判断し、対応する出力バス宛のパケ
ットを取り込むアドレスフィルタリング手段１２１を備
える。

第２図は、本発明の請求項２に対応する原理ブロック図
である。

図において、入力回路２１０は、複数の入通信路２０１
から入力されるパケットをそれぞれ蓄積する。

出力回路２３０は、複数の出通信路２０３へ送出するパ
ケットをそれぞれ蓄積し、各出通信路に対応してパケッ
トのアドレス変換を行なう。

、入力パケット転送回路２５０は、各入力回路２１０か
らのパケットを対応する入力バス２０５上に送出する。

交差点メモリ２２０は、マトリクス配置された入力バス
２０５と出力バス２０７との交点に設けられ、パケット
の転送先出力バスに応じて、入力バスから取り込まれた
パケットを対応する出力バスに送出する。

出力パケット転送回路２７０は、出力バス２０７上のパ
ケットを各出力回路２３０へ送出する。

このような構成において、入力パケット転送回路２５０
は、入力バスに送出されるパケットに、転送先出力バス
および出力回路が識別可能なアドレス情報を処理するデ
ータ処理手段２５１を備える。

交差点メモリ２２０は、入力バスから入力されるパケッ
トのアドレス情報を判断し、対応する出力バス宛のパケ
ットを取り込むアドレスフィルタリング手段２２１を備
える。

出力回路２３０は、出力バスから入力されるパケットの
アドレス情報を判断し、自出力回路宛のパケットを取り
込むアドレスフィルタリング手段２３１を備える。

〔作　用〕

本発明は、バス上に送出されるパケットに宛先対応のア
ドレス情報を付加し、受信側でそのアドレス情報を識別
し、それに応じてそのパケ・ントの受信制御を行なう構
成である。

すなわち、各交差点メモリ１２０．２２０のアドレスフ
ィルタリング手段１２１．２２１では、自交差点メモリ
宛の各パケットの選択受信を行なうことができる。

また、各出力回路２３０のアドレスフィルタリング手段
２３１では、自出力回路宛の各バケ・ントの選択受信を
行なうことができる。

このように、マルチキャスト通信に伴うバス制御が不要
となり、効率のよいパケット転送を可能にすることがで
きる。

〔実施例〕

以下、図面に基づいて本発明の実施例について、詳細に
説明する。

なお、本実施例では、本発明パケット交換機に用いられ
るアドレスフィルタリング手段（以下、「アドレスフィ
ルタ」という。）の構成を示し、それを用いて行なわれ
るパケットのマルチキャスト通信のための処理について
説明する。

アドレスフィルタは、交差点メモリあるいは出力回路に
備えられるものであり、入力パケットのアドレス情報が
、自交差点メモリ宛あるいは自出力回路宛のものである
か否かを識別し、自宛のものであればそのパケットを取
り込みメモリに蓄積する処理を行なう構成である。

このアドレス情報の識別方式は、■各交差点メモリある
いは各出力回路に対応してそのアドレスフィルタのテー
ブルにそれぞれ設定されている情報と比較する、■各交
差点メモリあるいは各出力回路に対応したマスクパター
ンを有し、このマスクパターンに対応したアドレス情報
を取り出すことにより識別する、などがある。以下、各
方式に基づいた実施例を示す。

第３図は、前記識別方式■に対応するアドレスフィルタ
の一実施例を示すブロック構成図である。

図において、アドレスフィルタ３１０に取り込まれるパ
ケットは、パケット先頭識別回路３１１゜アドレスラッ
チ回路３１３およびシフトレジスタ３１５に入力される
。パケット先頭識別回路３１１から出力されるラッチ指
示信号は、アドレスラッチ回路３１３に入力され、それ
に応じてラッチされたアドレス情報は受信アドレステー
ブル３１７に入力される。受信アドレステーブル３１７
は、入力アドレス情報が所定のアドレスであれば受信指
示信号を送出する。メモリ３３０は、この受信指示信号
に応じてシフトレジスタ３１５から送出されるパケット
を取り込み蓄積する。

パケット先頭識別回路３１１は、バスにパケットの境界
（デリミタ）を示す信号を付加し、それを識別する構成
により容易に実現可能である。シフトレジスタ３１５は
、入力パケットのアドレス情報と受信アドレスフィルタ
ル７に設定されている情報との比較により、そのパケッ
トの受信指示の判定に要する時間を調整するための遅延
素子として用いている。

アドレスラッチ回路３１３は、パケット先頭識別回路３
１１から出力されるラッチ指示信号に応じて、入力パケ
ットに付加されているアドレス情報を抽出し、受信アド
レステーブル３１７に送出する。受信アドレステーブル
３１７では、あらかじめ設定されているアドレス情報と
、入力パケットから抽出されたアドレス情報とを比較し
、自装置宛のパケットであるか否かを判別する。自装置
宛のパケットであれば受信指示信号を送出し、メモリ３
３０ではこの受信指示信号の入力に応じて、シフトレジ
スタ３１５に保持されている入力パケットを取り込む。

ここで、このような構成のアドレスフィルタを用いて、
例えば第１図に示すパケット交換機におけるマルチキャ
スト通信のための処理について説明する。

各交差点メモリのアドレスフィルタの受信アドレステー
ブルには、それぞれ異なるアドレス情報が設定されてお
り、通常、入力パケット転送回路は転送先出力バスが識
別可能なアドレス情報、すなわち対応する交差点メモリ
の受信アドレステーブルに設定されているアドレスをパ
ケットの先頭に付加して入力バスに送出することにより
、対応する交差点メモリに受信されるが、マルチキャス
ト通信の場合にはグループアドレスを用いて行なわれる
。

すなわち、交差点メモリの組み合わせに応じて複数のグ
ループを設け、受信アドレステーブルには各グループご
とに共通のアドレス（グループアドレス）を設定し、パ
ケットのアドレス情報としてこのグループアドレスを付
加することにより、対応するグループの交差点メモリに
このパケットを転送することができる。

第４図は、前記識別方式■に対応するアドレスフィルタ
の一実施例を示すブロック構成図である。

図において、アドレスフィルタ４１０に取り込まれるパ
ケットは、パケット先頭識別回路４１１゜アドレスラッ
チ回路４１３およびシフトレジスタ４１５に入力される
。パケット先頭識別回路４１１から出力されるラッチ指
示信号は、アドレスラッチ回路４１３に入力され、それ
に応じてラッチされたアドレス情報（個別指示情報）は
、マスクパターン回路４１７の出力とともに、アンド−
オア回路（ＡＮＤ−ＯＲ）　４１９に入力される。メモ
リ４３０は、アンド−オア回路４１９から出力される受
信指示信号に応じて、シフトレジスタ４１５から送出さ
れるパケットを取り込み蓄積する。

基本的な動作は、第３図に示すアドレスフィルタ３１０
と同様であるので省略し、ここではマスクパターン回路
４１７およびアンド−オア回路４１９の動作について説
明する。

第５図は、アンド−オア回路４１９の動作を説明するた
めの図である。

参照番号５０１は、このようなアドレスフィルタ（第４
図、４１０）に対応するアドレス情報（個別指示情報）
のビットパターンの一例を示し、参照番号５０３は、マ
スクパターン回路（第４図、４１７）に設定されるマス
クパターンの一例を示す。アドレス情報５０１とマスク
パターン５０３は、各ビットごとに論理和がとられ、全
論理和出力の論理積をとったものがアンド−オア回路（
第４図、４１９）の出力となる。

第５図に示す例の場合には、論理積出力はｒｌ。

となり、このマスクパターンを有するアドレスフィルタ
は受信指示信号をメモリに送出する。

すなわち、各アドレスフィルタのマスクパターン回路に
は、それぞれ特有のマスクパターン（所定のビットに「
１」）が設定されており、このマスクパターンと、対応
するビットが「１」に設定されたアドレス情報とのアン
ド−オアをとることにより、その宛先にパケットを受信
させることができるようになっている。

なお、マルチキャスト通信を行なうために、複数の宛先
に同一パケットを転送する必要がある場合には、対応す
る複数ビットを「１」に設定することにより可能になる
。

第５図に示すように、たとえばアドレス情報がｒｏｌｏ
ｏｌ・・・」の場合には、ｒｏｏｏｏｌ・・・」のマス
クパターンを有するアドレスフィルタと、ｒｏｌｏｏｏ
・・・」を有するアドレスフィルタがそれぞれ受信指示
信号を送出し、対応するパケットを取り込むことができ
る。

第６図は、第２図に示す多重化バス構成のパケット交換
機の一実施例を示すブロック構成図である。

図において、入力回路６１０は入力バス（制御バスＣＢ
およびデータバスＤＢ）６０５に接続される。入力バス
６０５には、それぞれ入力パケット転送回路６５０が挿
入される。

各入力回路６１０は、それぞれ人通信路６０１とのイン
タフェースをとるデータ処理部６１１およびバッファメ
モリ部６１３を有する。

各入力パケット転送回路６５０は、制御バスＣＢに接続
される制御部６５１およびデータバスＤＢに挿入される
データ処理部６５３を有する。

入通信路６０１からの入力パケットは、データ処理部６
１１を介してバッファメモリ部６１３に蓄積される。入
力パケット転送回路６５０の制御部６５１は、入力バス
（制御バスＣＢ）６０５を介して各入力回路からパケッ
トを吸い上げ、データ処理部６５３に取り込む。

入力バス（データバスＤＢ）６０５と出力バス（制御バ
スＣＢ、データバスＤＢ）６０７は、マトリクス状に配
置され、各交点にそれぞれ交差点メモリ６２０が設けら
れる。出力バス６０７には、それぞれ出力パケット転送
回路６７０が挿入される。

各交差点メモリ６２０は、それぞれ自交差点メモリ宛の
パケットの選択受信を行なうアドレスフィルタ６２１お
よびバッファメモリ部６２３を有する。

各出力パケット転送回路６７０は、制御バスＣＢに接続
される制御部６７１およびデータバスＤＢに挿入される
データ処理部６７３を有する。

入力バス（データバスＤＢ）６０５からの入力パケット
は、アドレスフィルタ６２１を介して、そのアドレス情
報に基づきバッファメモリ部６２３に蓄積される。出力
パケット転送回路６７０の制御部６７１は、出力バス（
制御バスＣＢ）６０７を介して各交差点メモリからパケ
ットを吸い上げ、データ処理部６７３に取り込む。

出力バス（データバスＤＢ）６０７には、出力回路６３
０が接続される。

各出力回路６３０は、それぞれ自出力回路宛のパケット
の選択受信を行なうアドレスフィルタ６３１、バッファ
メモリ部６３３および出通信路６０３とのインタフェー
スをとるデータ処理部６３５を有する。

出力バス（データバスＤＢ）６０７からの入力パケット
は、アドレスフィルタ６３１を介して、そのアドレス情
報に基づきバッファメモリ部６３３に蓄積される。バッ
ファメモリ部６３３の出力は、データ処理部６３５を介
して出通信路６０３に送出される。

以上の構成に基づいて、すべての出通信路に対するマル
チキャスト通信のための処理について説明する。

入力回路６１０あるいは入力パケット転送回路６５０で
は、対応する入力バス６０５１に接続される各交差点メ
モリ６２０．．，６２０．を宛のアドレスＡを転送パケ
ットに設定する。すなわち、対応するグループアドレス
あるいは各交差点メモリに受信指示を行なう個別指示情
報を設定する。

さらに、各出力バス６０７１．６０７Ｋに接続される各
出力回路６３０□、６３０゜、６３０！Ｉ。

５２０、宛のアドレスＢ、Ｃを同様に設定する。

入力バス（データバスＤＢ）６０５＋における転送パケ
ットのアドレス情報の状態を第７図（ａ）に示す。

各交差点メモリ６２０＋＋、６２０．□では、このアド
レスＡがアドレスフィルタ６２１により識別され、その
パケットを取り込み、さらに出力パケット転送回路６７
０の制御により、出力バス６０７、．６０７□上にその
パケットを送出する。

各出力パケット転送回路６７０＋　、６７０２では、そ
れぞれ入力パケットからアドレスＡを取り除く。

各出力バス（データバスＤＥ）６０７．．６０７□にお
ける転送パケットのアドレス情報の状態を第７図（ｂ）
、　（Ｃ）に示す。

各出力回路６３０ｚ〜６３０ｚｇでは、このアドレスＢ
、Ｃがアドレスフィルタ６３１により識別され、それぞ
れそのパケットを取り込む。データ処理部６３５は、出
通信路６０３に対応してそれぞれ所定のアドレス変換を
行ない、バッファメモリ部６３３からパケットを送出す
る。

なお、各交差点メモリ６２０では、この交差点メモリに
対する宛先を示すアドレスＡを取り除いてから、出力バ
ス（データバスＤＢ）６０７にパケットを送出してもよ
い。

第８図は、この方式に対応するアドレスフィルタの一実
施例を示すブロック構成図である。

第４図に示すアドレスフィルタの構成において、アンド
−オア回路４１９の出力を受信タイミング発生回路４２
１に取り込み、パケット先頭識別回路４１１から出力さ
れるラッチ指示信号に同期をとり、アドレスＡに相当す
る、遅延時間を経て、メモリ４３０に受信指示信号を送
出する構成である。

すなわち、自交差点メモリに対する受信指示を行なうア
ドレスＡを除き、アドレスＢ以降のアドレス情報および
パケットデータをメモリ４３０に蓄積する構成である。

また、第７図（ａ）に示すように、対応する出力回路宛
のアドレスＢ、Ｃも含めたアドレス情報を交差点メモリ
への転送前に付加するのではなく、所定のマルチキャス
ト情報のみを付加し、各出力パケット転送回路において
、アドレスＢ、Ｃに対応するアドレス変換を行なう構成
であってもよい。

〔発明の効果〕

上述したように、本発明によれば、バスマトリクス構成
のパケット交換機において、制御信号線による受信イネ
ーブル制御が不要となり、簡単な構成および制御方式に
よりパケット交換処理を行なうことが可能となる。

また、その規模および多重化度に比例してハードウェア
およびソフトウェアの簡略化が顕著となる。

さらに、複数の宛先対応の受信処理が容易となり、オー
バヘッドが少なく効率のよいマルチキャ。

スト通信のための制御を行なうことができ、実用的には
極めて有用である。

【図面の簡単な説明】

第１図は本発明の請求項１に対応する原理ブロック図、 第２図は本発明の請求項２に対応する原理ブロック図、 第３図、第４図はアドレスフィルタの一実施例を示すブ
ロック構成図、 第５図はアンド−オア回路（ＡＮＤ−ＯＲ）の動作を説
明するための図、 第６図は多重化バス構成のパケット交換機の一実施例を
示すブロック構成図、 第７図は転送パケットのアドレス情報の状態を示す図、 第８図はアドレスフィルタの一実施例を示すブロック構
成図、 第９図は従来のパケット交換機のブロック構成図である
。 図において、 １０１．２０１は大通信路、 １０３．２０３は出通信路、 １０５．２０５は入力バス、 １０７．２０７は出力バス、 １２０．２２０は交差点メモリ、 １２１．２２１はアドレスフィルタリング手段、１５０
．２５０は入力パケット転送回路、１５１．２５１はデ
ータ処理手段、 １７０．２７０は出力パケット転送回路、２１０は入力
回路、 ２３０は出力回路、 ２３１はアドレスフィルタリング手段、３１０．４１０
はアドレスフィルタ、 ３１１．４１１はパケット先頭識別回路、３１３．４１
３はアドレスラッチ回路、３１５．４１５はシフトレジ
スタ、 ３１７は受信アドレステーブル、 ３３０．４３０はメモリ、 ４１７はマスクパターン回路、 ４１９はアンド−オア回路（ＡＮＤ−ＯＲ）、４２１は
受信タイミング発生回路である。 ７￥ふトら弓令ｒ１１７”口、７２［ｎ第１図 でし又７４１し７６Ｘ　婁方頓Ｚコ 第３図 １Ｙ’ｗｌツル７ハヤを町 第４図 ”？トシ又フィル７Φ　呻こ１缶仔゛」第８図 外ｂｌｉ−ベ　マ１７　　　　第　５　図ｎ”？−７

Claims (2)

【特許請求の範囲】
1. （１）入通信路（１０１）から入力されるパケットを入
   力バス（１０５）上に送出する入力パケット転送回路（
   １５０）と、 マトリクス配置された入力バス（１０５）と出力バス（
   １０７）との交点に設けられ、パケットの転送先出力バ
   スに応じて、入力バスから取り込まれたパケットを対応
   する出力バスに送出する交差点メモリ（１２０）と、 出力バス（１０７）上のパケットを出通信路（１０３）
   に対応してアドレス変換し、各出通信路に送出する出力
   パケット転送回路（１７０）とを備えたパケット交換機
   において、 入力パケット転送回路（１５０）は、入力バスに送出さ
   れるパケットに、転送先出力バスが識別可能なアドレス
   情報を付加するデータ処理手段（１５１）を備え、 交差点メモリ（１２０）は、入力バスから入力されるパ
   ケットのアドレス情報を判断し、対応する出力バス宛の
   パケットを取り込むアドレスフィルタリング手段（１２
   １）を備えた ことを特徴とするパケット交換機。
2. （２）複数の入通信路（２０１）から入力されるパケッ
   トをそれぞれ蓄積する入力回路（２１０）と、複数の出
   通信路（２０３）へ送出するパケットをそれぞれ蓄積し
   、各出通信路に対応してパケットのアドレス変換を行な
   う出力回路（２３０）と、各入力回路（２１０）からの
   パケットを対応する入力バス（２０５）上に送出する入
   力パケット転送回路（２５０）と、 マトリクス配置された入力バス（２０５）と出力バス（
   ２０７）との交点に設けられ、パケットの転送先出力バ
   スに応じて、入力バスから取り込まれたパケットを対応
   する出力バスに送出する交差点メモリ（２２０）と、 出力バス（２０７）上のパケットを各出力回路（２３０
   ）へ送出する出力パケット転送回路（２７０）と を備えたパケット交換機において、 入力パケット転送回路（２５０）は、入力バスに送出さ
   れるパケットに、転送先出力バスおよび出力回路が識別
   可能なアドレス情報を処理するデータ処理手段（２５１
   ）を備え、 交差点メモリ（２２０）は、入力バスから入力されるパ
   ケットのアドレス情報を判断し、対応する出力バス宛の
   パケットを取り込むアドレスフィルタリング手段（２２
   １）を備え、 出力回路（２３０）は、出力バスから入力されるパケッ
   トのアドレス情報を判断し、自出力回路宛のパケットを
   取り込むアドレスフィルタリング手段（２３１）を備え
   た ことを特徴とするパケット交換機。