JP2741864B2 - 交換網制御方法及び回路配置 - Google Patents

交換網制御方法及び回路配置

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JP2741864B2 JP10287888A JP10287888A JP2741864B2 JP 2741864 B2 JP2741864 B2 JP 2741864B2 JP 10287888 A JP10287888 A JP 10287888A JP 10287888 A JP10287888 A JP 10287888A JP 2741864 B2 JP2741864 B2 JP 2741864B2
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Description

【発明の詳細な説明】 本発明は交換システム、特にシステムの回線に接続さ
れたパケタイザ（PAD）及びパケット交換装置を用い、
パケット交換装置内でのパケット交換をパケットのメッ
セージヘッダ内に含まれている経路選択情報に基づいて
非同期時分割技術に従って行うパケット交換システムの
交換網制御方法に関するものである。
通信回路網においては、伝送すべきデータ通信量が定
常的に増大している。データトラヒックの管理のため
に、データ及び電話トラヒック用に別個の交換シテスム
が構成されている。伝送すべきデータ信号のデータ速度
は種々の値を示し得るので、データ交換及び電話交換を
１つの網接続点で組み合わせることは困難である。デー
タ交換にはスルー（直通）交換法かリレー（中継）交換
法が多く使われている。
スルー交換法では、１接続点におけるその交換動作
は、接続要求の受信、アドレスの評価、交換装置による
物理的接続経路の割当て及びそれぞれの要求に応じた接
続の設定により特徴づけられる。他方、リレー交換法は
接続要求の受信、アドレスの評価、バーチャル接続経路
の割当て、パケットメッセージヘッダの評価、パケット
の分配及び要求に応じたバーチャル接続の設定により特
徴づけられる。
これがため、スルー交換法では２人の加入者間の物理
的接続経路が接続の間中これら加入者のみに占有される
が、リレー交換法ではこの物理的接続経路を複数の加入
者が使用することができる。これは、メッセージを回線
があくまでそれぞれの接続点に蓄積することにより達成
される。リレー交換法では、メッセージ交換網の場合に
はメッセージを任意の長さを有するものとすることがで
き、パケット交換網の場合にはメッセージを限定された
長さのパケットに分割することができる。
パケット交換方式においては、パケットのフロー制御
はデータグラムにより、又バーチャル接続法を実施する
ことにより行うことができる。前者の場合には各パケッ
トは受信側加入者のアドレスを含み、これらパケットが
パケット交換システムに転送される。バーチャル接続に
よる制御の場合にはパケットは２人の加入者間のデータ
交換の間中同一のリンクに沿って転送される。
斯るパケット交換システムを最適にする場合、能力に
対する余裕状態、パケットフローの監視及びフロー制御
を特に考慮する必要がある。パケット交換システムにお
けるフロー制御方法は回路網をトラヒックの減少や著し
い変化に迅速に適応させることができるようにする必要
があり、このため各パケット交換システムは回路網の状
態についてできるだけ多量の情報を手に入れて適切な代
わりの経路を計算し得るようにする必要がある。分割制
御の場合にはパケット経路の決定は各パケット交換装置
の役目である。パケット交換装置においてはパケット
は、例えば1984年５月11日にフランスで開催されたISS
84の講演集のCoudreuse等の論文“Asynchronous Time−
Division Technique"に開示されているような非同期時
分割技術の原理に従って交換することもできる。
非同期時分割技術の原理に従うパケット交換装置にお
けるパケットのスルー交換は第１及び第２図について後
に説明する。
加入者側の各データソースは加入者線にいわゆるフレ
ームを供給するいわゆるパケタイザPADを具えている。
フレーム又はパケットＰはメッセージヘッダＨと実験
のデータＤを含んでいる。
メッセージヘッダＨ自体は加入者線又は網内の回線上
の種々のバーチャルチャネルを互いに識別するための種
々の識別コードVCと経路選択情報RIを含んでいる。経路
選択情報RIを用いて交換網をパケット交換装置内で制御
する。以後、フレームは通過すべき交換網に対する経路
識別情報RIを含むものとし、且つ全てのフレームは同一
の長さであるものとする。
交換網は、 （ａ）経路選択情報RIを次に通過すべき交換網に供給す
るよう設計することもでき、また （ｂ）経路選択情報RIをメッセージヘッダＨ内に含めな
いように設計することもできる。
（ａ）の場合には交換網の入力端で有効な識別コード
VC及び経路選択情報RIの値がこの交換網を出るときに新
しい値と交換される。この交換ステップに対する情報は
古い値からアルゴリズムにより取り出すか、或いはバー
チャル接続のシグナリングフェーズ中に発生させテーブ
ルに配置することができる。代表的には、VC,RI値の交
換を実現するヘッダートランスレータ回路HUと称される
装置が通過すべき交換網の加入者線Ａ内に配置される。
（ｂ）の場合にはメッセージヘッダＨが交換網の入力
端で経路選択情報RIの値だけ拡張される。この経路選択
情報RIの値は識別コードVCの値からアルゴリズムにより
取り出すか、或いはバーチャル接続のシグナリングフェ
ーズ中に発生させ、テーブルに配置することができる。
交換網の加入者線Ａ上には何の経路選択情報RIの値も伝
送されない。
ドイツ国特許第2620220号から、時分割多重データ通
信システムにおいてパケットを一時記憶装置を経て伝送
する交換システムが既知であり、この交換システムでは
キュー制御を用いる自己制御交換網内に実際の通信路を
パケットのために設定する。この特許から既知の交換網
制御方法では交換網を空間分割技術で構成することは不
可能である。
更に、ドイツ国特許出願公開第2614086号明細書か
ら、ディジタルメッセージを種々の交換システムを経て
伝送し、経路選択情報RIを各パケット交換装置において
評価すると共に、経路選択情報RIをパケットがパケット
交換装置で交換されていくにつれて短くするようにした
通信回路網が既知である。当業者であればおそらくパケ
ットを時間及び／又は優先順位に従って蓄積する種々の
キュー制御に精通していること当然である。しかし、パ
ケット交換システム内の交換網を電話交換技術から既知
のように空間分割多重交換網として構成して関連する制
御回路とともにパケット交換システム内に設けることは
知られていない。
本発明の目的は交換網を電話交換技術における空間分
割多重交換網に対し知られているのと同一の態様に構成
することができる交換システム内の交換網の制御方法を
提供することにある。
本発明は、この目的のために、交換シテスム、特にシ
ステムの回線に接続されたパケタイザ及びパケット交換
装置を用い、パケット交換装置内でのパケット交換をパ
ケットのメッセージヘッダ内に含まれている経路選択情
報に基づいて非同期時分割技術に従って行うパケット交
換システムの交換網制御方法において、フィーダライン
とトランクラインから成る空間的分布多重交換網として
構成されたバスバーシステムにおいて交換を行うため
に、各接続点に関連する比較器により列方向に配置され
たトランクラインのアドレスを経路選択情報と比較し、
多数の一致が得られたときに行方向に配置された交換す
べきフィーダラインの順序を各トランクラインに関連す
る決定回路により決定することを特徴とする。
本発明の交換網制御方法によれば、メッセージヘッダ
内に含まれる情報の並列処理の結果として無制限の数の
補助ライン及びトランクラインの接続を行うことが可能
になる。本発明の方法を実施すると、メッセージヘッダ
に含まれる経路選択情報の評価が分散して行われる。
本発明方法のいくつかの実施例を特許請求の範囲の実
施態様項に記載した。本発明方法を実施する回路配置は
僅かな回路コスト及び設計労力を必要とするだけであ
り、またモジュラ構成の結果として任意の大きさの交換
網を構成することができる。
図面につき本発明を説明する。
第１図はデータ端末DEEからメッセージを伝送するた
めの加入者側のパケット（Ｐ）の発生装置を簡単に示し
たものである。メッセージはパケタイザPADによりメッ
セージヘッダＨが設けられた規定の長さの単位パケット
Ｐに分割される。こうして形成された単位パケットＰは
バスバー（フィーダラインＺ）を経て交換装置、特にパ
ケット交換装置に伝送される。
第２図はメッセージヘッダＨ及びデータＤから成る個
々のパケットＰの構成を示す。メッセージヘッダＨには
経路選択情報RIが含まれている。識別コードVCによりバ
ーチャルチャネルを識別することができる。
フィーダラインＺ及びトランクラインＡを具えたバス
バーシステムにより交換網は空間分割多重交換網として
構成される。第３図に示す第１の実施例では、各接続点
CPはメッセージヘッダＨ内に含まれる情報に対する各自
の評価論理回路を具えている。フィーダラインＺを経て
供給されるパケットＰは交換網内の入力バッファＢの入
力端子に入力される。加入者又は前段のパケット交換装
置から受信されたフレームは、入力バッファＢ内に一列
に蓄積される。各接続点CPに関連する比較器Ｃにより、
列方向に配置された複数のトランクラインＡのアドレス
（ストアSCA内に蓄積されている）を経路選択情報RIと
比較する。トランクラインＡの各々は、経路選択情報RI
がトランクラインＡのアドレスに一致するとき行方向に
配置された交換すべき（接続すべき）フィーダラインの
順序を決定する決定回路CAを有している。本発明方法の
実施例では、この順序をフィーダラインＺの空間配置に
より決定すると共に、各決定回路CAにより関連する全て
の比較器Ｃを周期的に走査させる。
経路選択情報を蓄積するシフトレジスタSRをトランク
ラインＡの数に等しい数だけ入力バッファＢに接続す
る。各シフトレジスタSRは接続点CPと比較器Ｃに接続す
る。関連する接続点の駆動入力端子を決定回路CAを経て
比較器Ｃに接続する。決定回路CAはレリーズ信号ALEを
論理回路Ｌに供給してシフトレジスタSRへの新しい経路
選択情報RIの蓄積を制御する。
入力バッファＢに接続された論理回路Ｌは第1ANDゲー
トU1と第1ORゲートO1を具えている。第1ANDゲートU1及
び第1ORゲートO1の第１入力端子は決定回路CAに接続さ
れる。パケット交換装置内で発生されるスタート信号Ｉ
が第1ORゲートO1の第２入力端子に供給され、その出力
端子は双安定フリップフロップRSのリセット入力端子Ｒ
に接続される。パケット交換装置内で発生されるデータ
クロックDCが第1ANDゲートU1の第２入力端子に供給さ
れ、その出力端子は第2ORゲートO2の第１入力端子に接
続される。双安定フリップフロップRSの反転出力端子が
第2ANDゲートU2の第１入力端子に接続され、その第２入
力端子にはパケット交換装置内で発生されるフレームク
ロックHCが供給される。第2ANDゲートU2の出力端子が第
2ORゲートの第２入力端子に接続され、その出力端子が
入力バッファＢとシフトレジスタSRに接続される。パケ
ット交換装置内でフレームクロックHCから再生される禁
止信号DNHが双安定フリップフロップRSのセット入力端
子に供給される。
双安定フリップフロップRSがその反転出力端子にスイ
ッチング信号を出力し、フレームクロックHCが第2ANDゲ
ートO2の第２入力端子に供給されると、入力バッファＢ
内の第１フレームのメッセージヘッダＨがシフトレジス
タSRに書き込まれる。比較器Ｃがこのメッセージヘッダ
Ｈ内に含まれる経路選択情報RIをストアSCA内に含まれ
る列方向に配置されたトランクラインＡのアドレスと比
較する。
これらの値が一致すると、比較器Ｃからの信号が決定
回路CAに供給され、決定回路CAは受信した信号に基づい
て、行方向に配置されたフィーダラインＺを交換、即ち
接続する順序を決定する。これに加えて決定回路CAはレ
リーズ信号ALEを入力バッファＢに供給し、選択された
接続点CPへのスルー接続を実現する。パケット交換装置
内て発生されたデータクロックDCによりデータＤが接続
点CPを経てトランクライン上に伝送される。第３図では
空間分割多重交換網の構成を有する交換網を行リードZL
及び列リードSLで示してある。
メッセージヘッダＨに経路選択情報RIを含めない場合
には、シフトレジスタSRに蓄積された経路選択情報RIを
トランクラインＡに伝送しない。
接続点CPを第４図に示すような交換マトリクスに組み
込むときは、評価論理回路の機能も行ごとに組み込む。
例えば256×256方形マトリクス構成の一部の16×16マト
リクスを図に示してある。比較器Ｃは経路選択情報RIの
第１部分をストアSKVに含まれる交換マトリクスのアド
レスと比較する。両者が一致するとき、経路選択情報RI
の次の第２部分に基づいてトランクラインＡが決定さ
れ、このトランクラインＡに関連する決定回路CAが駆動
される。
この目的のために、経路選択情報RIがシフトレジスタ
SR1,SR2の直列配置に供給される。第１シフトレジスタS
R1が比較器Ｃに接続され、第２シフトレジスタがアドレ
スストアPRに接続される。アドレスストアPRは比較器Ｃ
と決定回路CAに接続される。
経路選択情報RIは、例えば９ビットワードである。こ
のワードの最初の５ビット（経路選択情報RIの第１部
分）により一連の交換マトリクス（第４図に示す実施例
は16個の交換マトリクスを含んでいる）のどれを駆動す
るかが設定される。最初の５ビットが交換マトリクスの
アドレスと一致する場合、そのワードの次の４ビット
（経路選択情報RIの第２部分）の情報が評価される。こ
の情報に基づいて第１部分により選択された交換マトリ
クスの別のトランクラインＡが駆動され、関連するパケ
ットＰがこのトランクラインＡに接続される。この場合
トランクラインＡの選択はアドレスストアPR内に蓄積さ
れている情報により行なわれる。
異なるフィーダラインＺから発生するパケットＰを同
一のトランクラインＡに同時に供給する必要があるとき
は、出力ラインＡの複数の交換マトリクスに関連する決
定回路の直列配置から成る決定論理が必要になる。これ
らの決定回路CAは、全てのフィーダラインＺがそれらの
フレームを後続のメッセージヘッダＨの処理を行う前に
所望のトランクラインＡ上に置くことができるように相
互接続されると共に構成する。
第５図は決定回路CAの実施例を詳細に示すものであ
る。各決定回路CAは直列に配置されたスロープトリガＤ
フリップフロップDFFを有する。各ＤフリップフロップD
FFのＤ入力端子をアドレスストアPRに接続する。各Ｄフ
リップフロップDFFの反転出力端子をNORゲートに、非反
転出力端子をORゲートOCAにそれぞれ接続する。
パケット交換装置内で発生される直列スイッチ信号Ai
1を第１決定回路CAの第１入力端子に供給する。各決定
回路CAの第１出力端子に発生する決定出力信号AO1,−−
−,AON−１を次の決定回路CAの第１入力端子にに直列ス
イッチ信号Ai2,−−−,AiNとして供給する。最終決定回
路CAの第１出力端子に発生する決定出力信号AONをレリ
ーズ信号として直列配置の各決定回路CAの第２入力端子
に供給する。
直列スイッチ信号Ai1（AO1），−−−,AiN（AON−
１）が第1DフリップフロップDFFのクロック入力端子に
供給され、直列配置の先行ORゲートOCAの出力信号が次
のＤフリップフロップDFFのクロック入力端子に供給さ
れる。先行ORゲートOCAの出力信号は次のORゲートOCAの
他方の入力端子に供給され、また直列スイッチ信号Ai1,
−−−AiNが最終ORゲートOCAの第３入力端子に供給され
る。上述の決定論理回路の動作を以下に説明する。
今、サイクロが終了し、アドレスストアPRから新しい
入力情報が決定回路CAの入力端子に供給されるものと仮
定する。また、直列スイッチ信号Ai1が論理識別コード
“LOW"を有し、全てのＤフリップフロップが論理識別コ
ード“LOW"を蓄積しているものとする。これがため、論
理識別コード“LOW"を共有する決定出力信号AO1,−−
−,AONが各決定回路CAの第１出力端子に存在する。
ここで、直列スイッチ信号Ai1に正エッジが生じる
と、この信号が各決定回路CAを１ゲート遅延で通過する
と共に、入力データがＤフリップフロップに書き込まれ
る。１つのＤフリップフロップDFFが論理識別コード“H
IGH"を蓄積している限り、各決定回路CAの第１出力端子
に発生する全ての決定出力信号AO1,−−−,AONは論理識
別コード“HIGH"を有する。
直列スイッチ信号Ai1が論理識別コード“LOW"になる
とチェーン内の論理識別コード“HIGH"を有するＤフリ
ップフロップDFFと関連する第１接続点CPがスイッチさ
れる。このＤフリップフロップは同時にその非反転出力
によりチェーン内の他の全ての接続点CPを禁止する。デ
ータが駆動された接続点CPを経て読出された後に、直列
スイッチ信号Ai1に新しい正エッジがパケット交換装置
内で発生される。従って、今まで駆動していたＤフリッ
プフロップがリセットされ、論理識別コード“LOW"を示
す。直列スイッチ信号Ai1が再び論理識別コード“LOW"
を示すとき、論理識別コード“HIGH"を蓄積しているＤ
フリップフロップDFFと関連する次の接続点CPがスイッ
チし得る。上述のサイクルはチェーン内の最後の駆動Ｄ
フリップフロップDFFがリセットされるまで継続する。
直列スイッチ信号Ai1の次の正エッジにおいて、入力
データをＤフリップフロップDFFに再び受信させること
ができる。このエッジは直列スイッチ信号Ai1の正エッ
ジの固定のマトリクス内に位置させることができる。レ
リーズ信号ALE内のエッジの変化により最後の駆動Ｄフ
リップフロップを本発明の方法を変更することなくリセ
ットさせて入力データを一層急速に受信し得るようにす
ることができる。
第６図は第４図に示す実施例を用いて大きな直交交換
網をどのように構成し得るかを示す。この実施例も１ラ
インにつき１個の入力バッファＢを必要とするだけであ
る。各行においては２個以上の交換点CPが同時にスイッ
チすることはない。データを更に他の交換網に接続する
必要がある場合には、データの回転を経路選択情報RIを
含むメッセージヘッダＨの部分内で行って、次の交換網
に関連する情報がメッセージヘッダＨ内の先頭位置にく
るようにする。この目的のためにメッセージ回転回路HR
を設ける。
複数のフィーダラインＺ及びトランクラインＡの場合
における接続点CPの２乗増大を避けるために、電話交換
技術において空間分割多重交換網に対し使われているよ
うないわゆる中間ラインシステムZLSを設けることがで
きる。
各交換マトリクスは、他の交換マトリクスと無関係に
交換を行うので、単一マトリクスの識別を省略すること
ができる（これはワードの５ビット部分の除去を意味す
る）。斯る実施例のｍ段交換網はメッセージヘッダ内に
ｍ個の経路選択情報データRIを含み、このデータが順次
の段で順次処理される。従って、メッセージヘッダ回転
回路を各交換マトリクスに対し各トランクラインＡ内に
設ける。第７図の実施例では多段交換網の各段に対し１
群の入力バッファＢが必要とされる。破線ボックス内に
示す素子を大きな交換網を構成するための基本構成素子
として用いることができる。メッセージヘッダＨ内に発
生する経路選択情報RIがない交換網においては、経路選
択情報RIを１エントリーに限定するときはメッセージヘ
ッダ回転回路HRの代わりにヘッダ翻訳回路HUを挿入する
ことができる。
【図面の簡単な説明】
第１図は交換システムの受信側装置の構成を示す線図、 第２図はパケットの構成を示す線図、 第３図は本発明による交換網制御回路配置の第１実施例
の構成図、 第４図は本発明による交換網制御回路配置の第２実施例
の構成図、 第５図は本発明による交換網制御回路配置内の決定回路
の実施例の回路図、 第６図は本発明による交換網制御回路配置の第３実施例
の構成図、 第７図は本発明による交換網制御回路配置の第４実施例
の構成図である。 DEE…データ端末、PAD…パケタイザ Ｐ…パケット、Ｈ…メッセージヘッダ RI…経路選択情報、VC…識別コード Ｄ…データ、Ｚ…フィーダライン Ａ…トランクライン、CP…接続点（交換点） Ｂ…入力バッファ、SR…シフトレジスタ Ｃ…比較器、SCA…ストア CA…決定回路、Ｌ…論理回路 SR1,SR2…シフトレジスタ PR…アドレスストア HR…メッセージヘッダ回転回路 HU…ヘッダ翻訳回路
フロントページの続き (72)発明者 ウルリッヒ・ルドルフ・ペーター・キラ ート ドイツ連邦共和国 2000 ハンブルク アクター リュートムール ２ツェー (56)参考文献 特開 昭60−237743（ＪＰ，Ａ) 特開 昭61−144945（ＪＰ，Ａ) 特開 昭61−216545（ＪＰ，Ａ) 特開 昭62−143540（ＪＰ，Ａ) 特表 昭59−501034（ＪＰ，Ａ)

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】パケタイザ（PAD）及びパケット交換装置
    を具え、非同期時分割多重技術の原理に従って動作する
    パケット交換システムにおいて、フィーダライン（Ｚ）
    を経て供給されるパケット（Ｐ）を接続点（CP）を経て
    トランクライン（Ａ）にスイッチするために、パケット
    （Ｐ）をバッファするバッファ（Ｂ）と、パケット
    （Ｐ）のメッセージヘッダ（Ｈ）内に含まれる経路選択
    情報（RI）をトランクライン（Ａ）のアドレスと比較
    し、パケット（Ｐ）をトランクライン（Ａ）に割り当て
    る手段と、複数のフィーダライン（Ｚ）上に存在するパ
    ケット（Ｐ）を個々のトランクライン（Ａ）にスイッチ
    する順序を決定する、各トランクライン（Ａ）に割り当
    てられた決定回路（CA）とを具えたパケット交換システ
    ムにおいて、 供給されるパケット（Ｐ）をバッファする入力バッファ
    （Ｂ）が各フィーダンン（Ｚ）に割り当てられ、経路選
    択情報（RI）をバッファするバッファ手段（SR,SR1,SR
    2）が各接続点（CP）に割り当てられ、且つバッファさ
    れた経路選択情報（RI）をトランクライン（Ａ）のアド
    レスと比較する比較手段（Ｃ）が各接続点（CP）に割り
    当てられ、経路選択情報（RI）とトランクライン（Ａ）
    のアドレスが一致する場合に、このトランクライン
    （Ａ）に割り当てられた少なくとも一つの決定回路（C
    A）が入力バッファ（Ｂ）に蓄積されているパケット
    （Ｐ）のトランクライン（Ａ）への送給及びバッファ手
    段（SR,SR1,SR2）への新しい経路選択情報（RI）の入力
    を制御するように構成され、且つ 各決定回路（CA）が、関連する全ての比較器（Ｃ）を周
    期的に走査し、複数のフィーダライン（Ｚ）上に接続す
    べきパケット（Ｐ）を検出するとき、これらのパケット
    の接続順序をフィーダライン（Ｚ）の空間配置により決
    定するように構成されていることを特徴とするパケット
    交換システム。
  2. 【請求項２】比較手段とし使用する比較器（Ｃ）を、一
    方では、経路選択情報（RI）をバッファする手段として
    使用する第１シフトレジスタ（SR,SR1）に結合し、他方
    では、割り当てられた決定回路（CA）に結合し、且つ経
    路選択情報（RI）と割り当てられたトランクライン
    （Ａ）のアドレスとの一致が検出されたときこの決定回
    路（CA）がこの比較器（Ｃ）に割り当てられた入力バッ
    ファ（Ｂ）を制御する論理回路（Ｌ）に対しレリーズ信
    号（ALE）を発生するように構成したことを特徴とする
    請求項１記載のパケット交換システム。
  3. 【請求項３】各論理回路（Ｌ）は、第1ANDゲート（U1）
    及び第1ORゲート（O1）の各々の第１入力端子を決定回
    路（CA）に接続し、パケット交換装置内で発生されるス
    タート信号（Ｉ）を第1ORゲート（O1）の第２入力端子
    に供給すると共にその出力端子を双安定フリップフロッ
    プ（RS）のリセット入力端子（Ｒ）に接続し、パケット
    交換装置内で発生されるデータクロック（DC）を第1AND
    ゲート（U1）の第２入力端子に供給すると共にその出力
    端子を第2ORゲート（O2）の第１入力端子に接続し、双
    安定フリップフロップ（RS）の反転出力端子を第2ANDゲ
    ート（U2）の第１入力端子に接続すると共にその第２入
    力端子にパケット交換装置内で発生されるフレームクロ
    ック（HC）を供給し、第2ANDゲート（U2）の出力端子を
    第2ORゲート（O2）の第２入力端子に接続し、このORゲ
    ートの出力端子を入力バッファ（Ｂ）及びシフトレジス
    タ（SR）に接続し、且つパケット交換装置内でフレーム
    クロック（HC）から再生される禁止信号（DNH）を双安
    定フリップフロップ（RS）のセット入力端子（Ｓ）に供
    給するように構成したことを特徴とする請求項２記載の
    パケット交換システム。
  4. 【請求項４】接続点（CP）を交換マトリクスに組み込
    み、経路選択情報（RI）の第２部分をバッファする第２
    シフトレジスタ（SR2）を経路選択情報（RI）の第１部
    分をバッファする各第１シフトレジスタ（SR1）に結合
    し、アドレスストア（PR）を各第２シフトレジスタ（SR
    2）に割り当て、該ストア（PR）を、一方では、その第
    １シフトレジスタ（SR1）に割り当てられた比較器
    （Ｃ）に結合し、他方では、決定回路（CA）に結合し、
    比較器（Ｃ）が経路選択情報（RI）の第１部分を交換マ
    トリクスのアドレスと比較するようにし、且つ経路選択
    情報（RI）の第１部分が交換マトリクスのアドレスと一
    致する場合に、経路選択情報（RI）の第２部分に基づい
    て、アドレスストア（PR）及び決定回路（CA）がその経
    路選択情報（RI）のパケット（Ｐ）を選択されたトラン
    クラインにスイッチするように構成したことを特徴とす
    る請求項２又は３記載のパケット交換システム。
  5. 【請求項５】交換マトリクスを多段交換網に組み合わ
    せ、且つ個々の交換段の交換マトリクスのスルー接続を
    メッセージヘッダ回転回路（HR）又はヘッダ翻訳回路
    （HU）を用いて行うことを特徴とする請求項４記載のパ
    ケット交換システム。
  6. 【請求項６】複数個の決定回路（CA）を直列に相互接続
    し、パケット交換装置内で発生される直列スイッチ信号
    （Ai）を第１決定回路（CA）の第１入力端子に供給し、
    第１決定回路（CA）の第１出力端子に発生する決定出力
    信号（AO1）を次の決定回路（CA）の第１入力端子に直
    列スイッチ信号（AiN）として供給し、且つ最後の決定
    回路（CA）の第１出力端子に発生する決定出力信号（AO
    N）を直列接続の各決定回路の第２入力端子に供給する
    ように構成したことを特徴とする請求項５記載のパケッ
    ト交換システム。
  7. 【請求項７】各決定回路（CA）は、直列に接続されたエ
    ッジトリガＤフリップフロップ（DFF）を有し、各Ｄフ
    リップフロップ（DFF）のＤ入力端子をアドレスストア
    （PR）に接続し、且つ各Ｄフリップフロップ（DFF）の
    反転出力端子NORゲート（NOR）に接続すると共に各Ｄフ
    リップフロップ（DFF）の非反転出力端子をORゲート（O
    CA）に接続したことを特徴とする請求項６記載のパケッ
    ト交換システム。
  8. 【請求項８】直列スイッチ信号（Ai,AON）を第1Dフリッ
    プフロップ（DFF）のクロック入力端子に供給し、直列
    に接続された各ORゲート（OCA）の出力信号をそれぞれ
    次段のＤフリップフロップのクロック入力端子に供給す
    ると共に次段のORゲート（OCA）の他方の入力端子にも
    供給し、且つ直列スイッチ信号（Ai,AON）を最終ORゲー
    トの他の入力端子に供給するように構成したことを特徴
    とする請求項７記載のパケット交換システム。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE905982A (fr) * 1986-12-19 1987-06-19 Electronique Et Telecomm Bell Reseau de commutation de paquets.
DE3735187A1 (de) * 1987-10-17 1989-04-27 Philips Patentverwaltung Verfahren und schaltungsanordnung zur koppelfeldsteuerung in einem vermittlungsknoten eines breitband-vermittlungssystems
US5285445A (en) * 1987-12-17 1994-02-08 U.S. Philips Corporation Switching network and switching network control for a switching node in a wideband transmission system
US5313590A (en) * 1990-01-05 1994-05-17 Maspar Computer Corporation System having fixedly priorized and grouped by positions I/O lines for interconnecting router elements in plurality of stages within parrallel computer
DE4004889A1 (de) * 1990-02-16 1991-08-22 Philips Patentverwaltung Koppelelement fuer ein asynchrones zeitvielfachuebermittlungssystem
DE4010535A1 (de) * 1990-04-02 1991-10-10 Philips Patentverwaltung Koppelelement fuer ein asynchrones zeitvielfachuebermittlungssystem
DE4323471C2 (de) * 1993-07-14 1996-10-17 Atecom Advanced Telecommunicat Anordnung und Verfahren zum Bearbeiten von Datenstrukturen bei deren Durchlauf durch einen Netzwerkknoten
EP0685949A3 (de) * 1994-06-03 2002-07-10 Philips Patentverwaltung GmbH Paketübermittlungssystem
US5930256A (en) * 1997-03-28 1999-07-27 Xerox Corporation Self-arbitrating crossbar switch
US6449275B1 (en) * 1998-12-17 2002-09-10 Telefonaktiebolaget Lm Ericsson (Publ) Internal routing through multi-staged ATM node
WO2000038383A2 (en) * 1998-12-18 2000-06-29 Telefonaktiebolaget Lm Ericsson (Publ) Internet protocol handler for telecommunications platform with processor cluster
US8363744B2 (en) 2001-06-10 2013-01-29 Aloft Media, Llc Method and system for robust, secure, and high-efficiency voice and packet transmission over ad-hoc, mesh, and MIMO communication networks
US20030035379A1 (en) * 2001-07-14 2003-02-20 Zimmel Sheri L. Apparatus and method for optimizing telecommunication network design using weighted span classification
US20030046378A1 (en) * 2001-07-14 2003-03-06 Zimmel Sheri L. Apparatus and method for existing network configuration
US20030051007A1 (en) * 2001-07-14 2003-03-13 Zimmel Sheri L. Apparatus and method for optimizing telecommunication network design using weighted span classification for low degree of separation demands
US20030023706A1 (en) * 2001-07-14 2003-01-30 Zimmel Sheri L. Apparatus and method for optimizing telecommunications network design using weighted span classification and rerouting rings that fail to pass a cost therehold
US20030055918A1 (en) * 2001-07-14 2003-03-20 Zimmel Sheri L. Apparatus and method for optimizing telecommunication network design using weighted span classification for high degree of separation demands
US20030039256A1 (en) * 2001-08-24 2003-02-27 Klas Carlberg Distribution of connection handling in a processor cluster
FR2946441A1 (fr) * 2009-06-08 2010-12-10 Commissariat Energie Atomique Reseau d'interconnexions a sous-reseaux dynamiques.

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE354764B (ja) * 1972-05-18 1973-03-19 Ericsson Telefon Ab L M
CH591190A5 (ja) * 1975-04-25 1977-09-15 Hasler Ag
US3979733A (en) * 1975-05-09 1976-09-07 Bell Telephone Laboratories, Incorporated Digital data communications system packet switch
US4198546A (en) * 1976-01-23 1980-04-15 Siemens Aktiengesellschaft Time division multiplex switching network
FR2497040B1 (fr) * 1980-12-24 1988-03-18 Duquesne Jean Reseau de telecommunications par paquets
US4491945A (en) * 1982-06-25 1985-01-01 At&T Bell Laboratories Fast packet switch
JPS60237743A (ja) * 1984-05-11 1985-11-26 Nec Corp 大容量デ−タ交換機
JPS61144945A (ja) * 1984-12-19 1986-07-02 Fujitsu Ltd パケツト交換方式
JPS61216545A (ja) * 1985-02-14 1986-09-26 Fujitsu Ltd 高速パケツト交換方式
US4706240A (en) * 1985-11-29 1987-11-10 American Telephone And Telegraph Co., At&T Bell Labs Switching system having multiple parallel switching networks
CA1254982A (en) * 1986-05-14 1989-05-30 Northern Telecom Limited Method of and switch for switching information
US4821258A (en) * 1986-08-06 1989-04-11 American Telephone And Telegraph Company At&T Bell Laboratories Crosspoint circuitry for data packet space division switches
US4788679A (en) * 1986-09-02 1988-11-29 Nippon Telegraph And Telephone Corporation Packet switch with variable data transfer rate links

Also Published As

Publication number Publication date
JPS6416045A (en) 1989-01-19
DE3850440D1 (de) 1994-08-04
EP0289087A2 (de) 1988-11-02
EP0289087B1 (de) 1994-06-29
DE3714385A1 (de) 1988-11-10
US4891802A (en) 1990-01-02
EP0289087A3 (en) 1990-06-27

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