JP3745443B2 - 回線群による同期スイッチングを用いるａｔｍスイッチ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、非同期転送モード（ＡＴＭ）回路網における交換機分野に関する。
【０００２】
【従来の技術】
ＡＴＭスイッチのアーキテクチャに関して、ここ１５年以上に渡って多くの提案がなされたが、真の工業目的にふさわしいものはほとんどない。これを行うには、時間と空間に応じてかなり変動するこの回路網の様々な要求、特にこのスイッチの容量の動的拡張の要求に応えることが必要である。
【０００３】
ＡＴＭスイッチに関する先駆的な研究の中で、全く異なる３つの基本原理に基づく以下のような３つの具体例が注目すべきものである。それはすなわち、プレリュードスイッチ（Ａ・トーマス他による論文『非同期時分割技術: 実験的パッケット回路網集積ビデオ通信』、国際標準学会 '８４会報、フィレンツェ１９８４年５月、記事番号３２Ｃ２参照）と、スターライトスイッチ（ヒューアン他による論文『スターライト: 広帯域デジタルスイッチ』、ＧＬＯＢＥＣＯＭＥ '８４会報、アトランタ、１９８４年１２月、１２１〜１２５ページ参照）と、そしてノックアウトスイッチ（イエー他による『ノックアウトスイッチ: 高性能パケットスイッチングのための簡単なモジュラーアーキテクチャ』、アメリカ電気電子学会ＪＳＡＣ、ＳＡＣ−５巻、１９８７年１０月、１２７４〜１２８３ページ参照）とである。これらの基本技術に関しては、Ｆ．Ａ．トバギによる論文『広帯域統合サービスのデジタル回路網のための高速パケットスイッチアーキテクチャ』、アメリカ電気電子学会会報、７８巻１号、１９９０年１月、１３３〜１６７ページに再検討されている。プレリュードスイッチは、共通記憶域にある出力待ち行列および時分割に基づいている。スターライトスイッチは、分類回路網とバニアンタイプの経路自己指定回路網と共に用いられる。ノックアウトスイッチの主導概念は、Ｎ個のソースからＬ個の出力回線に同期にＡＴＭセルを集信することにあるが、この場合これらのＬ個の出力回線は外部インタフェースの前に置かれている論理待ち行列に入る。集信回路内の空間的なコンテンションによるセルの損失は許容される。このような場合は、Ｌ個以上のセルが同時に集信回路のＮ個の入力回線に存在する時に生じる。このような損失は、集信回路のＬ個の出力回線の平均処理能力が小さければ、許容できる。
【０００４】
これらの基本技術が用いられるとき、様々な技術的問題によって大型のスイッチの作成が妨げられる。すなわち、時分割はプレリュードマトリックスのサイズを非常に大きく制限し、そのためクロス回路網タイプの多重ステージを用いなければならない。このアーキテクチャは更に、ＡＴＭスイッチ切換えに特有な問題、すなわち、可変処理能力スイッチにおいては、高いオーバヘッド費をかけなければ、ブロッキング率を制御することは難しいという問題に直面する。大型のスターライトタイプの回路網は、内部接続部の１複合セットのみを生成する。そのうえ、コンテンションのために、流れの中のセルの配列順序が失われることがあって、そのためにスイッチの出力において再び順序付けを行う必要がある。ノックアウトスイッチでは、濾過素子と相互接続素子の数が二乗されて増大する欠点がある。
【０００５】
大型ＡＴＭスイッチのアーキテクチャ問題を解決するために、多くの提案がなされている。『ＫＳＭＩＮｓ: 高速パケットスイッチ切換えのためのノックアウトスイッチベースの多重ステージ相互接続回路網』という論文（会報ＧＬＯＢＥＣＯＭ '９０、サンディエゴ、１９９０年１２月、第１巻、２１８〜２２３ページ）において、Ｙ．Ｍ．キム他は、Ｎ．ｌｏｇＮの複雑性を達成するために、バニアンタイプの多重ステージ回路網に従ってノックアウトスイッチを相互接続することを提案している。しかしながら、この解決法は、幾つかの待ち行列ステージを必要とする欠点があり、そして更に多重ステージの回路網の内部リンクに閉塞が生じる恐れがある。
【０００６】
ノックアウト（Ｋ．Ｏ．）アーキテクチャは、その考案者たちによって一般化され、そして『増大可能なパケット（ＡＴＭ）スイッチアーキテクチャ: 設計原理と応用』（Ｋ．Ｙ．エン他著、通信に関するアメリカ電気電子学会の会報、第４０巻、２号、１９９２年２月、４２３〜４３０ページ）と題された論文に記載されている。この一般化されたアーキテクチャはこれ以降、「第２Ｋ．Ｏ．」と呼ぶことにする。この第２Ｋ．Ｏ．アーキテクチャは以下のような特徴を示す。すなわち、
２Ａ−Ｋ．Ｏ．と同様に第２Ｋ．Ｏ．の出力は単一の待ち行列まで同期しており、そして当然それはＡＴＭセルの順に従っている。
２Ｂ−基本端子モジュールは、（例えば）様々な方法（メモリ分割を伴うか、または伴はない時分割、もしくは純粋ノックアウトなど）で具体化できる４２×１６のマトリックスである。
２Ｃ−これらの端子マトリックスはある拡張率を持つ同期相互接続回路網に接続されている。
２Ｄ−セルの統計的な削除の原理は、同期相互接続回路網から出る回線の固定群として、例えば１６個の外部インタフェースのトラヒックを有する４２回線の１群として一般化される。
２Ｅ−相互接続回路網は、互いに接続されている２つのステージより成り、そして（例えば）同一の出力マトリックスとして同時に用いられるセルが４２個を越えない限り、ブロッキングされないクロス回路網を形成するために、従来の方法によるマトリックスの最後のステージを有する。
２Ｆ−この回路網への入力に関するグローバルアルゴリズムは、上記の条件２Ｅを達成するために過剰なセルを削除する。
２Ｇ−このアルゴリズムの後に、ある瞬間における全てのセルのために、相互接続回路網を経由して、経路を割り当てるためのもう一つのグローバルアルゴリズムが続く。この論文の著者は、このアーキテクチャによりセルの追加損失がかなり小さくなることを示している。
【０００７】
このアーキテクチャは、スイッチに入力される全てのセルを各セル時間ごとに調べなければならない２つのアルゴリズムを実行するために、非常に高速な技術を必要とする。したがって、スイッチのサイズは、必要なこの技術によって制限される。このアーキテクチャの相互接続回路網は、固定最大サイズを有するある単一の値域の複数スイッチを意味する。値域を変更するためには、相互接続回路網の全面的な変更が必要になる。最後に、この回路網と最後のステージとの完全な相互接続構造の故に、回路網ではなく、端子マトリックスだけが経路にそって装備されるので、その経費がかさむ。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、高処理量の非同期転送モードによって課される技術的制約への適応が従来より知られているＡＴＭスイッチと比較してより優れているＡＴＭスイッチのための新しいアーキテクチャを提案することである。
【０００９】
【課題を解決するための手段】
本発明によるＡＴＭスイッチは、複数のスイッチングマトリックス回線であって、その各々はｍ個の入力とｎ個の出力とを有し、ｍとｎはｍ≧ｎであるような２つの整数であるスイッチングマトリックスと、そしてＡＴＭスイッチの複数入力回線をそれぞれ各スイッチングマトリックス回線に連結する同期相互接続回路網であって、この複数のスイッチングマトリックス回線の複数の出力はそれぞれＡＴＭスイッチの各出力回線に連結されている同期相互接続回路網とが含まれ、この同期相互接続回路網が、基礎群同期スイッチのｋ個の逐次ステージを含み、各ステージが少なくとも１群、多くともｐ群のｍ個の入力と、そして少なくとも１群、多くてもｐ群のｍ個の出力とを有し、ｋとｐはｐ≧２である整数であり、ｍ個の回線の複数群はそれぞれ基礎群同期スイッチのｍ個の入力の１群を次のステージの基礎群同期スイッチのｍ個の入力の１群に連結させ、そしてｍ個の回線の複数群はそれぞれ最後のステージの基礎群同期スイッチのｍ個の出力の１群をスイッチングマトリックス回線のｍ個の入力に連結させる。
【００１０】
スイッチングマトリックス回線は出力回線の識別を基礎としてセルの経路指定を行い、一方基礎群同期スイッチは宛先回線の群の識別を基礎にセルの経路指定を行う。
【００１１】
基礎群同期スイッチ（ＧＥＳＳ）には、ｐｍ個の入力とｍ個の出力を有する少なくとも１つ多くともｐ個の基礎集信回路が含まれていることが好ましく、各基礎集信回路のｍ個の出力は上記基礎群同期スイッチのｍ個の出力の１群を構成し、そしてこの基礎群同期スイッチの各入力は、上記基礎集信回路の出力のために用いられないＡＴＭセルを削除するためのフィルタによって、上記基礎群同期スイッチの各基礎集信回路のそれぞれの入力に連結される。このようにして、相互接続回路網は同報通信と濾過とそして集信の機能を備えた基礎スイッチに基づくことになり、その結果相互接続回路網はノックアウト原理を一般化する。
【００１２】
【発明の実施の形態】
典型的には、Ｎ'ｃ'ｍ入力回線とＮ'ｃ'ｍ出力回線を有するＡＴＭスイッチの同期相互接続回路網は、ｃ'の群同期スイッチングコアを含み、ｃ'が多くともｃ＝ｍ／ｎの整数である。群同期スイッチングコアはそれぞれ、ＡＴＭスイッチのＮ'ｃ'ｎ入力回線に到着するＡＴＭセルを同期モードで受信する少なくともＮ'ｍの入力回線を有する。
【００１３】
本発明の第２の側面によれば、群同期スイッチングコア（ＧＳＳＣ）は、ｍ個の出力回線のＮ’個の群と、少なくともＮ’ｍ個の入力回線とそして基礎群同期スイッチのｋ個のステージを含み、そしてＮ’、ｍおよびｋは、Ｎ’≧２かつｍ≧２の整数である。各基礎群同期スイッチは、ｐｍ個の入力とｍ個の出力とを備えた少なくとも１つ、多くともｐ個の基礎集信回路を含み、ｐはＮ’≦ｐk のような少なくとも２である整数であり、各基礎集信回路のｍ個の出力は基礎群同期スイッチのｍ個の出力の１群を構成し、そしてこの基礎群同期スイッチの各入力が、上記集信回路の出力として用いられないＡＴＭセルを削除するためのフィルタを通ってその各基礎集信回路のそれぞれの入力に連結される。逐次ステージの複数基礎群同期スイッチはｍ個の回線の複数群により相互接続され、これらの回線の各々は基礎群同期スイッチのｍ個の出力群を次のステージの基礎群同期スイッチのｍ個の入力に連結し、基礎群同期スイッチの入力回線は第１ステージの複数基礎群同期スイッチの入力に連結され、そして最後のステージの複数基礎群同期スイッチのｍ個の出力の複数群はそれぞれ、群同期スイッチングコアのｍ個の出力回線の各Ｎ’群に連結される。
【００１４】
以後の説明においては、群同期スイッチングコアを示すためにＧＳＳＣという略語を用い、そして基礎群同期スイッチをＧＥＳＳという略語で示す。ＧＳＳＣは３Ａから３Ｅまでの以下の特性を有する。すなわち、
３Ａ−複数のＡＴＭセルはＧＳＳＣへの入力に配置され、すなわち、複数ＡＴＭセルが同時にＧＳＳＣに入るということである。
３Ｂ−あらゆるセルのＧＳＳＣを通る通過時間は同じで（同期性）、これは特に中間待ち行列が存在しないことを意味する。
３Ｃ−各セルはそれ自身、その経路とすべき出力回線の１群（または、同報通信の場合は時により複数群）を指定するのに充分な（必要ならば、標準ＡＴＭセルに付けられる接頭部を有する）情報を含んでいる。
３Ｄ−このようなセルは任意群の任意の入力回線に挿入することができる。言い換えれば、１群内のセルは各瞬間において先験的に異なる出力群に個別的に切り換えられる。
３Ｅ−各セルは指定された出力群に属する未定の回線に経路指定される。言い換えれば、ＧＳＳＣにとっては群識別のみが重要であり、１つの群内の回線の識別は無関係である。
【００１５】
本発明によるＡＴＭスイッチは、上記の原理２Ａ、２Ｂ、２Ｃ、２Ｄに適合している。他方では、２Ｅ、２Ｆおよび２Ｇの項目に関しては第２Ｋ．Ｏ．と異なる。実際に、先行の全Ｋ．Ｏ．制御アルゴリズムとその経路割当アルゴリズムを共に削除しようという提案もある。全てのセルは、ランダムな分配の後に複数ＧＳＳＣから成る相互接続回路網に送られ、そして過剰なセルはこの相互接続回路網内の経路にそって削除される。更に、上記回路網は３ステージのクロス接続形態に従わず、それは典型的には任意のタイプそして任意のサイズのバニアン回路網であり、その内部リンクは、損失の少ない統計的多重化のＫ．Ｏ．原理を各ステージに適用するのに充分な数量がある回線群である。本発明は回線群とＧＥＳＳのバニアンアまたはデルタのアーキテクチャ内において、Ｋ．Ｏ．原理を再帰的に使用する。これは、先行のランダム配分によって非常に小さいセル損失率だけで可能である。このアーキテクチャは本質的に同報通信が可能であることと、同報通信はこの技術とは独立しているので、このアーキテクチャは制限のない最大サイズをとることができることと、スイッチの値域は最適増大係数に従うこと、そして更に、任意の最大サイズための費用は比較的に安価であることが、後述されるであろう。
【００１６】
本発明のその他の特徴や利点は、好ましいがこれに限定されない幾つかの実施例によって添付の図面を参照しながら後に説明されるであろう。
【００１７】
【実施例】
本発明に従い、その全容量まで利用されているＡＴＭスイッチが先ず説明され、その後にこのようなスイッチの容量をトラヒックを妨げることなく増大させることができる方法が検討されよう。
【００１８】
図１に示されているスイッチは、Ｎｍ個の二方向回線すなわちＮｍ個の入力回線とＮｍ個の出力回線とを管理する。入力回線と出力回線とを分離し、そしてＡＴＭセルにおいて切り換えられるある種の処理操作を実行するために、各二方向回線にインタフェース３０が設置されている。
【００１９】
このスイッチには、ｃ個のＧＳＳＣから成る同期相互接続回路網が含まれており、各ＧＳＳＣは、ｍ個の入力回線のＮ群とｍ個の出力回線のＮ群を有する。各ＧＳＳＣのそれぞれの入力回線はトラヒック等化ステージ３４を通して回線インタフェース３０に連結されている。各セルの到着時に、各ＧＳＳＣのＮｍ個の入力回線は、スイッチのＮｍ個の入力回線に着信するＡＴＭセルを同期して受信する。各ＧＳＳＣのそれぞれの出力回線の各群は、ｍ個の入力回線をＮ個の出力回線に切り換えるそれぞれのスイッチングマトリックス回線３６に対応付けられる。各マトリックス３６は対応付けられた群のｍ個の回線にそれぞれ連結されたｍ個の入力を有している。受信したセルを宛先の出力回線に経路指定するために、そのｎ個の出力の各々はそれぞれの回線インタフェース３０に連結される。
【００２０】
各ＧＳＳＣ３２は出力回線群の識別を唯一のベースとしてスイッチングを実施する。同じ一つの群内の異なる回線の区別は、マトリックス３６により行われる。図１の例では、ｍ＝ｃ・ｎである。したがって、マトリックス３６は整数の集信係数ｃを達成し、そしてＧＳＳＣのｍ個の出力回線の各群は、ｍ／ｃアーランに相当する最大トラヒックを持つ。回路網の拡張に対応するトラヒックのこうした削減は、ｍ値によって左右される。
【００２１】
スイッチの全体設計により所望されるか、または許容される集信／拡張係数によって、例えば、端子マトリックス３６を作るのに６４×３２、４８×１６または３２×８サイズの選択が可能になる。本アーキテクチャのマトリックス３６を作るために、公知の様々なＡＴＭマトリックスの設計方法（メモリ分割および／または時分割、相互接続回路網、ノックアウトなど）が適用され得る。適用は以下の幾つかの特性に従ってなされる。
─ 入力回線はセルの開始に同期される。
─ いかなるＡＴＭ接続の出力回線であっても入力回線のいずれか１つに配置され得る。
─ ＡＴＭ接続内のセルの配列順序に従うように、マトリックスの動作は、インタフェース３０に先行する１つまたは複数の待ち行列に書き込まれるまで、同期していなければならない。そして、
─ 特にＡＴＭヘッダーのＶＰＩ／ＶＣＩフィールドに関して、外部インタフェースのために定義された基準にしたがって、各セルはその内部に、その究極の整形のために必要な情報を持っていなければならない。
【００２２】
実施例として、図２はノックアウトタイプの端子マトリックス３６の１つの具体例を示している。この実施例では、マトリックスは、ｎ個の出力にそれぞれ対応付けられるｎ個のマルチプレクサの１セットである。各マルチプレクサには、ｍ個の入力とｍ’個の出力とを有する集信回路３８と、そして論理待ち行列４０とが含まれる。各論理待ち行列４０には、対応付けられている集信回路３８のｍ個の出力の一つに個々に結合されているｍ’個の物理待ち行列と、そして出力において先入れ先出し（ＦＩＦＯ）プロトコルに従うように、物理待ち行列から次には読み取る読取り論理回路４４とが含まれている。端子マトリックス３６の各入力はそれぞれのフィルタ４６によってｎ個の集信回路３８の各入力に連結されており、このフィルタ４６は、マトリックス３６の対応する出力のために用いられないＡＴＭセルを削除する。
【００２３】
集信回路３８のサイズは例えば、ｍ＝３２、ｍ’＝１６である。ノックアウト原理にしたがって、このとき集信回路３８内のコンテンションによる損失は無視できる。
【００２４】
ＧＳＳＣは、ｐｍ個の入力とｍ個の出力とを有する複数の基礎集信回路をベースに具体化されている。各ＧＳＳＣにより切り換えられる回線群の数Ｎは、ｐk の形態をしている。ＧＳＳＣは、ｍ個の入力のｐ個の群およびｍ個の出力のｐ個の群をそれぞれ有するｐk-1 個のＧＥＳＳを各々に含んでいるｋ個のステージに分かれる。
【００２５】
ＧＥＳＳ４８の構造は図３に示されている。ＧＥＳＳ４８には、このＧＥＳＳのｍ個の出力の１群を構成するそのｍ個の出力をそれぞれ有するｐ個の基礎集信回路５０が含まれている。ＧＥＳＳ４８の各入力は、それぞれのフィルタ５２を通って各基礎集信回路５０の入力に連結されている。図３では簡略化のために、各集信回路５０の上流にｐｍ個のフィルタ５２のバンクが示されている。このような１つのフィルタバンクはそれぞれ、ｍ個の出力群のために用いられないＡＴＭセルを削除するために、集信回路の入力回線を処理する。
【００２６】
図４は本発明によるＡＴＭスイッチのアーキテクチャが再帰的構造になっていることを示す。モジュールＭ0 が先ず、図２に示されているような端子スイッチングマトリックスに対応して、定義される。したがって、モジュールＭ0 はｍ個の入力のｐ0 ＝１個の群を有する。ｉ＞０として、モジュールＭi は、ｐi-1 個のＧＥＳＳ４８とそしてｐ個のモジュールＭi-1 とから作られている。各モジュールＭi-1 のｍ個の入力の様々な群は各々、それぞれのＧＥＳＳのｍ個の出力の１群に連結される。モジュールＭi には、ｍ個の入力およびｐi ・ｎ個の出力のｐi 個の群が含まれ、ｐi ・ｍ個の入力のいずれか一つに到着したＡＴＭセルは、ｐi ・ｎ個の出力のいずれか一つに経路指定され得ることを立証することができる。モジュールＭi の複数ＧＥＳＳは、ｉ個のステージを有する経路自己指定のバニアン回路網（すなわち、オーダｐのデルタ回路網）に従い一緒に相互接続され、これらの内側のリンクはｍ個の回線の複数群から成り、各ステージには、ｐi-1 個のＧＥＳＳが含まれている。ｉ＝ｋとすれば、複数ＧＥＳＳのこの回路網は、複数入力回線のＮ個の群と複数出力回線のＮ個の群とを有するＧＳＳＣを構成する。
【００２７】
図５は、ｐ＝２、ｋ＝３（Ｎ＝８）という特定の場合におけるこのようなＧＳＳＣ３２を示している。集信回路５０に対応付けられているフィルタ５２の複数列は図面を簡略化するために示されていない。ＡＴＭセルが到着する入力回線にかかわりなく、このセルを出力回線の任意の群に指定することができる経路があることと、そしてデルタ回路網の内部リンクを構成する複数の回線群が１つの連続されているリンクと考えるならば、それは唯一の経路であることが、立証できるであろう。
【００２８】
ＧＥＳＳのステージ間の内部接続は全て同じ特性を有する。すなわち、各リンクは同一の処理量を持つある定数ｍ個の個別的なデータの流れを伝送する。これらの流れは、技術的な可能性にしたがって並列に配置されるか、もしくは完全にまたは部分的に多重化される。
【００２９】
セルの損失に関してＧＳＳＣの性能を分析するために、Ｙ．Ｓ．イエー他による上述の論文において実施されていた損失計算をここで僅か変わった形で再び利用する。単純化のためにこの計算にはポイントツウポイント接続についてしか考慮しない。しかし、得られたセルの損失率は、同報通信トリーの数にかかわりなく、有効である。これを確認するには、図５の例を参照しながら、以下のことが認められれば充分である。すなわち、
─ 各瞬間に各集信回路に入るセルはすべて異なっている。つまり、空間的な自己相関性はない。同じ一つの物理インタフェース内では同報通信はないので、一時的な自己相関性は削除される。
─ このスイッチから離れるトラヒックは結線の種類とは関係なく、同報トラヒックが増大すればするほど、入ってくるトラヒックは少なくなり、そして損失率は小さくなる。
【００３０】
ｍ個の出力を有するＭ個の独立ソースの集信回路を想定する。関連するセルはｍ個の出力のうちの任意の１つのためのセルである。その他のセルは集信回路の上流のフィルタバンクによって除去され、損失計算には含まれないからである。こうした仮定のもとで、もしソースからのトラヒックの個々の量が等しいならば（これは、セルの損失の観点から最悪の場合であることが知られている）、ｉ個のセルが同時に存在する確率Ｐ（ｉ）は、以下の関係式によって表される。すなわち、
【００３１】
【数１】
（ただしこの式で、Ｃ（Ｎ，ｉ）は二項式の係数M!/[i!(M-i)!])であると定義し、αは各入力回線の個別的トラヒック、つまりあるセルが個々の回線に出現する確率を表す。）
Ｍにかかわりなく、一定の値Ｍα＝ρ（ただし、ρはｍ個の出力回線から成る１群の平均処理量である）とすれば、この関係式によって確率ｐは以下のように表すこともできる。すなわち、
【００３２】
【数２】
ｉ＞ｍのとき、集信回路から（ｉ−ｍ）個のセルの損失があるとすると、セルの平均損失は以下のように表すことができる。すなわち、
【００３３】
【数３】
したがって、損失率は以下の式によって表すことができる。すなわち、
【００３４】
【数４】
ρが一定であり、かつＭが充分大きければ、二項法則はポアソン法則に収斂することに留意し、確率Ｐ（ｉ）のシーケンスはその時、以下のように表される。すなわち、
【００３５】
【数５】
この式によって、Ｍとは独立に、セル損失の漸近的な上限の値が得られる。
【００３６】
表１〜３は、ソースの独立性を仮定し、そしてｐ＝２のとき、様々なサイズの集信回路よりの損失率を示している。これらの集信回路はそれぞれ、１２８〜６４個の集信回路（約０．５アーランの出力回線のための個別的なトラヒックを有する）と、９６〜４８個の集信回路（約０．３３アーランの個別の出線トラヒック）と、そして６４〜３２個の集信回路（約０．２５アーランの個別の出線トラヒック）とである。これらの値は、１０-16 未満のとき、無視できるものと見なされる。
【００３７】
１２８〜６４個の集信回路によって、ｐ＝２、ｃ＝２、ｍ＝６４そしてｎ＝３２の数値に基づく、優秀なセル損失率の一群のスイッチを設計できることが、表１に示されている。この場合、サイズ６４×３２のスイッチングマトリックス回線を用いなければならない。そのとき、回路網の拡張比は２である。
【００３８】
表２は４８×１６の端子マトリックスを用いた拡張比３の場合に相当する。
【００３９】
表３は、拡張比４で、最も製造しやすい６４×３２の集信回路および３２×８のマトリックスの場合に相当する。これらの３つの表では、セルの損失は、０．７、０．８、０．９および１アーランの外部インタフェースの平均トラヒックに当たる。
【００４０】
しかし、ソースの独立性の仮定が常に正しい、ＧＳＳＣの第１のステージにおける損失率に対してのみ、上記の計算は有効である。ＧＳＳＣ〔ＬＲ（総合）〕内の総損失率もまた許容可能であることが、まだ示されていない。ところで、ＧＳＳＣは一般的にいくつかのステージを含んでおり、そして後続のステージではソースはもはや独立していない。同報通信、濾過および集信のセルはその間にある種の相関関係を有し、そして後続のステージにおける損失率は、比較的に高いことを予期する必要がある。
【００４１】
上述の相関関係における正確な計算は複雑であるが、トラヒックはあらゆる集信回路において均一に分割される（これは、トラヒック等化器により行われる）と仮定することによって、総損失率の上限値を以下の式により求めることが可能である。すなわち、
【００４２】
【数６】
表４〜６は、それぞれｐ＝２で、ｋ＝４ステージの３つのＧＳＳＣにおける損失率の上限値を示している。表４は拡張比２および１０２４の外部インタフェースに相当する。表５は拡張比３および７６８の外部インタフェースに相当する。表６は拡張比４および５１２の外部インタフェースに相当する。用いられているトラヒック値は、表１〜３で用いられているものと等しい。つまり、外部インタフェースにおいて０．７、０．８、０．９そして１アーランに相当する。
【００４３】
【表１】
【００４４】
【表２】
各表の最も下の行は、より高い項の漸近値を示しており、そしてこれによって、最大サイズのＧＳＳＣにおける損失比の上限の値を迅速に推定することが可能である。すなわち、ステージが１つ追加されるごとに、この漸近率の表示値を加えるだけでよい。
【００４５】
ＡＴＭスイッチに、ＧＳＳＣ３２の上流のトラヒック等化ステージが含まれていなければ、あらゆる集信回路に同じ一つの平均トラヒックロードがあるという仮定は維持されなくなるので、上記の計算は無効である。ある場合においては、ＧＳＳＣの内部リンク群におけるトラヒックの「自然な」不均衡が、スイッチのブロッキング率を許容不可能にすることもある。にもかかわらず、比較的に大きなサイズの集信回路では、かつ／もしくは、より小さい平均個別処理量という仮定のもとで、このブロッキング率は大数法則に従って、非常な低水準に下がることもある。
【００４６】
図１に示されているようなトラヒック等化ステージ３４は、このブロッキング係数を取り除くかまたは少なくとも大きく減少させることを目的にしている。ｐｍ個からｍ個への集信回路を用いるｍ個の回線のＮ個の群を持つＧＳＳＣにおいては、このＧＳＳＣの内部リンク内でトラヒックが均一になるようにするには、各ＧＳＳＣまたは第１のステージの集信回路が、ＧＳＳＣの各出力群のため全トラヒックのうちの統計的に等しいシェア分を受信することが、必要かつ充分な条件である。
【００４７】
したがって、各トラヒック等化器はＧＳＳＣの第１のステージの各集信回路に接続されなければならない。言い換えれば、各等化器は、第１のステージの異なるＧＳＳＣにそれぞれ連結されているＮ／ｐ＝ｐk-1 個の回線のトラヒックを等化しなければならない。これを実施するには、ｑ＝Ｎ／ｐ＝ｐk-1 個の回線の個別トラヒックをそれぞれ等化するｐｍ個の等化器を用いればよい。図６は、図５のＧＳＳＣ（ｐ＝２、ｋ＝３、Ｎ＝８）によるＧＳＳＣ３２の上流にあるトラヒック等化ステージ３４のこのような構造を示している。このステージ３４には、第１のステージの各ＧＳＳＣの入力にそれぞれ連結されているｑ＝４個の入力およびｑ＝４個の出力をそれぞれ有する２ｍ個の等化器５４．１、．．．．、５４．２ｍが含まれている。第１のステージのＧＳＳＣにおけるトラヒックの等化は、後続ステージのＧＳＳＣにおけるトラヒックの等化を確実なものにする。等化器の各出力は、図１に示されているようなＡＴＭスイッチの様々なＧＳＳＣの対応する入力回線に同報通信される。
【００４８】
最適トラヒック等化もまた、ｑ＝ｐk-1 ・ｙ個の回線のｐｍ／ｙ個の等化器を使用することにより、また整数ｐｍ／ｙに対して、ＧＳＳＣの第１のステージの各ＧＳＳＣと各等化器との間にｙ個の回線を連結することによって、達成することができる。図７は、図５と６のＧＳＳＣ（ｐ＝２、ｋ＝３、Ｎ＝８）と同様なＧＳＳＣ３２を備えており、かつｙ＝２であるトラヒック等化ステージ１３４のこのような構造を示している。このステージ１３４には、第１のステージの各ＧＳＳＣの入力に対になって連結されているｑ＝８個の入力およびｑ＝８個の出力をそれぞれ有するｍ個の等化器５６．１、．．．．、５６．ｍが含まれている。
【００４９】
もう一つの可能性は、部分的なトラヒック等化を供することである。この場合、１つのＧＳＳＣの第１のステージの複数ＧＥＳＳはＺ個のセットに分けられ、等化ステージは、各セットの様々なＧＥＳＳによって受信されたトラヒックを等化するように、配置される。図８は、図５〜７と同様なＧＳＳＣ（ｐ＝２、ｋ＝３、Ｎ＝８）を有し、かつその第１のステージの複数ＧＥＳＳはＺ＝２個のセットに分けられているトラヒック等化ステージ２３４のこのような構造を示している。ステージ２３４には、２個の入力および２個の出力をそれぞれ有する４ｍ個の等化器５８．１、．．．．、５８．２ｍおよび６０．１、．．．．、６０．２ｍが含まれている。この等化器５８．１、．．．、５８．２ｍはＧＥＳＳの第１のセットに対応付けられている。つまり、これら等化器の各々の２つの出力はそれぞれ、第１のセットの２つのＧＳＳＣの入力に連結されている。同様に、等化器６０．１、．．．、６０．２ｍはＧＥＳＳの第２のセットに対応付けられいる。第２のステージの複数ＧＥＳＳはそれぞれ、第１のステージの第１のセットの一つのＧＳＳＣから来るｍ個の回線の１群６２と、そして第１のステージの第２のセットから来るｍ個の回線の１群６４とを受信する。したがって、トラヒックの等化は第２のステージ以降から、そして第１のステージのＧＥＳＳの各セット内において完全になる。第１のステージのＧＥＳＳの２つのセットを通過するトラヒックのときのみ、不均質性が残ることがある。しかしながら、その結果として生じる恐れのあるセルの損失は数的に非常に少ない。
【００５０】
図９は、ｐ＝２、ｋ＝２、Ｎ＝４、ｍ＝３２、ｎ＝８、ｃ＝４、ｑ＝８の場合における本発明による１２８×１２８スイッチの可能な配列を示している。セルフィルタ４６と５２は、図面を簡略化するために、表示されていない。ｃ＝４個のＧＳＳＣには、０から１５までの番号が付されており、かつモジュールＭ0 にそれぞれ連結されている総計でｃＮ＝１６の出力回線群がある。回線方式切換えマトリックスとは別に、各モジュールＭ0 には、ｎ＝８個の回線インタフェースと、ｑ＝８個の回線の等化器６８とそして中間変換素子７０とが含まれている。各外部二方向回線では、このモジュールＭ0 には、（集信回路３８と論理待ち行列４０とそして表示されていないフィルタ４６を含む）端子マトリックスの対応するマルチプレクサと、そして入力インタフェース３０ａおよび出力インタフェース３０ｂを含む回線インタフェースとが含まれている。入力インタフェース３０ａはＡＴＭ伝送に必要な整形操作を実行する。これには特に、スイッチを通るセルの経路指定のために備えられている最初の変換素子７４が含まれている。
【００５１】
同様に、出力インタフェース３０ｂには、新しいＶＰＩ／ＶＣＩフィールドを出力セルに書き込むための最後の変換素子７６が含まれている。モジュールＭ0 の等化器６８はこのモジュールの８つの入力回線に連結された入力を有し、その出力のうちの４つは各ＧＳＳＣ３２の第１のステージの同じ一つのＧＥＳＳ４８の４つの入力に連結されており、そして他の４つの出力は各ＧＳＳＣの第１のステージの他方のＧＥＳＳの４つの入力に連結されている（図７に関する説明を参照すると、ここではｙ＝４の場合であり、つまりｑ＝ｐk-1 ・ｙ＝８回線のｐｍ／ｙ＝１６個の等化器６８、すなわちモジュールＭ0 ごとに１つの等化器がある）。
【００５２】
スイッチ内の各ＡＴＭセルを伝送するために、標準セルをカプセルに入れるパケット形式が定義される。このようなパケットは以後「カプセル」と呼ばれる。カプセル内のセルに追加された情報は、内部リンクの処理量か、またはロードを増大させる。カプセルには、このスイッチにおいては比較的に数の多いフィルタ４６、５２のセットアップを簡単にするために適宜な形式の情報が収められている。この情報は、最初および／または中間の変換のための素子７４、７０によって書き込まれる。カプセル形式の例は、経路指定に有用なフィールドのみが表示されている図１０に図示されている。他の機能を実行する助けになるように、（例えば、点線の区域に）追加フィールドを含ませることができる。これらの追加フィールドには、テストデータや制御データもしくは誤りの検出および／または訂正のための巡回冗長検査合計（ＣＲＣ）を収めることができる。
【００５３】
図１０には、幾つかの出力回線に同報通信されるセルの場合（上のダイアグラム）と、そして２地点間結線の場合（第２のダイアグラム）におけるカプセル構造が示されている。１ビットのフィールドＤ内の１または０の存在によって、２つの場合の区別をすることができる。下のダイアグラムは、スイッチの入力から出力までセルがとる経路を示している。
【００５４】
すぐ上流に中間の変換素子７０を有する図４に示すモジュールＭi は、中間モジュールと言われている。この変換の存在は２つの必要性に由来している。すなわち、その２つの必要性は、第１にカプセル内の経路指定ビットのフィールドを相当に短くしかつ固定長にしなければならないことと、第２に任意の同報通信を可能にするために、経路指定フィールド内に可能な宛先ごとに１ビットを確保しておかなければならないことである。任意の入力から開始すると、任意のサブモジュールには１つの経路しかない。したがって、各経路指定ビットは一般的に、（図１０に示されているように）このモジュールの特定回線群ではなく、中間のモジュールを指示している。この２つの場合は、図９の実施例の場合がそうであるが、モジュールＭ0 が中間のモジュールとして定義されているときにのみ併合される。
【００５５】
最初の変換は、ラインフロントエンド内のメモリに貯蔵された変換表を用いて、入力側で変換素子７４によって実施される。はじめに、回線とＶＰＩ／ＶＣＩフィールドの識別から始めて、トランスレータ７４は結線の識別と経路指定フィールド（Ｃｈ経路指定）の双方をカプセルに書込み、これによってカプセルは次の変換（または、同報通信の場合は複数の変換）に向かって経路指定される。限定されない同報通信を確保するために、各経路指定ビットは中間のモジュールを表す。つまり、中間のモジュールが当該のカプセルを受け入れる予定ならば、このビットは１になり、そして他の場合は０になる。
【００５６】
メモリを最適化するために、各結線は内部識別子と対応付けされる。この識別子（Ａ Ｉｄ）は、同報通信トリーの場合はスイッチに関して包括的である。したがって、ポイントツウマルチポイント接続（同報通信トリー）は、Ａ Ｉｄフィールドに適用された長さにより課せられた制限内において、自由に定義され得る。ポイントツウポイント接続の場合においては、内部識別子（Ｃ Ｉｄ）は出力回線に向けられ、出力回線の識別（ＬＳ Ｉｄ）は中間のモジュール内で定義される。図１０では、ＶＰＩ／ＶＣＩフィールドは、分かり易いように他のフィールドから分離されている。しかし、明らかにいくらかの冗長性があり、そのため異なるフィールドのために同一のスペースを再利用することによって、可能な最適化を行うことができるであろうし、それはカプセルの形式にいくらか影響を及ぼすことになるであろう。中間の各トランスレータ７０は、これが制御している中間のモジュール用のものではないセルを認定しないように、（セルの認定を示す）ビットＱを検査するか、または、すぐ上流にある集信回路のフィルタによりすでに検査されている同じビット（Ｃｈ経路指定）を検査する。これは、経路指定フィールドをゼロに設定することによって行うことができる。次にトランスレータは、（Ａ Ｉｄか、ＬＳ Ｉｄか、あるいはＣ Ｉｄによって）中間モジュール内の明白な識別を認知して、後続の中間変換または最後の変換に向けて経路指定ビットフィールドを再生することができる。最も新しい中間変換（図９の例が示すように、唯一のものであり得る）によって生成された経路指定フィールドにおける各ビットは出力回線に対応している。中間変換の機能は同期をとって実行される。
【００５７】
最後の変換は、出力側のラインフロントエンドにおいて変換素子７６により実行される。上述のようにセルを認定した後に、トランスレータ７４は出力ＶＰＩ／ＶＣＩフィールドに書き込み、フィールドＣ ＩｄまたはＡ Ｉｄの内容の関数としてこれを計算する。
【００５８】
図１１は、ＧＳＳＣの基礎集信回路の出力回線上で使用可能なフィルタ５２を示す。ｒが経路指定フィールドＣｈ経路指定のビット数を示すとすれば、フィルタ５２には、ビットクロック（図１２の上の線）によってゲート制御されているｒ個のＤ型フリップフロップ８０を備えた送りレジスタが含まれる。送りレジスタの入力であるフィルタの入力は、経路指定フィールドを含むカプセルとそして、次にカプセルのデータ（図１２の第２の行のデータ）の剰余を逐次に受け入れる。フィルタ５２には更に、ｒ個のＡＮＤゲート８２が含まれており、この各ゲートはそれぞれのＤ型フリップフロップ８０の入力に連結されている入力と、構成ビットを受け入れるもう一つの入力を有している。ＯＲゲート８４は、ＡＮＤゲート８２のｒ個の出力に連結されているｒ個の入力を有する。ＯＲゲート８４の出力は、もう一つのＤ型フリップフロップ８６の入力に連結されている。ＡＮＤゲート８８は送りレジスタの最後のフリップフロップ８０の出力に連結されている入力と、フリップフロップ８６の出力に連結されている別のもう一つの入力を有する。ＡＮＤゲート８８の出力はフィルタ５２の出力を構成する。経路指定フィールドのｒ個のビットがフリップフロップ８０の入力にそれぞれ存在しているときに（図１２の第３行）生じる同期信号Ｃの立ち上がり縁において、フリップフロップ８６はＯＲゲート８４の出力にセットされる。
【００５９】
ＡＮＤゲート８２に供給されるｒ個の構成ビットは、集信回路に特定されるマスクを構成し、この集信回路の上流にはフィルタが配置されている。中間の変換の前の最後のステージにおいて、各集信回路は、下記の単一の構成ビット１を含むマスクを有する。すなわち、そのビット位置は上記集信回路が接続される中間のモジュールの番号に対応するビット位置である。例えば、図９の場合にｒ＝１６ならば、１Ｂの番号を付された集信回路は、マスク０１００００００００００００００と対応付けられる。このようにして経路指定フィールドにおける対応する位置に１を有する各カプセルは、図１２の最も下の行に示されているようにｒビットの遅れで、集信回路に伝送される。他のカプセルは、集信回路の出力に用いられないので、削除される。この削除は、ＡＮＤゲート８８が当該のカプセルの全てのビットをゼロに設定することによって行われる。このオペレーションは先行のステージでも同様で、各集信回路のマスクは、上記集信回路の下流にありかつこれに接続されている複数集信回路と対応付けられているマスクの論理ＯＲとして定義される。例えば、図９において参照番号２Ａおよび２Ｉの集信回路に対応付けされているマスクは１１００００００００００００００であり、集信回路２Ｆおよび２Ｎに対応付けされているマスクは００００００００００１１００００である。
【００６０】
マスクは、任意の集信回路の上流にある１つのバンクの全てのフィルタ５２に共通である。例えば、集信回路とフィルタバンクの双方を備えている基板にスイッチを配置することによって、マスクは簡単に設定することができる。同期化信号Ｃは同一ステージの全てのフィルタに共通である。
【００６１】
集信回路３８の上流にある端子マトリックス３６に設置されたいるフィルタ４６は、図１１に示されているフィルタ５２と同様なセットアップでよい。唯一の相違は、マスクの各構成ビットが個々の出力回線を示し、中間のモジュールを示しているのではないことである。
【００６２】
異なるフィルタのセットアップに対応して、他のカプセル構造も採用できることは理解されよう。例えばフィルタは、「ヘッダー消費」法によって、より複雑な経路指定フィールドに対しても逆に、より単純にすることもできる。この方法では、経路指定フィールドは経路にそって各フィルタにより少しずつ、完全になくなるまで「消費」され、そしてその時には、新たな変換を行わなければならない。次に、ビットＱは有効なセルの識別を可能にする情報を後続のトランスレータに供給する。前述の経路指定方法では、経路指定フィールドの値は、２つのトランスレータ間にある幾つかのステージの集信回路にも再利用される。しかしこの方法では、もし当該のビットが経路指定専用であれば、単なる２値判断を行う各集信回路は、経路指定フィールドの１ビットを検査するように、設計することが可能である。更に、様々なステージのマスクを考えると、下流の同じサブモジュールで終了する複数の集信回路は、同じマスクを有しているので、同一のビットを共用できることが、直ちに判るであろう。したがって、ヘッダーの消費は、以下のようにカプセルの経路指定フィールドを長くすることによって、達成することができる。すなわち、一例として図５のＧＳＳＣを挙げると、最後のステージに８ビットを確保しておかなくてはならず、第２のステージには更に４ビット、そして第１のステージには２ビットで充分である。第１のステージのためのビットは、第２のステージのためのビットに（伝送方向において）先行するという条件で、あるステージのビットはそのステージの集信回路により消費されることがある。回路網の構造に基づけば、下記の一般規則を確認することは容易である。すなわち、ヘッダー消費によりＧＳＳＣを通ってｒ個のサブモジュールに経路指定するには、初期経路指定フィールドに２＋４＋８．．．＋ｒ＝２（ｒ−１）ビットを必要とすることと、ｃ個のＧＳＳＣを有するスイッチを通過する経路指定には経路指定フィールドに２ｃ（ｒ−１）ビット、すなわち厳密に必要な数の２倍未満を必要とすることである。この代替の経路指定法では、マスクも経路指定フィールドの記憶貯蔵もフィルタに必要としないために、簡略化されている。異なる集信回路とそれぞれ対応付けられているフィルタは、これらのフィルタに送られるゲート信号によって識別される。
【００６３】
上述の２つの経路指定方法において、フィルタバンク５２は、対応付けられている集信回路とは無関係に同一の構造を有している。集信回路５０とこれに対応するフィルタバンクとを含み、そしてトラヒックを妨げずに容量を拡張することができるスイッチを構成する基本要素となるストックユニットはこのように定義されている。このようなユニットは、たとえばｐ＝２、ｍ＝３２のような現実的なサイズの集信回路では、特殊ではない構成要素と共に一枚の電子基板上に具体化されている。
【００６４】
図１３は図９のＡＴＭスイッチのもう一つの表現による図である。このスイッチは、ｃＮ／ｐ＝８個のモジュールＭ1 およびｃＮ＝１６個のモジュールＭ0 を含むｃ＝４個のモジュールＭ2 に対応している。図１３には、４つのＧＳＳＣの第１のステージ全体が示されており、このＧＳＳＣは２つのバックプレーン９０に分けられている。各バックプレーン９０には、フィルタバンク（図示されていない）へのカプセルの受動的同報通信用のバスと、このバックプレーンを利用する集信回路とが含まれており、これは図９の左側に対応している。このバックプレーンはまた、有効なクロック信号および同期信号をフィルタと基礎集信回路とに送る。第１のステージのフィルタ／集信回路ユニットは直接、バックプレーン９０に連結されている。これらの各ユニットは安全目的のために、重複されている（参照番号５０と５０’）。バックプレーン９０にはまた受入れボード９２が含まれており、これらにモジュールＭ0 のトラヒック等化器からのケーブルまたは光学繊維コードが差し込まれている。これらの受入れボードも安全目的のために重複されている（参照番号９２と９２’）。各モジュールＭ1 にも、同様な配置がなされている（重複している集信回路５０と５０’が連結されている同報通信バスを備えたバックプレーン９４と、そして重複している受入れボード９６と９６’）。このようにしてＧＳＳＣ３２は、受動的に予め配線されているバックプレーンに濾過ボードと接続ボードを差し込むことによって、簡単に製作できることが理解されよう。
【００６５】
ＧＳＳＣの構造の均質性と単純性は、同一で非常に単純な構造を有する安全ブロックの特徴であり、このブロックは受動バックプレーンの故に互いに切り離すことができる。例えば、モジュールＭ1 （０）の受入れボードと、集信回路２Ａと２Ｉ（および関連のフィルタ）と、そしてｍ＝３２の回線を有する接続ケーブルまたは繊維コード９８とは、安全のために重複されている１つのブロックを構成する（ケーブル９８の重複は、図面が見やすいように示されていない）。これらの局所安全ブロックによって、ＧＳＳＣは非常に故障しにくくなる。運転性能に影響を与える、安全ブロックの重複ブロックの同時故障は、安全ブロックが比較的小さいサイズでありその数を考慮すれば、非常に稀な事態と言える。モジュールＭ0 の回線切換えマトリックスは重複させなくともよい。しかし、（第１のステージのバックプレーンの重複受入れボード９２、９２’を供するために、そしてそれらのボードとともに安全ブロックを形成するために）トラヒック量等化器６８を重複させることと、そして（ＧＳＳＣの最後のステージの集信回路からの重複したデータの流れを受け入れ、かつこれらの集信回路が安全ブロックを構成するように）、中間の変換素子７０を含むモジュールＭ0 の受入れボードを重複させると、有利である。
【００６６】
ＧＳＳＣが２つ以上のステージを有しているならば、図１３と比較して、中間のステージの各ＧＥＳＳのために、受入れボードおよび集信基板と共にバックプレーンを付け加える理由がある。このようにして完全なＧＥＳＳは、もし重複が行われていれば、ｐ＋１＝３個の電子基板または２（ｐ＋１）＝６個の電子基板を表している。
【００６７】
本発明によるＡＴＭスイッチの主要な利点は、トラヒック量を阻害せずに徐々に装着することができることである。任意の数のステージｋから始めるが、これによってカプセルの形式を決定することができる。ｍ個の出力回線のＮ’群と、ｍ個の入力回線の少なくともＮ’群（Ｎ’≦Ｎ）とをそれぞれ有しているｃ’個のＧＳＳＣ（ｃ’≦ｃ）という初期構成にすることができる。このときスイッチは、Ｎ’ｃ’ｎ個の外部二方向回線を許容する。もしＮ’＜Ｎならば、各ＧＳＳＣは装備過少である。
【００６８】
例えば、図１４は、Ｎ’＝４でｐ＝２およびｋ＝３（すなわち、Ｎ＝８）のＧＳＳＣ１３２を示している。第２と第３ステージの８つの基礎集信回路は、４つの完全な集信回路４８を形成する。ｍ個の出力の１群とｍ個の入力の１群とをそれぞれ有する４つの不完全なＧＥＳＳ４８ａを形成する。実際に、第１のステージの不完全なＧＥＳＳ４８ａは集信を全く行わず、単に後続のステージのＧＥＳＳ用のカプセルを濾過する役割を果たすだけである。
【００６９】
図１５は、図１４のＧＳＳＣ１３２の拡張変形２３２である。すなわち、出力回線群数は、Ｎ’＝４からＮ’＝６になっている。Ｎ’＝６回線の処理量に対応する入力トラヒックは、等化器によって８つの入力回線に配分される。この拡張は、適宜な位置に８つの追加集信回路を挿入することによって行われる。このようにして、出力群４と５のための第１のステージに、１つの完全なＧＥＳＳ４８が挿入され、第１のステージの４つのＧＥＳＳ４８は完全であり、そしてｍ個の入力の２群とｍ個の出力の１群とを有する２つの不完全なＧＥＳＳ４８ｂを形成するように、他の２つの集信回路が第２のステージに付け加えられている。
【００７０】
図１５のＧＳＳＣ２３２内の残余の位置に更に４つの集信回路を挿入することによって、図５に示されているＮ’＝Ｎ＝８の完全なＧＳＳＣ３２になる。
【００７１】
このように各ＧＳＳＣは必要に応じて増大させることできる。当初ｃ＝ｍ／ｎより少ないＧＳＳＣの数ｃであっも、他のＧＳＳＣを追加することによってＡＴＭスイッチは更に増大させることができ、しかもこれは集信基板を挿入することによりトラヒックを妨げずに実施できる。
【００７２】
場合によっては、同報バックプレーンとその受入れボードもまた段階的に設置することができる。図１４と１５における参照番号１４８は、このようなプレーンを収められる空間位置を示している。
【００７３】
図面によれば、カプセルの形式は図１０を参照すると、３２ビットのＣｈ経路指定フィールドと、同報通信されるセルのための２４ビットのＡ Ｉｄフィールドと、１０ビットのＬＳ Ｉｄフィールドと、そしてポイントツウポイント結線のための１０ビットのＣ Ｉｄフィールドを有していると見なされる。この形式は下記の技術的選択を事前に仮定している。すなわち、
─ １０ビットのＬＳ Ｉｄフィールドと経路指定フィールド内の３２ビットによって最大で１０２４回線の３２中間モジュール（３２，７６８回線）が識別可能であることと、
─ ３２ビットの経路指定フィールドに関しては、（初期または中間の）各変換によって、３２の中間モジュールの１セットに経路指定できる。このようにして、中間のトランスレータの１ステージと共に、最大１０２４回線（３２回線の３２モジュール）を生成できる。３２，７６８回線に達するには、２つの中間の変換ステージがセットアップされなければならないことと、
─ 各外部回線（Ｃ Ｉｄは１４ビットを有する）には、１６，３８４までのポイントツウポイント結線が許容されることと、そして
─ １つのスイッチに対して１６００万までの同報トリーが許容されることである（Ａ Ｉｄフィールドは２４ビットを有する）。もちろん、この数値は変換メモリの節減のために、減少させることも可能である。
【００７４】
具体的なアーキテクチャの特性を示すパラメータｍ、ｎ、ｃ（＝ｍ／ｎ）、ｑそしてｐの選択がまだ残っている。例えば、ｍ＝３２、ｎ＝８、ｃ＝４、ｐ＝２そしてｑ＝８をとる。制御の問題を単純化するために、図９に示されているように、トラヒック等化器と中間のトランスレータモジュールＭ0 内に配置することができる。この場合、端子フィルタ４６は８ビットだけで動作する。この時、以下の非ブロックスイッチを作るために、同様な構成要素を用いることができる。すなわち、
─ 直接に相互接続された４つの８回線モジュールＭ0 による最大サイズ３２×３２回線を有する１群のスイッチ、このスイッチ群には、ＧＳＳＣも、中間のトランスレータも、またトラヒック等化器も不必要であり、最初のトランスレータは直接、３２ビットの充分な経路指定フィールドを供給することができる。
─ ｋ＝１の集信ステージを有する６４×６４の最大回線を備えた１群のスイッチ。この場合、トラヒック等化器は目的を持たない。中間のトランスレータと最初のトランスレータはそれぞれ、経路フィールドの８ビットを生成する。
─ 最大サイズ１２８×１２８回線（図９と１３の場合）を有する１群のスイッチ。この場合では、モジュールＭ0 からの４回線は、ｙ＝ｑ／ｐk-1 ＝４（図７参照）なので、ＧＳＳＣの第１のステージに向かうために、一緒に多重化することができる。最初のトランスレータは１６ビットの経路指定フィールドを生成する。
─ ＧＳＳＣ内の集信回路の追加ステージを利用することによる最大サイズ２５６×２５６回線（図９と１３の場合）を有する１群のスイッチ。最初のトランスレータは３２ビットの経路指定フィールドを満たす。この場合においてはｙ＝ｑ／ｐk-1 ＝２なので、モジュールＭ0 とＧＥＳＳとを連結する２つの回線は多重化することができる。
【００７５】
このアーキテクチャから始めて更に先に進む方法が以下に示される。すなわち図９の場合、ちょうど８ビットを生成している中間のトランスレータ７０は、利用可能限度を下回っている。これらのトランスレータをモジュールＭ0 からＭ2 タイプのモジュール（すなわち、２つの最後の集信回路ステージの前）に移動することによって、ラインフロントエンドにおける濾過について経路指定の３２ビットを生成することができるであろう。それから、以下の構成を行うことができる。すなわち、
─ 最大サイズ５１２×５１２回線（ｋ＝４）を有する１群のスイッチ。ここででは、１本の回線が配分プランにおいて、モジュールＭ0 とＧＥＳＳの各集信回路をＧＳＳＣに連結する。スイッチは厳密にブロックのない状態を維持する。
─ 最大サイズ１０２４×１０２４回線（ｋ＝５）を有する１群のスイッチ。これらのスイッチは、（等化器のサイズｑが増大されない限り）もはや非ブロック状態ではない。しかしながら、図８を参照しながら説明されたように、部分的な等化は達成される。ブロック率は非常に低く維持される。
【００７６】
各拡張の費用を推定するには、この実施例に用いられている仮定のために、特殊ではない通常の電子機器構成要素ではむしろ必要とされないテクノロジーが要求されることが認められるであろう。（変換と伝送を含む）モジュールＭ0 には回線ごとに２．５の電子基板が必要であり、そのうちの１基板は濾過を含む１つの集信回路ごとに必要であることを、ほぼ推測することができよう。これに対して、ＧＥＳＳ内のｐ＝２個の集信基板のために、１つの補助受入れボードを付け加えなければならない。各集信ステージは、８外部回線のために１．５の基板を付け加えていることは、図５と９を参照すれば、直ちに判るであろう。ＧＥＳＳにはその最大容量で、合計ｃｋＮ個の基礎集信回路、すなわち１外部回線ごとにｋ／ｎ個の集信回路が含まれる。したがって、例えば５１２×５１２というかなり大規模な構成では、１外部回線ごとにちょうど３．２５個の基板を必要とする。この数値は、故障への保安を改善するためにこの回路網を重複させるとき、約４個の基板となる。１ｍ2 で８０基板のキャビネットの床面を推定すれば、このようなスイッチは約３０ｍ2 の部屋に収納することができる。
【００７７】
同様な基本構成要素と追加変換ステージによって、このアーキテクチャは、選択された内部転送形式の限界に遭遇する前に３２，６７８回線まで拡張することができる。このようなスイッチはより密度の高い集積、例えば１２８〜６４回線の集信回路基板、１ラインフロントエンドごとに１基板を備えた６４×３２個のマトリックス、３２×３２のトラヒック等化、そして多重化された４回線のストック内部転送を要求することが好ましい。これは、用途特定集積回路（ＡＳＩＣ）の現在のテクノロジーでは全く現実的なことである。このような回路網は、１０２４×１０２４のサイズまでブロックはなく、そしてブロック率はこのサイズ以上では完全に無視できる。上述の推測と同様なおおざっぱな推測によれば、この時、１外部回線ごとに合計で２つ以下の基板と、ラインフロントエンドと、そして回路網の重複があると見なされる。これは、３２，７６８×３２，７６８スイッチのための約８００ｍ2 の床面に相当するであろう。
【００７８】
図１６には、ＧＳＳＣ３２内では基礎集信回路３８として、あるいは回線方式切換えマトリックス３６内では集信回路３８として、用いることができる２ K 個の入力と２L 個の出力を有する１つの集信回路の実施例である。図１６はＫ＝４、Ｌ＝３の場合、すなわち２ K -L ＝２の集信係数に対応している。この集信回路は、２ K 個の入力とＬ個のステージを有する逆オメガ回路網５００を含む。
【００７９】
２ K 個の入力とＬ個のステージを有する逆オメガ回路網（Ｌ≦Ｋ）は、２つの入力と２つの出力を有する２値切換え素子５０２の２ K -1 個の行とＬ個の欄のマトリックスからなり、これらの素子５０２は下記の法則にしたがって（各欄の入力と出力は当該の欄の底部から頂部までｉ＝０からｉ＝２ K −１までの番号を付されていると仮定して）相互接続されている。すなわち
- 欄０の２ K 個の入力は当該の回路網の２ K 個の整列した入力を構成し、
- 欄ｊ−１の出力ｉは、０≦ｉ≦２ K −１そして１≦ｊ≦Ｌ−１では、欄ｊの入力Ｒｒｏｔ（ｉ）に連結されており、
- 欄Ｌ−１の出力ｉは、０≦ｉ≦２ K −１では、回路網の出力Ｒｒｏｔ（ｉ）を構成する。
【００８０】
０と２ K −１との間にあるｉは、２を底とするＫビットによって示され、そして上記において使用されたＲｒｏｔ（ｉ）という表記法は、０と２ K −１との間の数を表し、その２進法表記は、ｉを示すＫビットで、１桁右にずらして循環するように置き換えられる。たとえば、Ｋ＝４そしてｉ＝１２＝〔１１００〕2 ならば、Ｒｒｏｔ（ｉ）＝〔０１１０〕2 ＝６になる。逆オメガ回路網の各ステージは、２ K −１個の２値切換え素子５０２の欄と、そして次の欄に向かって下流に位置する相互接続パターンとからなる。
【００８１】
２値切換え素子５０２は例えば図１７のダイアグラムに従っている。上部の入力ＩＮ０と下部の入力ＩＮ１とは各々、１ビット時間の遅延を導入するためにビットクロックによりゲート制御されている各Ｄ型フリップフロップ５０３、５０９に連結されている。フリップフロップ５０３の出力は２つのＡＮＤゲート５０４、５０６の入力に連結されている。フリップフロップ５０９の出力は２つのＡＮＤゲート５０８、５１０の入力に連結されている。ＯＲゲート５１２は、ＡＮＤゲート５０４および５０８の出力にそれぞれ連結されている２つの入力を有し、そして２値切換え素子５０２の上部出力ＳＳ０を構成する出力を有している。ＯＲゲート５１４は、ＡＮＤゲート５０６および５１０の出力にそれぞれ連結されている２つの入力を有し、そして２値切換え素子５０２の下部出力ＳＳ１を構成する出力を有している。この素子５０２には更に、信号Ｈｇによりゲート制御されているＤ型フリップフロップ５１６が含まれ、そのＤ入力は素子５０２の上部入力ＩＮ０に連結されている。ＡＮＤゲート５０４および５１０はそれぞれ、ＡＮＤゲート５０６および５０８の逆転している第２の入力のように、フリップフロップ５１６のＱ出力に連結されている。
【００８２】
図１６の逆オメガ回路網５００の後には、２対１の集信率を有するＫ−Ｌ＝１の集信ステージ５１８が続く。この集信ステージ５１８は、１つの欄内に配置されている２L 個のＯＲゲート５２０からなる。各ＯＲゲート５２０は、逆オメガ回路網の連続する２つの出力にそれぞれ連結されている２つの入力を有する。Ｋ−Ｌ＞１の場合に集信回路を一般化するためには、Ｋ−Ｌ個の連続集信ステージがＫ個のステージを有する逆オメガ回路網の下流に設置されればよく、ｊ'番目の集信ステージ（１≦ｊ'≦Ｋ−Ｌ）は、１つの欄内に配置されている２ K -j'個のＯＲゲートを含み、かつ先行ステージの２つの連続出力にそれぞれ連結されている２つの入力を有する。言い換えれば、その２つの入力が先行ステージの出力２ｉおよび２ｉ＋１に連結されているＯＲゲートによって、ｊ'番目の集信ステージ（１≦ｊ'≦Ｋ−Ｌかつ０≦ｉ≦２ K -j'−１）の出力ｉが供給される。
【００８３】
逆オメガ回路網５００の入力に到達した各カプセルには、少なくともＬビットのヘッダーが含まれる。上述されている経路指定フィールドから区別されるこのヘッダーは、カプセル書式の始めに置かれる。ｂ（ｊ）＝１のとき上部出力ＳＳ０に、そしてｂ（ｊ）＝０のとき下部出力ＳＳ１にカプセルを経路指定するように、ヘッダー（０≦ｊ≦Ｌ−１）の（ｊ＋１）番目のビットｂ（ｊ）は、逆オメガ回路網の欄ｊの２値切換え素子内における切換えを制御する役割を果たす。カプセルの通過中、フリップフロップ５１６内にビットｂ（ｊ）を貯蔵できるように調整されたゲート信号Ｈｇを欄ｊの素子５０２に転送することにより、上記の切換えが行われる。ビットクロックによりゲートされたフリップフロップ５２２は様々なステージの２値素子５０２にＨｇ信号を転送する。もし２つのカプセルが同一の経路指定ビットｂ（ｊ）を持って同時にその２つの入力ＩＮ０とＩＮ１に到着したならば、先験的に、２値切換え素子５０２にコンフリクトが発生する恐れがある。
【００８４】
このようなコンフリクトが生じないような方法で様々なカプセルのための経路指定ビットｂ（ｊ）を生成するために、回路網５００の上流に経路指定論理回路５２４が備えられている。
【００８５】
逆オメガ回路網は経路自己指定という特性を持つ。すねわち、欄の逆順から見たＬ個の経路指定ビットｂ（Ｌ−１）、．．．、ｂ（０）は出力アドレス、すなわちカプセルが向けられる集信回路の出力番号の２進法表記である。
【００８６】
コンフリクトを除去する経路指定アルゴリズムは、フランス特許公開公報ＦＲ−Ａ−２，６７８，７９４に記載されている。このアルゴリズムは、各アイドルカプセルの到着ごとに第１のカウント変数の減分計算をして、その結果の出力アドレスをアイドルの（すなわち自由または空の）カプセルに割り当てることと、そして使用中カプセルの到着ごとに第２のカウント変数の増分計算をしてその結果の出力アドレスを使用中の（すなわち専有された、または活動中の）カプセルに割り当てることとである。こうすれば、逆オメガ回路網におけるコンフリクトの危険なしに、出力の降順循環方向にアイドルカプセルの経路指定を行うことと、そして出力の昇順循環方向に使用中のカプセルの経路指定を行うことができる。Ｌ＜Ｋのとき、２L 個以上のセルが入力に同時に到着することがあり得る。これは、逆オメガ回路網のＬ個のステージにコンフリクトを起こさないが、集信ステージのＯＲゲートに衝突を起こす恐れがある。このような衝突を避けるために、このアルゴリズムは２L 個のうち過剰なカプセルをゼロに設定する。このようなゼロ設定はカプセルの損失を引き起こすが、上述のようにこのような損失の確率は、集信回路の現実的な寸法の故に非常に低い。
【００８７】
このような経路指定アルゴリズムは経路指定論理回路５２４の経路計算ユニット５２６により実施される。ヘッダーは、集信回路の各入力に備えられている経路指定ヘッダー挿入（ＲＨＩ）素子５２８によって各カプセルの始めに挿入される。経路指定論理回路５２４の最適なハードウェアの具体例は、参照されている仏国特許出願第２，７２１，４１６号に記載されている。
【００８８】
図１６の集信回路は更に、その出力におけるトラヒック量の等化機能を確実なものにしている。この機能がＧＳＳＣの基礎集信回路の目的にかなっていないことは、判るであろう。
【００８９】
Ｋ＝Ｌのとき、すなわちＫステージの逆オメガ回路網の下流に集信ステージがないとき、これは、集信回路として働かず、単にトラヒック等化器として動作する。したがって、ＧＳＳＣの上流に配置されているトラヒック等化器を具体化するのに、同じ設計を用いてもよい。このようにして図１８は、Ｋ＝Ｌ＝４の場合で、したがってｑ＝１６回線のトラヒック量を等化するトラヒック等化器を示している。ここに用いられている参照番号は、対応する要素に対し図１６に用いられているものと同じである。相違は、ＯＲゲート５１８のステージが逆オメガ回路網５３０のＫ番目のステージと置き換えられている点である。
【００９０】
上述の経路指定アルゴリズムは初期出力アドレスである自由変数を受けて、これをベースにして使用中カプセルの出力アドレスが昇順循環方向に従って割り当てられ、そしてアイドルカプセルの出力アドレスが逆方向に割り当てられることが記載されている。各カプセルの処理時間に、カプセルが全ての出力にわたって循環的に連続して分配されるように、初期アドレスは変換される。それぞれの場合に存在するカプセルの数はランダムであるということから、各ＡＴＭ接続の負荷は統計的に均等になるよう配分される。
【００９１】
カプセル処理時間に比較してかなり長時間にわたって、新しい初期アドレスが再度付けられても、この正規の配分は乱されない。これによって、回路網の故障の位置決めを行う目的のために、トラヒック等化器とＧＳＳＣとから成る回路網を通る確定経路にそってテストカプセルを送ることが可能になる。テストカプセルは位置Ｉから入って位置Ｉ’から出ると仮定する（図１８参照）。任意の初期アドレスＪ0 から開始して、最初の計算ループが位置Ｉに対応する出力アドレスＩ’0 を与えた後に、経路指定計算ループは入力Ｉに対して必要な出力アドレスＩ’を得るために、Ｊ−Ｉ’＝Ｊ0 −Ｉ’0 であるので、初期値Ｊ＝Ｊ0 ＋Ｉ’−Ｉ’0 を用いて再実行される。
【００９２】
図１９は、ＧＳＳＣまたは回線式切換えマトリックスに使用される集信回路のもう一つの可能なセットアップを示している。図示されているこの集信回路は、図１６の場合と同様に、２ K ＝１６の入力と２L ＝８の出力とを有する。この装置には、カプセルの活動ビットＱをベースにしてそれぞれ２ K -1 ＝８回線について分類する２つの分類回路網５４０、５４２が含まれている。次に、ビットＱはカプセル書式の最初の位置に置かれることが好ましい。分類回路網５４０は、集信回路の入力０から２ K -1 −１＝７まで、連結されている幾つかの入力を有し、そしてビットＱの降順にカプセルを分類する。すなわち、使用中のカプセル（Ｑ＝１）は図１９の回路網５４０の上部出力に向けられ、一方ではアイドルカプセル（Ｑ＝０）は下部出力に向けられる。また分類回路網５４２は、集信回路の入力２ K -1 ＝８から２ K −１＝１５まで、連結されている幾つかの入力を有し、そしてビットＱの昇順にカプセルを分類する。図１９の上部から下部まである２つの分類回路網５４０、５４２の出力を考慮すれば、ビットＱはしたがって、それぞれ増加または減少している２つの単調なシーケンスを構成する。
【００９３】
図１９に示されている場合では、分類回路網５４０、５４２は「複調」型のバッチャー回路網（Ｋ．Ｅ．バッチャー著の論文「分類回路網とその応用」アメリカ情報処理学会の会報、１９６８年、春季合同コンピュータ会議、３２巻、３０７〜３１４ページ参照）この回路は２ K -2 ＝４の２値比較素子５０２のＫ（Ｋ−１）／２＝６のステージから成っている。図１９に上向きの矢印で示されている２値比較素子５０２は図１７のものに準拠している。ＯＲゲート５１２の出力は下部出力ＳＳ１を構成するが、上部出力ＳＳ０を構成するのはＯＲゲート５１４の出力であるということを除いて、図１９に下向きの矢印で示されている２値比較素子５０２もまた同様である。フリップフロップ５１６に連結されている入力に到着したカプセルが通過している間、アイドル（Ｑ＝０）であるかまたは使用中（Ｑ＝１）であるかを示す活動ビットＱの値をこのフリップフロップ内に貯蔵するように、フリップフロップ５１６に送られたゲート信号Ｈｇは、ここで調整される。このようにして、その活動ビットＱが出力ＳＳ１に送られたカプセルの活動ビットと等しいか、またはこれより大きい値を有しているカプセルを、各２値比較素子５０２の出力ＳＳ０は常に受け入れる。
【００９４】
図１９を参照すると、分類回路網５４０、５４２の後に、２対１の集信率を有するＫ−Ｌ＝１の集信ステージ５５０が続く。この集信ステージ５５０は、上向きの矢印によって示されている２値比較素子５０２に本質的に等しい２L 個の２値比較素子５０２から成る。下部出力ＳＳ１にある３つの２値比較素子５５２から出るカプセルは削除される（したがって図１７によれば、ゲート５０６、５１０および５１４から成るマルチプレクサはこれらの２値比較素子５５２から除去することができることが判る）。このようにして、２値比較素子５５２の単一の出力ＳＳ０は、少なくとも１つの使用中のカプセルがその２つの入力に到着すると直ちに、使用中のカプセル（Ｑ＝１）を受け入れる。２値比較素子５５２は、もし２つのアイドルカプセルがその２つの入力に同時に到着すれば、入力ＩＮ１に到着したカプセルをその出力ＳＳ０に経路指定する。Ｋ−Ｌ＞１の場合に集信回路を一般化するには、分類回路網５４０、５４２の下流にＫ−Ｌ個の連続集信ステージを設置する。ｊ'番目の集信ステージ（１＜ｊ'≦Ｋ−Ｌ）はこのとき、２ K -j'個の２値比較素子５５２を含み、ｊ'番目の集信ステージの素子ｉ（０≦ｉ＜２ K -j'）は、先行ステージの出力ｉおよびｉ＋２ K -j'にそれぞれ連結されている２つの入力を有し、そしてその出力はステージｊ'の出力ｉを構成する。第１の集信ステージ５５０の場合、素子ｉは、回路網５４０によって分類されたビットＱから（ｉ＋１）番目の最大値と、そして回路網５４２によって分類されたビットＱから（ｉ＋１）番目の最小値とを受け入れる。それから、バッチャーによって立証された「複調」シーケンスの特性によって、ｊ'番目の集信ステージは常に、供給されたビットＱの２ K -j'番目の最大値を入力に転送する。２L 個のうち過剰なカプセルを削除して、２L 個の出力へ２ K 個の入力の集信はこのようにして達成される。
【００９５】
２ K 個の入力から始めて２ K -L に等しい集信係数を達成するために、図１９による集信回路は、図１６による集信回路のためのＬ・２ K -L 個の２値比較素子５０２および２ K −２L 個のＯＲゲート５２０の代わりに、Ｋ（Ｋ−１）・２ K -2 ２値比較素子５０２および２ K −２L 個の２値比較素子５５２を用いる。ただし、図１９の集信回路は経路指定計算を引き受けなくともよい。
【００９６】
この２つの場合、用途特定集積回路における１２８×６４個までの集信回路の具体化は、現在の技術水準で特に困難なことではない。特殊なものではない構成要素を用いて、このような装置は電子基板として具体化できる。
【図面の簡単な説明】
【図１】本発明によるＡＴＭスイッチ全体のダイアグラムである。
【図２】ｍ×ｎ回線方式切換えマトリックスの１実施例のダイアグラムである。
【図３】ｍ個の入力回線のｐ個の群とｍ個の出力回線のｐ個の群を有するＧＥＳＳのダイアグラムである。
【図４】本発明によるＡＴＭスイッチの再帰的構造を示すダイアグラムである。
【図５】ムである。
【図６】本発明によるＡＴＭスイッチ内におけるトラヒック量等化ステージの１つの可能な構造を示すダイアグラムである。
【図７】本発明によるＡＴＭスイッチ内におけるトラヒック量等化ステージのもう１つの可能な構造を示すダイアグラムである。
【図８】本発明によるＡＴＭスイッチ内におけるトラヒック量等化ステージの更にもう１つの可能な構造を示すダイアグラムである。
【図９】１２８入力回線と１２８出力回線とを有する、本発明によるＡＴＭスイッチのダイアグラムである。
【図１０】本発明によるＡＴＭスイッチを移動するデータカプセルの構造を示す。
【図１１】ＧＥＳＳ内において使用される同報・濾過素子のダイアグラムである。
【図１２】図１１の同報・濾過素子の動作を示すタイミングダイアグラムである。
【図１３】図９のＡＴＭスイッチのもう１つの実施例を示す。
【図１４】図５に示されているＧＳＳＣの不完全な変形の一つである。
【図１５】図５に示されているＧＳＳＣの不完全なもう一つの変形である。
【図１６】本発明によるＡＴＭスイッチに用いられる集信回路の第１の実施例のダイアグラムである。
【図１７】図１６による集信回路の２値切換え素子のダイアグラムである。
【図１８】本発明によるＡＴＭスイッチに用いられるトラヒック量等化器を示す。
【図１９】本発明によるＡＴＭスイッチに用いられるトラヒック量等化器の第２の実施例のダイアグラムである。
【符号の説明】
３０ 回線インタフェース
３０ａ 入力インタフェース
３０ｂ 出力インタフェース
３２ 群同期スイッチングコア（ＧＳＳＣ）
３４ トラヒック量等化ステージ
３６ 端子マトリックス
３８ 集信回路
４０ 論理待ち行列
４６ 読取り論理回路
４６ フィルタ
４８ 基礎群同期スイッチ（ＧＥＳＳ）
５０ 集信回路
５２ フィルタ
６２ 回線群
６４ 回線群
６８ 等化器
７０ トランスレータ
７２ 端子マトリッス
７６ トランスレータ
８０ フリップフロップ
８２ ＡＮＤゲート
８４ ＯＲゲート
８６ フリップフロップ
８８ ＡＮＤゲート
９０ バックプレーン
９４ バックプレーン
９６ 受入れボード
９８ 接続ケーブル
１３２ ＧＳＳＣ
１３４ トラヒック量等化ステージ
Ｅｑ 等化器
２３２ ＧＳＳＣ
５００ 逆オメガ回路網
５０２ ２値切換え素子
５０３ フリップフロップ
５０４ ＡＮＤゲート
５０６ ＡＮＤゲート
５０８ ＡＮＤゲート
５０９ フリップフロップ
５１０ ２値切換え素子
５１２ ＯＲゲート
５１４ フリップフロップ
５１６ フリップフロップ
５１８ 集信ステージ
５２０ ＯＲゲート
５２２ フリップフロップ
５２４ 経路指定論理回路
５２６ 経路計算ユニット
５２８ 経路指論理ユニット
５３０ 逆オメガ回路網
５４０ 分類回路網
５５０ 集信回路
５５２ ２値比較素子
【発明の属する技術分野】
本発明は、非同期転送モード（ＡＴＭ）回路網における交換機分野に関する。
【０００２】
【従来の技術】
ＡＴＭスイッチのアーキテクチャに関して、ここ１５年以上に渡って多くの提案がなされたが、真の工業目的にふさわしいものはほとんどない。これを行うには、時間と空間に応じてかなり変動するこの回路網の様々な要求、特にこのスイッチの容量の動的拡張の要求に応えることが必要である。
【０００３】
ＡＴＭスイッチに関する先駆的な研究の中で、全く異なる３つの基本原理に基づく以下のような３つの具体例が注目すべきものである。それはすなわち、プレリュードスイッチ（Ａ・トーマス他による論文『非同期時分割技術: 実験的パッケット回路網集積ビデオ通信』、国際標準学会 '８４会報、フィレンツェ１９８４年５月、記事番号３２Ｃ２参照）と、スターライトスイッチ（ヒューアン他による論文『スターライト: 広帯域デジタルスイッチ』、ＧＬＯＢＥＣＯＭＥ '８４会報、アトランタ、１９８４年１２月、１２１〜１２５ページ参照）と、そしてノックアウトスイッチ（イエー他による『ノックアウトスイッチ: 高性能パケットスイッチングのための簡単なモジュラーアーキテクチャ』、アメリカ電気電子学会ＪＳＡＣ、ＳＡＣ−５巻、１９８７年１０月、１２７４〜１２８３ページ参照）とである。これらの基本技術に関しては、Ｆ．Ａ．トバギによる論文『広帯域統合サービスのデジタル回路網のための高速パケットスイッチアーキテクチャ』、アメリカ電気電子学会会報、７８巻１号、１９９０年１月、１３３〜１６７ページに再検討されている。プレリュードスイッチは、共通記憶域にある出力待ち行列および時分割に基づいている。スターライトスイッチは、分類回路網とバニアンタイプの経路自己指定回路網と共に用いられる。ノックアウトスイッチの主導概念は、Ｎ個のソースからＬ個の出力回線に同期にＡＴＭセルを集信することにあるが、この場合これらのＬ個の出力回線は外部インタフェースの前に置かれている論理待ち行列に入る。集信回路内の空間的なコンテンションによるセルの損失は許容される。このような場合は、Ｌ個以上のセルが同時に集信回路のＮ個の入力回線に存在する時に生じる。このような損失は、集信回路のＬ個の出力回線の平均処理能力が小さければ、許容できる。
【０００４】
これらの基本技術が用いられるとき、様々な技術的問題によって大型のスイッチの作成が妨げられる。すなわち、時分割はプレリュードマトリックスのサイズを非常に大きく制限し、そのためクロス回路網タイプの多重ステージを用いなければならない。このアーキテクチャは更に、ＡＴＭスイッチ切換えに特有な問題、すなわち、可変処理能力スイッチにおいては、高いオーバヘッド費をかけなければ、ブロッキング率を制御することは難しいという問題に直面する。大型のスターライトタイプの回路網は、内部接続部の１複合セットのみを生成する。そのうえ、コンテンションのために、流れの中のセルの配列順序が失われることがあって、そのためにスイッチの出力において再び順序付けを行う必要がある。ノックアウトスイッチでは、濾過素子と相互接続素子の数が二乗されて増大する欠点がある。
【０００５】
大型ＡＴＭスイッチのアーキテクチャ問題を解決するために、多くの提案がなされている。『ＫＳＭＩＮｓ: 高速パケットスイッチ切換えのためのノックアウトスイッチベースの多重ステージ相互接続回路網』という論文（会報ＧＬＯＢＥＣＯＭ '９０、サンディエゴ、１９９０年１２月、第１巻、２１８〜２２３ページ）において、Ｙ．Ｍ．キム他は、Ｎ．ｌｏｇＮの複雑性を達成するために、バニアンタイプの多重ステージ回路網に従ってノックアウトスイッチを相互接続することを提案している。しかしながら、この解決法は、幾つかの待ち行列ステージを必要とする欠点があり、そして更に多重ステージの回路網の内部リンクに閉塞が生じる恐れがある。
【０００６】
ノックアウト（Ｋ．Ｏ．）アーキテクチャは、その考案者たちによって一般化され、そして『増大可能なパケット（ＡＴＭ）スイッチアーキテクチャ: 設計原理と応用』（Ｋ．Ｙ．エン他著、通信に関するアメリカ電気電子学会の会報、第４０巻、２号、１９９２年２月、４２３〜４３０ページ）と題された論文に記載されている。この一般化されたアーキテクチャはこれ以降、「第２Ｋ．Ｏ．」と呼ぶことにする。この第２Ｋ．Ｏ．アーキテクチャは以下のような特徴を示す。すなわち、
２Ａ−Ｋ．Ｏ．と同様に第２Ｋ．Ｏ．の出力は単一の待ち行列まで同期しており、そして当然それはＡＴＭセルの順に従っている。
２Ｂ−基本端子モジュールは、（例えば）様々な方法（メモリ分割を伴うか、または伴はない時分割、もしくは純粋ノックアウトなど）で具体化できる４２×１６のマトリックスである。
２Ｃ−これらの端子マトリックスはある拡張率を持つ同期相互接続回路網に接続されている。
２Ｄ−セルの統計的な削除の原理は、同期相互接続回路網から出る回線の固定群として、例えば１６個の外部インタフェースのトラヒックを有する４２回線の１群として一般化される。
２Ｅ−相互接続回路網は、互いに接続されている２つのステージより成り、そして（例えば）同一の出力マトリックスとして同時に用いられるセルが４２個を越えない限り、ブロッキングされないクロス回路網を形成するために、従来の方法によるマトリックスの最後のステージを有する。
２Ｆ−この回路網への入力に関するグローバルアルゴリズムは、上記の条件２Ｅを達成するために過剰なセルを削除する。
２Ｇ−このアルゴリズムの後に、ある瞬間における全てのセルのために、相互接続回路網を経由して、経路を割り当てるためのもう一つのグローバルアルゴリズムが続く。この論文の著者は、このアーキテクチャによりセルの追加損失がかなり小さくなることを示している。
【０００７】
このアーキテクチャは、スイッチに入力される全てのセルを各セル時間ごとに調べなければならない２つのアルゴリズムを実行するために、非常に高速な技術を必要とする。したがって、スイッチのサイズは、必要なこの技術によって制限される。このアーキテクチャの相互接続回路網は、固定最大サイズを有するある単一の値域の複数スイッチを意味する。値域を変更するためには、相互接続回路網の全面的な変更が必要になる。最後に、この回路網と最後のステージとの完全な相互接続構造の故に、回路網ではなく、端子マトリックスだけが経路にそって装備されるので、その経費がかさむ。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、高処理量の非同期転送モードによって課される技術的制約への適応が従来より知られているＡＴＭスイッチと比較してより優れているＡＴＭスイッチのための新しいアーキテクチャを提案することである。
【０００９】
【課題を解決するための手段】
本発明によるＡＴＭスイッチは、複数のスイッチングマトリックス回線であって、その各々はｍ個の入力とｎ個の出力とを有し、ｍとｎはｍ≧ｎであるような２つの整数であるスイッチングマトリックスと、そしてＡＴＭスイッチの複数入力回線をそれぞれ各スイッチングマトリックス回線に連結する同期相互接続回路網であって、この複数のスイッチングマトリックス回線の複数の出力はそれぞれＡＴＭスイッチの各出力回線に連結されている同期相互接続回路網とが含まれ、この同期相互接続回路網が、基礎群同期スイッチのｋ個の逐次ステージを含み、各ステージが少なくとも１群、多くともｐ群のｍ個の入力と、そして少なくとも１群、多くてもｐ群のｍ個の出力とを有し、ｋとｐはｐ≧２である整数であり、ｍ個の回線の複数群はそれぞれ基礎群同期スイッチのｍ個の入力の１群を次のステージの基礎群同期スイッチのｍ個の入力の１群に連結させ、そしてｍ個の回線の複数群はそれぞれ最後のステージの基礎群同期スイッチのｍ個の出力の１群をスイッチングマトリックス回線のｍ個の入力に連結させる。
【００１０】
スイッチングマトリックス回線は出力回線の識別を基礎としてセルの経路指定を行い、一方基礎群同期スイッチは宛先回線の群の識別を基礎にセルの経路指定を行う。
【００１１】
基礎群同期スイッチ（ＧＥＳＳ）には、ｐｍ個の入力とｍ個の出力を有する少なくとも１つ多くともｐ個の基礎集信回路が含まれていることが好ましく、各基礎集信回路のｍ個の出力は上記基礎群同期スイッチのｍ個の出力の１群を構成し、そしてこの基礎群同期スイッチの各入力は、上記基礎集信回路の出力のために用いられないＡＴＭセルを削除するためのフィルタによって、上記基礎群同期スイッチの各基礎集信回路のそれぞれの入力に連結される。このようにして、相互接続回路網は同報通信と濾過とそして集信の機能を備えた基礎スイッチに基づくことになり、その結果相互接続回路網はノックアウト原理を一般化する。
【００１２】
【発明の実施の形態】
典型的には、Ｎ'ｃ'ｍ入力回線とＮ'ｃ'ｍ出力回線を有するＡＴＭスイッチの同期相互接続回路網は、ｃ'の群同期スイッチングコアを含み、ｃ'が多くともｃ＝ｍ／ｎの整数である。群同期スイッチングコアはそれぞれ、ＡＴＭスイッチのＮ'ｃ'ｎ入力回線に到着するＡＴＭセルを同期モードで受信する少なくともＮ'ｍの入力回線を有する。
【００１３】
本発明の第２の側面によれば、群同期スイッチングコア（ＧＳＳＣ）は、ｍ個の出力回線のＮ’個の群と、少なくともＮ’ｍ個の入力回線とそして基礎群同期スイッチのｋ個のステージを含み、そしてＮ’、ｍおよびｋは、Ｎ’≧２かつｍ≧２の整数である。各基礎群同期スイッチは、ｐｍ個の入力とｍ個の出力とを備えた少なくとも１つ、多くともｐ個の基礎集信回路を含み、ｐはＮ’≦ｐk のような少なくとも２である整数であり、各基礎集信回路のｍ個の出力は基礎群同期スイッチのｍ個の出力の１群を構成し、そしてこの基礎群同期スイッチの各入力が、上記集信回路の出力として用いられないＡＴＭセルを削除するためのフィルタを通ってその各基礎集信回路のそれぞれの入力に連結される。逐次ステージの複数基礎群同期スイッチはｍ個の回線の複数群により相互接続され、これらの回線の各々は基礎群同期スイッチのｍ個の出力群を次のステージの基礎群同期スイッチのｍ個の入力に連結し、基礎群同期スイッチの入力回線は第１ステージの複数基礎群同期スイッチの入力に連結され、そして最後のステージの複数基礎群同期スイッチのｍ個の出力の複数群はそれぞれ、群同期スイッチングコアのｍ個の出力回線の各Ｎ’群に連結される。
【００１４】
以後の説明においては、群同期スイッチングコアを示すためにＧＳＳＣという略語を用い、そして基礎群同期スイッチをＧＥＳＳという略語で示す。ＧＳＳＣは３Ａから３Ｅまでの以下の特性を有する。すなわち、
３Ａ−複数のＡＴＭセルはＧＳＳＣへの入力に配置され、すなわち、複数ＡＴＭセルが同時にＧＳＳＣに入るということである。
３Ｂ−あらゆるセルのＧＳＳＣを通る通過時間は同じで（同期性）、これは特に中間待ち行列が存在しないことを意味する。
３Ｃ−各セルはそれ自身、その経路とすべき出力回線の１群（または、同報通信の場合は時により複数群）を指定するのに充分な（必要ならば、標準ＡＴＭセルに付けられる接頭部を有する）情報を含んでいる。
３Ｄ−このようなセルは任意群の任意の入力回線に挿入することができる。言い換えれば、１群内のセルは各瞬間において先験的に異なる出力群に個別的に切り換えられる。
３Ｅ−各セルは指定された出力群に属する未定の回線に経路指定される。言い換えれば、ＧＳＳＣにとっては群識別のみが重要であり、１つの群内の回線の識別は無関係である。
【００１５】
本発明によるＡＴＭスイッチは、上記の原理２Ａ、２Ｂ、２Ｃ、２Ｄに適合している。他方では、２Ｅ、２Ｆおよび２Ｇの項目に関しては第２Ｋ．Ｏ．と異なる。実際に、先行の全Ｋ．Ｏ．制御アルゴリズムとその経路割当アルゴリズムを共に削除しようという提案もある。全てのセルは、ランダムな分配の後に複数ＧＳＳＣから成る相互接続回路網に送られ、そして過剰なセルはこの相互接続回路網内の経路にそって削除される。更に、上記回路網は３ステージのクロス接続形態に従わず、それは典型的には任意のタイプそして任意のサイズのバニアン回路網であり、その内部リンクは、損失の少ない統計的多重化のＫ．Ｏ．原理を各ステージに適用するのに充分な数量がある回線群である。本発明は回線群とＧＥＳＳのバニアンアまたはデルタのアーキテクチャ内において、Ｋ．Ｏ．原理を再帰的に使用する。これは、先行のランダム配分によって非常に小さいセル損失率だけで可能である。このアーキテクチャは本質的に同報通信が可能であることと、同報通信はこの技術とは独立しているので、このアーキテクチャは制限のない最大サイズをとることができることと、スイッチの値域は最適増大係数に従うこと、そして更に、任意の最大サイズための費用は比較的に安価であることが、後述されるであろう。
【００１６】
本発明のその他の特徴や利点は、好ましいがこれに限定されない幾つかの実施例によって添付の図面を参照しながら後に説明されるであろう。
【００１７】
【実施例】
本発明に従い、その全容量まで利用されているＡＴＭスイッチが先ず説明され、その後にこのようなスイッチの容量をトラヒックを妨げることなく増大させることができる方法が検討されよう。
【００１８】
図１に示されているスイッチは、Ｎｍ個の二方向回線すなわちＮｍ個の入力回線とＮｍ個の出力回線とを管理する。入力回線と出力回線とを分離し、そしてＡＴＭセルにおいて切り換えられるある種の処理操作を実行するために、各二方向回線にインタフェース３０が設置されている。
【００１９】
このスイッチには、ｃ個のＧＳＳＣから成る同期相互接続回路網が含まれており、各ＧＳＳＣは、ｍ個の入力回線のＮ群とｍ個の出力回線のＮ群を有する。各ＧＳＳＣのそれぞれの入力回線はトラヒック等化ステージ３４を通して回線インタフェース３０に連結されている。各セルの到着時に、各ＧＳＳＣのＮｍ個の入力回線は、スイッチのＮｍ個の入力回線に着信するＡＴＭセルを同期して受信する。各ＧＳＳＣのそれぞれの出力回線の各群は、ｍ個の入力回線をＮ個の出力回線に切り換えるそれぞれのスイッチングマトリックス回線３６に対応付けられる。各マトリックス３６は対応付けられた群のｍ個の回線にそれぞれ連結されたｍ個の入力を有している。受信したセルを宛先の出力回線に経路指定するために、そのｎ個の出力の各々はそれぞれの回線インタフェース３０に連結される。
【００２０】
各ＧＳＳＣ３２は出力回線群の識別を唯一のベースとしてスイッチングを実施する。同じ一つの群内の異なる回線の区別は、マトリックス３６により行われる。図１の例では、ｍ＝ｃ・ｎである。したがって、マトリックス３６は整数の集信係数ｃを達成し、そしてＧＳＳＣのｍ個の出力回線の各群は、ｍ／ｃアーランに相当する最大トラヒックを持つ。回路網の拡張に対応するトラヒックのこうした削減は、ｍ値によって左右される。
【００２１】
スイッチの全体設計により所望されるか、または許容される集信／拡張係数によって、例えば、端子マトリックス３６を作るのに６４×３２、４８×１６または３２×８サイズの選択が可能になる。本アーキテクチャのマトリックス３６を作るために、公知の様々なＡＴＭマトリックスの設計方法（メモリ分割および／または時分割、相互接続回路網、ノックアウトなど）が適用され得る。適用は以下の幾つかの特性に従ってなされる。
─ 入力回線はセルの開始に同期される。
─ いかなるＡＴＭ接続の出力回線であっても入力回線のいずれか１つに配置され得る。
─ ＡＴＭ接続内のセルの配列順序に従うように、マトリックスの動作は、インタフェース３０に先行する１つまたは複数の待ち行列に書き込まれるまで、同期していなければならない。そして、
─ 特にＡＴＭヘッダーのＶＰＩ／ＶＣＩフィールドに関して、外部インタフェースのために定義された基準にしたがって、各セルはその内部に、その究極の整形のために必要な情報を持っていなければならない。
【００２２】
実施例として、図２はノックアウトタイプの端子マトリックス３６の１つの具体例を示している。この実施例では、マトリックスは、ｎ個の出力にそれぞれ対応付けられるｎ個のマルチプレクサの１セットである。各マルチプレクサには、ｍ個の入力とｍ’個の出力とを有する集信回路３８と、そして論理待ち行列４０とが含まれる。各論理待ち行列４０には、対応付けられている集信回路３８のｍ個の出力の一つに個々に結合されているｍ’個の物理待ち行列と、そして出力において先入れ先出し（ＦＩＦＯ）プロトコルに従うように、物理待ち行列から次には読み取る読取り論理回路４４とが含まれている。端子マトリックス３６の各入力はそれぞれのフィルタ４６によってｎ個の集信回路３８の各入力に連結されており、このフィルタ４６は、マトリックス３６の対応する出力のために用いられないＡＴＭセルを削除する。
【００２３】
集信回路３８のサイズは例えば、ｍ＝３２、ｍ’＝１６である。ノックアウト原理にしたがって、このとき集信回路３８内のコンテンションによる損失は無視できる。
【００２４】
ＧＳＳＣは、ｐｍ個の入力とｍ個の出力とを有する複数の基礎集信回路をベースに具体化されている。各ＧＳＳＣにより切り換えられる回線群の数Ｎは、ｐk の形態をしている。ＧＳＳＣは、ｍ個の入力のｐ個の群およびｍ個の出力のｐ個の群をそれぞれ有するｐk-1 個のＧＥＳＳを各々に含んでいるｋ個のステージに分かれる。
【００２５】
ＧＥＳＳ４８の構造は図３に示されている。ＧＥＳＳ４８には、このＧＥＳＳのｍ個の出力の１群を構成するそのｍ個の出力をそれぞれ有するｐ個の基礎集信回路５０が含まれている。ＧＥＳＳ４８の各入力は、それぞれのフィルタ５２を通って各基礎集信回路５０の入力に連結されている。図３では簡略化のために、各集信回路５０の上流にｐｍ個のフィルタ５２のバンクが示されている。このような１つのフィルタバンクはそれぞれ、ｍ個の出力群のために用いられないＡＴＭセルを削除するために、集信回路の入力回線を処理する。
【００２６】
図４は本発明によるＡＴＭスイッチのアーキテクチャが再帰的構造になっていることを示す。モジュールＭ0 が先ず、図２に示されているような端子スイッチングマトリックスに対応して、定義される。したがって、モジュールＭ0 はｍ個の入力のｐ0 ＝１個の群を有する。ｉ＞０として、モジュールＭi は、ｐi-1 個のＧＥＳＳ４８とそしてｐ個のモジュールＭi-1 とから作られている。各モジュールＭi-1 のｍ個の入力の様々な群は各々、それぞれのＧＥＳＳのｍ個の出力の１群に連結される。モジュールＭi には、ｍ個の入力およびｐi ・ｎ個の出力のｐi 個の群が含まれ、ｐi ・ｍ個の入力のいずれか一つに到着したＡＴＭセルは、ｐi ・ｎ個の出力のいずれか一つに経路指定され得ることを立証することができる。モジュールＭi の複数ＧＥＳＳは、ｉ個のステージを有する経路自己指定のバニアン回路網（すなわち、オーダｐのデルタ回路網）に従い一緒に相互接続され、これらの内側のリンクはｍ個の回線の複数群から成り、各ステージには、ｐi-1 個のＧＥＳＳが含まれている。ｉ＝ｋとすれば、複数ＧＥＳＳのこの回路網は、複数入力回線のＮ個の群と複数出力回線のＮ個の群とを有するＧＳＳＣを構成する。
【００２７】
図５は、ｐ＝２、ｋ＝３（Ｎ＝８）という特定の場合におけるこのようなＧＳＳＣ３２を示している。集信回路５０に対応付けられているフィルタ５２の複数列は図面を簡略化するために示されていない。ＡＴＭセルが到着する入力回線にかかわりなく、このセルを出力回線の任意の群に指定することができる経路があることと、そしてデルタ回路網の内部リンクを構成する複数の回線群が１つの連続されているリンクと考えるならば、それは唯一の経路であることが、立証できるであろう。
【００２８】
ＧＥＳＳのステージ間の内部接続は全て同じ特性を有する。すなわち、各リンクは同一の処理量を持つある定数ｍ個の個別的なデータの流れを伝送する。これらの流れは、技術的な可能性にしたがって並列に配置されるか、もしくは完全にまたは部分的に多重化される。
【００２９】
セルの損失に関してＧＳＳＣの性能を分析するために、Ｙ．Ｓ．イエー他による上述の論文において実施されていた損失計算をここで僅か変わった形で再び利用する。単純化のためにこの計算にはポイントツウポイント接続についてしか考慮しない。しかし、得られたセルの損失率は、同報通信トリーの数にかかわりなく、有効である。これを確認するには、図５の例を参照しながら、以下のことが認められれば充分である。すなわち、
─ 各瞬間に各集信回路に入るセルはすべて異なっている。つまり、空間的な自己相関性はない。同じ一つの物理インタフェース内では同報通信はないので、一時的な自己相関性は削除される。
─ このスイッチから離れるトラヒックは結線の種類とは関係なく、同報トラヒックが増大すればするほど、入ってくるトラヒックは少なくなり、そして損失率は小さくなる。
【００３０】
ｍ個の出力を有するＭ個の独立ソースの集信回路を想定する。関連するセルはｍ個の出力のうちの任意の１つのためのセルである。その他のセルは集信回路の上流のフィルタバンクによって除去され、損失計算には含まれないからである。こうした仮定のもとで、もしソースからのトラヒックの個々の量が等しいならば（これは、セルの損失の観点から最悪の場合であることが知られている）、ｉ個のセルが同時に存在する確率Ｐ（ｉ）は、以下の関係式によって表される。すなわち、
【００３１】
【数１】
Ｍにかかわりなく、一定の値Ｍα＝ρ（ただし、ρはｍ個の出力回線から成る１群の平均処理量である）とすれば、この関係式によって確率ｐは以下のように表すこともできる。すなわち、
【００３２】
【数２】
【００３３】
【数３】
【００３４】
【数４】
【００３５】
【数５】
【００３６】
表１〜３は、ソースの独立性を仮定し、そしてｐ＝２のとき、様々なサイズの集信回路よりの損失率を示している。これらの集信回路はそれぞれ、１２８〜６４個の集信回路（約０．５アーランの出力回線のための個別的なトラヒックを有する）と、９６〜４８個の集信回路（約０．３３アーランの個別の出線トラヒック）と、そして６４〜３２個の集信回路（約０．２５アーランの個別の出線トラヒック）とである。これらの値は、１０-16 未満のとき、無視できるものと見なされる。
【００３７】
１２８〜６４個の集信回路によって、ｐ＝２、ｃ＝２、ｍ＝６４そしてｎ＝３２の数値に基づく、優秀なセル損失率の一群のスイッチを設計できることが、表１に示されている。この場合、サイズ６４×３２のスイッチングマトリックス回線を用いなければならない。そのとき、回路網の拡張比は２である。
【００３８】
表２は４８×１６の端子マトリックスを用いた拡張比３の場合に相当する。
【００３９】
表３は、拡張比４で、最も製造しやすい６４×３２の集信回路および３２×８のマトリックスの場合に相当する。これらの３つの表では、セルの損失は、０．７、０．８、０．９および１アーランの外部インタフェースの平均トラヒックに当たる。
【００４０】
しかし、ソースの独立性の仮定が常に正しい、ＧＳＳＣの第１のステージにおける損失率に対してのみ、上記の計算は有効である。ＧＳＳＣ〔ＬＲ（総合）〕内の総損失率もまた許容可能であることが、まだ示されていない。ところで、ＧＳＳＣは一般的にいくつかのステージを含んでおり、そして後続のステージではソースはもはや独立していない。同報通信、濾過および集信のセルはその間にある種の相関関係を有し、そして後続のステージにおける損失率は、比較的に高いことを予期する必要がある。
【００４１】
上述の相関関係における正確な計算は複雑であるが、トラヒックはあらゆる集信回路において均一に分割される（これは、トラヒック等化器により行われる）と仮定することによって、総損失率の上限値を以下の式により求めることが可能である。すなわち、
【００４２】
【数６】
【００４３】
【表１】
【表２】
【００４５】
ＡＴＭスイッチに、ＧＳＳＣ３２の上流のトラヒック等化ステージが含まれていなければ、あらゆる集信回路に同じ一つの平均トラヒックロードがあるという仮定は維持されなくなるので、上記の計算は無効である。ある場合においては、ＧＳＳＣの内部リンク群におけるトラヒックの「自然な」不均衡が、スイッチのブロッキング率を許容不可能にすることもある。にもかかわらず、比較的に大きなサイズの集信回路では、かつ／もしくは、より小さい平均個別処理量という仮定のもとで、このブロッキング率は大数法則に従って、非常な低水準に下がることもある。
【００４６】
図１に示されているようなトラヒック等化ステージ３４は、このブロッキング係数を取り除くかまたは少なくとも大きく減少させることを目的にしている。ｐｍ個からｍ個への集信回路を用いるｍ個の回線のＮ個の群を持つＧＳＳＣにおいては、このＧＳＳＣの内部リンク内でトラヒックが均一になるようにするには、各ＧＳＳＣまたは第１のステージの集信回路が、ＧＳＳＣの各出力群のため全トラヒックのうちの統計的に等しいシェア分を受信することが、必要かつ充分な条件である。
【００４７】
したがって、各トラヒック等化器はＧＳＳＣの第１のステージの各集信回路に接続されなければならない。言い換えれば、各等化器は、第１のステージの異なるＧＳＳＣにそれぞれ連結されているＮ／ｐ＝ｐk-1 個の回線のトラヒックを等化しなければならない。これを実施するには、ｑ＝Ｎ／ｐ＝ｐk-1 個の回線の個別トラヒックをそれぞれ等化するｐｍ個の等化器を用いればよい。図６は、図５のＧＳＳＣ（ｐ＝２、ｋ＝３、Ｎ＝８）によるＧＳＳＣ３２の上流にあるトラヒック等化ステージ３４のこのような構造を示している。このステージ３４には、第１のステージの各ＧＳＳＣの入力にそれぞれ連結されているｑ＝４個の入力およびｑ＝４個の出力をそれぞれ有する２ｍ個の等化器５４．１、．．．．、５４．２ｍが含まれている。第１のステージのＧＳＳＣにおけるトラヒックの等化は、後続ステージのＧＳＳＣにおけるトラヒックの等化を確実なものにする。等化器の各出力は、図１に示されているようなＡＴＭスイッチの様々なＧＳＳＣの対応する入力回線に同報通信される。
【００４８】
最適トラヒック等化もまた、ｑ＝ｐk-1 ・ｙ個の回線のｐｍ／ｙ個の等化器を使用することにより、また整数ｐｍ／ｙに対して、ＧＳＳＣの第１のステージの各ＧＳＳＣと各等化器との間にｙ個の回線を連結することによって、達成することができる。図７は、図５と６のＧＳＳＣ（ｐ＝２、ｋ＝３、Ｎ＝８）と同様なＧＳＳＣ３２を備えており、かつｙ＝２であるトラヒック等化ステージ１３４のこのような構造を示している。このステージ１３４には、第１のステージの各ＧＳＳＣの入力に対になって連結されているｑ＝８個の入力およびｑ＝８個の出力をそれぞれ有するｍ個の等化器５６．１、．．．．、５６．ｍが含まれている。
【００４９】
もう一つの可能性は、部分的なトラヒック等化を供することである。この場合、１つのＧＳＳＣの第１のステージの複数ＧＥＳＳはＺ個のセットに分けられ、等化ステージは、各セットの様々なＧＥＳＳによって受信されたトラヒックを等化するように、配置される。図８は、図５〜７と同様なＧＳＳＣ（ｐ＝２、ｋ＝３、Ｎ＝８）を有し、かつその第１のステージの複数ＧＥＳＳはＺ＝２個のセットに分けられているトラヒック等化ステージ２３４のこのような構造を示している。ステージ２３４には、２個の入力および２個の出力をそれぞれ有する４ｍ個の等化器５８．１、．．．．、５８．２ｍおよび６０．１、．．．．、６０．２ｍが含まれている。この等化器５８．１、．．．、５８．２ｍはＧＥＳＳの第１のセットに対応付けられている。つまり、これら等化器の各々の２つの出力はそれぞれ、第１のセットの２つのＧＳＳＣの入力に連結されている。同様に、等化器６０．１、．．．、６０．２ｍはＧＥＳＳの第２のセットに対応付けられいる。第２のステージの複数ＧＥＳＳはそれぞれ、第１のステージの第１のセットの一つのＧＳＳＣから来るｍ個の回線の１群６２と、そして第１のステージの第２のセットから来るｍ個の回線の１群６４とを受信する。したがって、トラヒックの等化は第２のステージ以降から、そして第１のステージのＧＥＳＳの各セット内において完全になる。第１のステージのＧＥＳＳの２つのセットを通過するトラヒックのときのみ、不均質性が残ることがある。しかしながら、その結果として生じる恐れのあるセルの損失は数的に非常に少ない。
【００５０】
図９は、ｐ＝２、ｋ＝２、Ｎ＝４、ｍ＝３２、ｎ＝８、ｃ＝４、ｑ＝８の場合における本発明による１２８×１２８スイッチの可能な配列を示している。セルフィルタ４６と５２は、図面を簡略化するために、表示されていない。ｃ＝４個のＧＳＳＣには、０から１５までの番号が付されており、かつモジュールＭ0 にそれぞれ連結されている総計でｃＮ＝１６の出力回線群がある。回線方式切換えマトリックスとは別に、各モジュールＭ0 には、ｎ＝８個の回線インタフェースと、ｑ＝８個の回線の等化器６８とそして中間変換素子７０とが含まれている。各外部二方向回線では、このモジュールＭ0 には、（集信回路３８と論理待ち行列４０とそして表示されていないフィルタ４６を含む）端子マトリックスの対応するマルチプレクサと、そして入力インタフェース３０ａおよび出力インタフェース３０ｂを含む回線インタフェースとが含まれている。入力インタフェース３０ａはＡＴＭ伝送に必要な整形操作を実行する。これには特に、スイッチを通るセルの経路指定のために備えられている最初の変換素子７４が含まれている。
【００５１】
同様に、出力インタフェース３０ｂには、新しいＶＰＩ／ＶＣＩフィールドを出力セルに書き込むための最後の変換素子７６が含まれている。モジュールＭ0 の等化器６８はこのモジュールの８つの入力回線に連結された入力を有し、その出力のうちの４つは各ＧＳＳＣ３２の第１のステージの同じ一つのＧＥＳＳ４８の４つの入力に連結されており、そして他の４つの出力は各ＧＳＳＣの第１のステージの他方のＧＥＳＳの４つの入力に連結されている（図７に関する説明を参照すると、ここではｙ＝４の場合であり、つまりｑ＝ｐk-1 ・ｙ＝８回線のｐｍ／ｙ＝１６個の等化器６８、すなわちモジュールＭ0 ごとに１つの等化器がある）。
【００５２】
スイッチ内の各ＡＴＭセルを伝送するために、標準セルをカプセルに入れるパケット形式が定義される。このようなパケットは以後「カプセル」と呼ばれる。カプセル内のセルに追加された情報は、内部リンクの処理量か、またはロードを増大させる。カプセルには、このスイッチにおいては比較的に数の多いフィルタ４６、５２のセットアップを簡単にするために適宜な形式の情報が収められている。この情報は、最初および／または中間の変換のための素子７４、７０によって書き込まれる。カプセル形式の例は、経路指定に有用なフィールドのみが表示されている図１０に図示されている。他の機能を実行する助けになるように、（例えば、点線の区域に）追加フィールドを含ませることができる。これらの追加フィールドには、テストデータや制御データもしくは誤りの検出および／または訂正のための巡回冗長検査合計（ＣＲＣ）を収めることができる。
【００５３】
図１０には、幾つかの出力回線に同報通信されるセルの場合（上のダイアグラム）と、そして２地点間結線の場合（第２のダイアグラム）におけるカプセル構造が示されている。１ビットのフィールドＤ内の１または０の存在によって、２つの場合の区別をすることができる。下のダイアグラムは、スイッチの入力から出力までセルがとる経路を示している。
【００５４】
すぐ上流に中間の変換素子７０を有する図４に示すモジュールＭi は、中間モジュールと言われている。この変換の存在は２つの必要性に由来している。すなわち、その２つの必要性は、第１にカプセル内の経路指定ビットのフィールドを相当に短くしかつ固定長にしなければならないことと、第２に任意の同報通信を可能にするために、経路指定フィールド内に可能な宛先ごとに１ビットを確保しておかなければならないことである。任意の入力から開始すると、任意のサブモジュールには１つの経路しかない。したがって、各経路指定ビットは一般的に、（図１０に示されているように）このモジュールの特定回線群ではなく、中間のモジュールを指示している。この２つの場合は、図９の実施例の場合がそうであるが、モジュールＭ0 が中間のモジュールとして定義されているときにのみ併合される。
【００５５】
最初の変換は、ラインフロントエンド内のメモリに貯蔵された変換表を用いて、入力側で変換素子７４によって実施される。はじめに、回線とＶＰＩ／ＶＣＩフィールドの識別から始めて、トランスレータ７４は結線の識別と経路指定フィールド（Ｃｈ経路指定）の双方をカプセルに書込み、これによってカプセルは次の変換（または、同報通信の場合は複数の変換）に向かって経路指定される。限定されない同報通信を確保するために、各経路指定ビットは中間のモジュールを表す。つまり、中間のモジュールが当該のカプセルを受け入れる予定ならば、このビットは１になり、そして他の場合は０になる。
【００５６】
メモリを最適化するために、各結線は内部識別子と対応付けされる。この識別子（Ａ Ｉｄ）は、同報通信トリーの場合はスイッチに関して包括的である。したがって、ポイントツウマルチポイント接続（同報通信トリー）は、Ａ Ｉｄフィールドに適用された長さにより課せられた制限内において、自由に定義され得る。ポイントツウポイント接続の場合においては、内部識別子（Ｃ Ｉｄ）は出力回線に向けられ、出力回線の識別（ＬＳ Ｉｄ）は中間のモジュール内で定義される。図１０では、ＶＰＩ／ＶＣＩフィールドは、分かり易いように他のフィールドから分離されている。しかし、明らかにいくらかの冗長性があり、そのため異なるフィールドのために同一のスペースを再利用することによって、可能な最適化を行うことができるであろうし、それはカプセルの形式にいくらか影響を及ぼすことになるであろう。中間の各トランスレータ７０は、これが制御している中間のモジュール用のものではないセルを認定しないように、（セルの認定を示す）ビットＱを検査するか、または、すぐ上流にある集信回路のフィルタによりすでに検査されている同じビット（Ｃｈ経路指定）を検査する。これは、経路指定フィールドをゼロに設定することによって行うことができる。次にトランスレータは、（Ａ Ｉｄか、ＬＳ Ｉｄか、あるいはＣ Ｉｄによって）中間モジュール内の明白な識別を認知して、後続の中間変換または最後の変換に向けて経路指定ビットフィールドを再生することができる。最も新しい中間変換（図９の例が示すように、唯一のものであり得る）によって生成された経路指定フィールドにおける各ビットは出力回線に対応している。中間変換の機能は同期をとって実行される。
【００５７】
最後の変換は、出力側のラインフロントエンドにおいて変換素子７６により実行される。上述のようにセルを認定した後に、トランスレータ７４は出力ＶＰＩ／ＶＣＩフィールドに書き込み、フィールドＣ ＩｄまたはＡ Ｉｄの内容の関数としてこれを計算する。
【００５８】
図１１は、ＧＳＳＣの基礎集信回路の出力回線上で使用可能なフィルタ５２を示す。ｒが経路指定フィールドＣｈ経路指定のビット数を示すとすれば、フィルタ５２には、ビットクロック（図１２の上の線）によってゲート制御されているｒ個のＤ型フリップフロップ８０を備えた送りレジスタが含まれる。送りレジスタの入力であるフィルタの入力は、経路指定フィールドを含むカプセルとそして、次にカプセルのデータ（図１２の第２の行のデータ）の剰余を逐次に受け入れる。フィルタ５２には更に、ｒ個のＡＮＤゲート８２が含まれており、この各ゲートはそれぞれのＤ型フリップフロップ８０の入力に連結されている入力と、構成ビットを受け入れるもう一つの入力を有している。ＯＲゲート８４は、ＡＮＤゲート８２のｒ個の出力に連結されているｒ個の入力を有する。ＯＲゲート８４の出力は、もう一つのＤ型フリップフロップ８６の入力に連結されている。ＡＮＤゲート８８は送りレジスタの最後のフリップフロップ８０の出力に連結されている入力と、フリップフロップ８６の出力に連結されている別のもう一つの入力を有する。ＡＮＤゲート８８の出力はフィルタ５２の出力を構成する。経路指定フィールドのｒ個のビットがフリップフロップ８０の入力にそれぞれ存在しているときに（図１２の第３行）生じる同期信号Ｃの立ち上がり縁において、フリップフロップ８６はＯＲゲート８４の出力にセットされる。
【００５９】
ＡＮＤゲート８２に供給されるｒ個の構成ビットは、集信回路に特定されるマスクを構成し、この集信回路の上流にはフィルタが配置されている。中間の変換の前の最後のステージにおいて、各集信回路は、下記の単一の構成ビット１を含むマスクを有する。すなわち、そのビット位置は上記集信回路が接続される中間のモジュールの番号に対応するビット位置である。例えば、図９の場合にｒ＝１６ならば、１Ｂの番号を付された集信回路は、マスク０１００００００００００００００と対応付けられる。このようにして経路指定フィールドにおける対応する位置に１を有する各カプセルは、図１２の最も下の行に示されているようにｒビットの遅れで、集信回路に伝送される。他のカプセルは、集信回路の出力に用いられないので、削除される。この削除は、ＡＮＤゲート８８が当該のカプセルの全てのビットをゼロに設定することによって行われる。このオペレーションは先行のステージでも同様で、各集信回路のマスクは、上記集信回路の下流にありかつこれに接続されている複数集信回路と対応付けられているマスクの論理ＯＲとして定義される。例えば、図９において参照番号２Ａおよび２Ｉの集信回路に対応付けされているマスクは１１００００００００００００００であり、集信回路２Ｆおよび２Ｎに対応付けされているマスクは００００００００００１１００００である。
【００６０】
マスクは、任意の集信回路の上流にある１つのバンクの全てのフィルタ５２に共通である。例えば、集信回路とフィルタバンクの双方を備えている基板にスイッチを配置することによって、マスクは簡単に設定することができる。同期化信号Ｃは同一ステージの全てのフィルタに共通である。
【００６１】
集信回路３８の上流にある端子マトリックス３６に設置されたいるフィルタ４６は、図１１に示されているフィルタ５２と同様なセットアップでよい。唯一の相違は、マスクの各構成ビットが個々の出力回線を示し、中間のモジュールを示しているのではないことである。
【００６２】
異なるフィルタのセットアップに対応して、他のカプセル構造も採用できることは理解されよう。例えばフィルタは、「ヘッダー消費」法によって、より複雑な経路指定フィールドに対しても逆に、より単純にすることもできる。この方法では、経路指定フィールドは経路にそって各フィルタにより少しずつ、完全になくなるまで「消費」され、そしてその時には、新たな変換を行わなければならない。次に、ビットＱは有効なセルの識別を可能にする情報を後続のトランスレータに供給する。前述の経路指定方法では、経路指定フィールドの値は、２つのトランスレータ間にある幾つかのステージの集信回路にも再利用される。しかしこの方法では、もし当該のビットが経路指定専用であれば、単なる２値判断を行う各集信回路は、経路指定フィールドの１ビットを検査するように、設計することが可能である。更に、様々なステージのマスクを考えると、下流の同じサブモジュールで終了する複数の集信回路は、同じマスクを有しているので、同一のビットを共用できることが、直ちに判るであろう。したがって、ヘッダーの消費は、以下のようにカプセルの経路指定フィールドを長くすることによって、達成することができる。すなわち、一例として図５のＧＳＳＣを挙げると、最後のステージに８ビットを確保しておかなくてはならず、第２のステージには更に４ビット、そして第１のステージには２ビットで充分である。第１のステージのためのビットは、第２のステージのためのビットに（伝送方向において）先行するという条件で、あるステージのビットはそのステージの集信回路により消費されることがある。回路網の構造に基づけば、下記の一般規則を確認することは容易である。すなわち、ヘッダー消費によりＧＳＳＣを通ってｒ個のサブモジュールに経路指定するには、初期経路指定フィールドに２＋４＋８．．．＋ｒ＝２（ｒ−１）ビットを必要とすることと、ｃ個のＧＳＳＣを有するスイッチを通過する経路指定には経路指定フィールドに２ｃ（ｒ−１）ビット、すなわち厳密に必要な数の２倍未満を必要とすることである。この代替の経路指定法では、マスクも経路指定フィールドの記憶貯蔵もフィルタに必要としないために、簡略化されている。異なる集信回路とそれぞれ対応付けられているフィルタは、これらのフィルタに送られるゲート信号によって識別される。
【００６３】
上述の２つの経路指定方法において、フィルタバンク５２は、対応付けられている集信回路とは無関係に同一の構造を有している。集信回路５０とこれに対応するフィルタバンクとを含み、そしてトラヒックを妨げずに容量を拡張することができるスイッチを構成する基本要素となるストックユニットはこのように定義されている。このようなユニットは、たとえばｐ＝２、ｍ＝３２のような現実的なサイズの集信回路では、特殊ではない構成要素と共に一枚の電子基板上に具体化されている。
【００６４】
図１３は図９のＡＴＭスイッチのもう一つの表現による図である。このスイッチは、ｃＮ／ｐ＝８個のモジュールＭ1 およびｃＮ＝１６個のモジュールＭ0 を含むｃ＝４個のモジュールＭ2 に対応している。図１３には、４つのＧＳＳＣの第１のステージ全体が示されており、このＧＳＳＣは２つのバックプレーン９０に分けられている。各バックプレーン９０には、フィルタバンク（図示されていない）へのカプセルの受動的同報通信用のバスと、このバックプレーンを利用する集信回路とが含まれており、これは図９の左側に対応している。このバックプレーンはまた、有効なクロック信号および同期信号をフィルタと基礎集信回路とに送る。第１のステージのフィルタ／集信回路ユニットは直接、バックプレーン９０に連結されている。これらの各ユニットは安全目的のために、重複されている（参照番号５０と５０’）。バックプレーン９０にはまた受入れボード９２が含まれており、これらにモジュールＭ0 のトラヒック等化器からのケーブルまたは光学繊維コードが差し込まれている。これらの受入れボードも安全目的のために重複されている（参照番号９２と９２’）。各モジュールＭ1 にも、同様な配置がなされている（重複している集信回路５０と５０’が連結されている同報通信バスを備えたバックプレーン９４と、そして重複している受入れボード９６と９６’）。このようにしてＧＳＳＣ３２は、受動的に予め配線されているバックプレーンに濾過ボードと接続ボードを差し込むことによって、簡単に製作できることが理解されよう。
【００６５】
ＧＳＳＣの構造の均質性と単純性は、同一で非常に単純な構造を有する安全ブロックの特徴であり、このブロックは受動バックプレーンの故に互いに切り離すことができる。例えば、モジュールＭ1 （０）の受入れボードと、集信回路２Ａと２Ｉ（および関連のフィルタ）と、そしてｍ＝３２の回線を有する接続ケーブルまたは繊維コード９８とは、安全のために重複されている１つのブロックを構成する（ケーブル９８の重複は、図面が見やすいように示されていない）。これらの局所安全ブロックによって、ＧＳＳＣは非常に故障しにくくなる。運転性能に影響を与える、安全ブロックの重複ブロックの同時故障は、安全ブロックが比較的小さいサイズでありその数を考慮すれば、非常に稀な事態と言える。モジュールＭ0 の回線切換えマトリックスは重複させなくともよい。しかし、（第１のステージのバックプレーンの重複受入れボード９２、９２’を供するために、そしてそれらのボードとともに安全ブロックを形成するために）トラヒック量等化器６８を重複させることと、そして（ＧＳＳＣの最後のステージの集信回路からの重複したデータの流れを受け入れ、かつこれらの集信回路が安全ブロックを構成するように）、中間の変換素子７０を含むモジュールＭ0 の受入れボードを重複させると、有利である。
【００６６】
ＧＳＳＣが２つ以上のステージを有しているならば、図１３と比較して、中間のステージの各ＧＥＳＳのために、受入れボードおよび集信基板と共にバックプレーンを付け加える理由がある。このようにして完全なＧＥＳＳは、もし重複が行われていれば、ｐ＋１＝３個の電子基板または２（ｐ＋１）＝６個の電子基板を表している。
【００６７】
本発明によるＡＴＭスイッチの主要な利点は、トラヒック量を阻害せずに徐々に装着することができることである。任意の数のステージｋから始めるが、これによってカプセルの形式を決定することができる。ｍ個の出力回線のＮ’群と、ｍ個の入力回線の少なくともＮ’群（Ｎ’≦Ｎ）とをそれぞれ有しているｃ’個のＧＳＳＣ（ｃ’≦ｃ）という初期構成にすることができる。このときスイッチは、Ｎ’ｃ’ｎ個の外部二方向回線を許容する。もしＮ’＜Ｎならば、各ＧＳＳＣは装備過少である。
【００６８】
例えば、図１４は、Ｎ’＝４でｐ＝２およびｋ＝３（すなわち、Ｎ＝８）のＧＳＳＣ１３２を示している。第２と第３ステージの８つの基礎集信回路は、４つの完全な集信回路４８を形成する。ｍ個の出力の１群とｍ個の入力の１群とをそれぞれ有する４つの不完全なＧＥＳＳ４８ａを形成する。実際に、第１のステージの不完全なＧＥＳＳ４８ａは集信を全く行わず、単に後続のステージのＧＥＳＳ用のカプセルを濾過する役割を果たすだけである。
【００６９】
図１５は、図１４のＧＳＳＣ１３２の拡張変形２３２である。すなわち、出力回線群数は、Ｎ’＝４からＮ’＝６になっている。Ｎ’＝６回線の処理量に対応する入力トラヒックは、等化器によって８つの入力回線に配分される。この拡張は、適宜な位置に８つの追加集信回路を挿入することによって行われる。このようにして、出力群４と５のための第１のステージに、１つの完全なＧＥＳＳ４８が挿入され、第１のステージの４つのＧＥＳＳ４８は完全であり、そしてｍ個の入力の２群とｍ個の出力の１群とを有する２つの不完全なＧＥＳＳ４８ｂを形成するように、他の２つの集信回路が第２のステージに付け加えられている。
【００７０】
図１５のＧＳＳＣ２３２内の残余の位置に更に４つの集信回路を挿入することによって、図５に示されているＮ’＝Ｎ＝８の完全なＧＳＳＣ３２になる。
【００７１】
このように各ＧＳＳＣは必要に応じて増大させることできる。当初ｃ＝ｍ／ｎより少ないＧＳＳＣの数ｃであっも、他のＧＳＳＣを追加することによってＡＴＭスイッチは更に増大させることができ、しかもこれは集信基板を挿入することによりトラヒックを妨げずに実施できる。
【００７２】
場合によっては、同報バックプレーンとその受入れボードもまた段階的に設置することができる。図１４と１５における参照番号１４８は、このようなプレーンを収められる空間位置を示している。
【００７３】
図面によれば、カプセルの形式は図１０を参照すると、３２ビットのＣｈ経路指定フィールドと、同報通信されるセルのための２４ビットのＡ Ｉｄフィールドと、１０ビットのＬＳ Ｉｄフィールドと、そしてポイントツウポイント結線のための１０ビットのＣ Ｉｄフィールドを有していると見なされる。この形式は下記の技術的選択を事前に仮定している。すなわち、
─ １０ビットのＬＳ Ｉｄフィールドと経路指定フィールド内の３２ビットによって最大で１０２４回線の３２中間モジュール（３２，７６８回線）が識別可能であることと、
─ ３２ビットの経路指定フィールドに関しては、（初期または中間の）各変換によって、３２の中間モジュールの１セットに経路指定できる。このようにして、中間のトランスレータの１ステージと共に、最大１０２４回線（３２回線の３２モジュール）を生成できる。３２，７６８回線に達するには、２つの中間の変換ステージがセットアップされなければならないことと、
─ 各外部回線（Ｃ Ｉｄは１４ビットを有する）には、１６，３８４までのポイントツウポイント結線が許容されることと、そして
─ １つのスイッチに対して１６００万までの同報トリーが許容されることである（Ａ Ｉｄフィールドは２４ビットを有する）。もちろん、この数値は変換メモリの節減のために、減少させることも可能である。
【００７４】
具体的なアーキテクチャの特性を示すパラメータｍ、ｎ、ｃ（＝ｍ／ｎ）、ｑそしてｐの選択がまだ残っている。例えば、ｍ＝３２、ｎ＝８、ｃ＝４、ｐ＝２そしてｑ＝８をとる。制御の問題を単純化するために、図９に示されているように、トラヒック等化器と中間のトランスレータモジュールＭ0 内に配置することができる。この場合、端子フィルタ４６は８ビットだけで動作する。この時、以下の非ブロックスイッチを作るために、同様な構成要素を用いることができる。すなわち、
─ 直接に相互接続された４つの８回線モジュールＭ0 による最大サイズ３２×３２回線を有する１群のスイッチ、このスイッチ群には、ＧＳＳＣも、中間のトランスレータも、またトラヒック等化器も不必要であり、最初のトランスレータは直接、３２ビットの充分な経路指定フィールドを供給することができる。
─ ｋ＝１の集信ステージを有する６４×６４の最大回線を備えた１群のスイッチ。この場合、トラヒック等化器は目的を持たない。中間のトランスレータと最初のトランスレータはそれぞれ、経路フィールドの８ビットを生成する。
─ 最大サイズ１２８×１２８回線（図９と１３の場合）を有する１群のスイッチ。この場合では、モジュールＭ0 からの４回線は、ｙ＝ｑ／ｐk-1 ＝４（図７参照）なので、ＧＳＳＣの第１のステージに向かうために、一緒に多重化することができる。最初のトランスレータは１６ビットの経路指定フィールドを生成する。
─ ＧＳＳＣ内の集信回路の追加ステージを利用することによる最大サイズ２５６×２５６回線（図９と１３の場合）を有する１群のスイッチ。最初のトランスレータは３２ビットの経路指定フィールドを満たす。この場合においてはｙ＝ｑ／ｐk-1 ＝２なので、モジュールＭ0 とＧＥＳＳとを連結する２つの回線は多重化することができる。
【００７５】
このアーキテクチャから始めて更に先に進む方法が以下に示される。すなわち図９の場合、ちょうど８ビットを生成している中間のトランスレータ７０は、利用可能限度を下回っている。これらのトランスレータをモジュールＭ0 からＭ2 タイプのモジュール（すなわち、２つの最後の集信回路ステージの前）に移動することによって、ラインフロントエンドにおける濾過について経路指定の３２ビットを生成することができるであろう。それから、以下の構成を行うことができる。すなわち、
─ 最大サイズ５１２×５１２回線（ｋ＝４）を有する１群のスイッチ。ここででは、１本の回線が配分プランにおいて、モジュールＭ0 とＧＥＳＳの各集信回路をＧＳＳＣに連結する。スイッチは厳密にブロックのない状態を維持する。
─ 最大サイズ１０２４×１０２４回線（ｋ＝５）を有する１群のスイッチ。これらのスイッチは、（等化器のサイズｑが増大されない限り）もはや非ブロック状態ではない。しかしながら、図８を参照しながら説明されたように、部分的な等化は達成される。ブロック率は非常に低く維持される。
【００７６】
各拡張の費用を推定するには、この実施例に用いられている仮定のために、特殊ではない通常の電子機器構成要素ではむしろ必要とされないテクノロジーが要求されることが認められるであろう。（変換と伝送を含む）モジュールＭ0 には回線ごとに２．５の電子基板が必要であり、そのうちの１基板は濾過を含む１つの集信回路ごとに必要であることを、ほぼ推測することができよう。これに対して、ＧＥＳＳ内のｐ＝２個の集信基板のために、１つの補助受入れボードを付け加えなければならない。各集信ステージは、８外部回線のために１．５の基板を付け加えていることは、図５と９を参照すれば、直ちに判るであろう。ＧＥＳＳにはその最大容量で、合計ｃｋＮ個の基礎集信回路、すなわち１外部回線ごとにｋ／ｎ個の集信回路が含まれる。したがって、例えば５１２×５１２というかなり大規模な構成では、１外部回線ごとにちょうど３．２５個の基板を必要とする。この数値は、故障への保安を改善するためにこの回路網を重複させるとき、約４個の基板となる。１ｍ2 で８０基板のキャビネットの床面を推定すれば、このようなスイッチは約３０ｍ2 の部屋に収納することができる。
【００７７】
同様な基本構成要素と追加変換ステージによって、このアーキテクチャは、選択された内部転送形式の限界に遭遇する前に３２，６７８回線まで拡張することができる。このようなスイッチはより密度の高い集積、例えば１２８〜６４回線の集信回路基板、１ラインフロントエンドごとに１基板を備えた６４×３２個のマトリックス、３２×３２のトラヒック等化、そして多重化された４回線のストック内部転送を要求することが好ましい。これは、用途特定集積回路（ＡＳＩＣ）の現在のテクノロジーでは全く現実的なことである。このような回路網は、１０２４×１０２４のサイズまでブロックはなく、そしてブロック率はこのサイズ以上では完全に無視できる。上述の推測と同様なおおざっぱな推測によれば、この時、１外部回線ごとに合計で２つ以下の基板と、ラインフロントエンドと、そして回路網の重複があると見なされる。これは、３２，７６８×３２，７６８スイッチのための約８００ｍ2 の床面に相当するであろう。
【００７８】
図１６には、ＧＳＳＣ３２内では基礎集信回路３８として、あるいは回線方式切換えマトリックス３６内では集信回路３８として、用いることができる２ K 個の入力と２L 個の出力を有する１つの集信回路の実施例である。図１６はＫ＝４、Ｌ＝３の場合、すなわち２ K -L ＝２の集信係数に対応している。この集信回路は、２ K 個の入力とＬ個のステージを有する逆オメガ回路網５００を含む。
【００７９】
２ K 個の入力とＬ個のステージを有する逆オメガ回路網（Ｌ≦Ｋ）は、２つの入力と２つの出力を有する２値切換え素子５０２の２ K -1 個の行とＬ個の欄のマトリックスからなり、これらの素子５０２は下記の法則にしたがって（各欄の入力と出力は当該の欄の底部から頂部までｉ＝０からｉ＝２ K −１までの番号を付されていると仮定して）相互接続されている。すなわち
- 欄０の２ K 個の入力は当該の回路網の２ K 個の整列した入力を構成し、
- 欄ｊ−１の出力ｉは、０≦ｉ≦２ K −１そして１≦ｊ≦Ｌ−１では、欄ｊの入力Ｒｒｏｔ（ｉ）に連結されており、
- 欄Ｌ−１の出力ｉは、０≦ｉ≦２ K −１では、回路網の出力Ｒｒｏｔ（ｉ）を構成する。
【００８０】
０と２ K −１との間にあるｉは、２を底とするＫビットによって示され、そして上記において使用されたＲｒｏｔ（ｉ）という表記法は、０と２ K −１との間の数を表し、その２進法表記は、ｉを示すＫビットで、１桁右にずらして循環するように置き換えられる。たとえば、Ｋ＝４そしてｉ＝１２＝〔１１００〕2 ならば、Ｒｒｏｔ（ｉ）＝〔０１１０〕2 ＝６になる。逆オメガ回路網の各ステージは、２ K −１個の２値切換え素子５０２の欄と、そして次の欄に向かって下流に位置する相互接続パターンとからなる。
【００８１】
２値切換え素子５０２は例えば図１７のダイアグラムに従っている。上部の入力ＩＮ０と下部の入力ＩＮ１とは各々、１ビット時間の遅延を導入するためにビットクロックによりゲート制御されている各Ｄ型フリップフロップ５０３、５０９に連結されている。フリップフロップ５０３の出力は２つのＡＮＤゲート５０４、５０６の入力に連結されている。フリップフロップ５０９の出力は２つのＡＮＤゲート５０８、５１０の入力に連結されている。ＯＲゲート５１２は、ＡＮＤゲート５０４および５０８の出力にそれぞれ連結されている２つの入力を有し、そして２値切換え素子５０２の上部出力ＳＳ０を構成する出力を有している。ＯＲゲート５１４は、ＡＮＤゲート５０６および５１０の出力にそれぞれ連結されている２つの入力を有し、そして２値切換え素子５０２の下部出力ＳＳ１を構成する出力を有している。この素子５０２には更に、信号Ｈｇによりゲート制御されているＤ型フリップフロップ５１６が含まれ、そのＤ入力は素子５０２の上部入力ＩＮ０に連結されている。ＡＮＤゲート５０４および５１０はそれぞれ、ＡＮＤゲート５０６および５０８の逆転している第２の入力のように、フリップフロップ５１６のＱ出力に連結されている。
【００８２】
図１６の逆オメガ回路網５００の後には、２対１の集信率を有するＫ−Ｌ＝１の集信ステージ５１８が続く。この集信ステージ５１８は、１つの欄内に配置されている２L 個のＯＲゲート５２０からなる。各ＯＲゲート５２０は、逆オメガ回路網の連続する２つの出力にそれぞれ連結されている２つの入力を有する。Ｋ−Ｌ＞１の場合に集信回路を一般化するためには、Ｋ−Ｌ個の連続集信ステージがＫ個のステージを有する逆オメガ回路網の下流に設置されればよく、ｊ'番目の集信ステージ（１≦ｊ'≦Ｋ−Ｌ）は、１つの欄内に配置されている２ K -j'個のＯＲゲートを含み、かつ先行ステージの２つの連続出力にそれぞれ連結されている２つの入力を有する。言い換えれば、その２つの入力が先行ステージの出力２ｉおよび２ｉ＋１に連結されているＯＲゲートによって、ｊ'番目の集信ステージ（１≦ｊ'≦Ｋ−Ｌかつ０≦ｉ≦２ K -j'−１）の出力ｉが供給される。
【００８３】
逆オメガ回路網５００の入力に到達した各カプセルには、少なくともＬビットのヘッダーが含まれる。上述されている経路指定フィールドから区別されるこのヘッダーは、カプセル書式の始めに置かれる。ｂ（ｊ）＝１のとき上部出力ＳＳ０に、そしてｂ（ｊ）＝０のとき下部出力ＳＳ１にカプセルを経路指定するように、ヘッダー（０≦ｊ≦Ｌ−１）の（ｊ＋１）番目のビットｂ（ｊ）は、逆オメガ回路網の欄ｊの２値切換え素子内における切換えを制御する役割を果たす。カプセルの通過中、フリップフロップ５１６内にビットｂ（ｊ）を貯蔵できるように調整されたゲート信号Ｈｇを欄ｊの素子５０２に転送することにより、上記の切換えが行われる。ビットクロックによりゲートされたフリップフロップ５２２は様々なステージの２値素子５０２にＨｇ信号を転送する。もし２つのカプセルが同一の経路指定ビットｂ（ｊ）を持って同時にその２つの入力ＩＮ０とＩＮ１に到着したならば、先験的に、２値切換え素子５０２にコンフリクトが発生する恐れがある。
【００８４】
このようなコンフリクトが生じないような方法で様々なカプセルのための経路指定ビットｂ（ｊ）を生成するために、回路網５００の上流に経路指定論理回路５２４が備えられている。
【００８５】
逆オメガ回路網は経路自己指定という特性を持つ。すねわち、欄の逆順から見たＬ個の経路指定ビットｂ（Ｌ−１）、．．．、ｂ（０）は出力アドレス、すなわちカプセルが向けられる集信回路の出力番号の２進法表記である。
【００８６】
コンフリクトを除去する経路指定アルゴリズムは、フランス特許公開公報ＦＲ−Ａ−２，６７８，７９４に記載されている。このアルゴリズムは、各アイドルカプセルの到着ごとに第１のカウント変数の減分計算をして、その結果の出力アドレスをアイドルの（すなわち自由または空の）カプセルに割り当てることと、そして使用中カプセルの到着ごとに第２のカウント変数の増分計算をしてその結果の出力アドレスを使用中の（すなわち専有された、または活動中の）カプセルに割り当てることとである。こうすれば、逆オメガ回路網におけるコンフリクトの危険なしに、出力の降順循環方向にアイドルカプセルの経路指定を行うことと、そして出力の昇順循環方向に使用中のカプセルの経路指定を行うことができる。Ｌ＜Ｋのとき、２L 個以上のセルが入力に同時に到着することがあり得る。これは、逆オメガ回路網のＬ個のステージにコンフリクトを起こさないが、集信ステージのＯＲゲートに衝突を起こす恐れがある。このような衝突を避けるために、このアルゴリズムは２L 個のうち過剰なカプセルをゼロに設定する。このようなゼロ設定はカプセルの損失を引き起こすが、上述のようにこのような損失の確率は、集信回路の現実的な寸法の故に非常に低い。
【００８７】
このような経路指定アルゴリズムは経路指定論理回路５２４の経路計算ユニット５２６により実施される。ヘッダーは、集信回路の各入力に備えられている経路指定ヘッダー挿入（ＲＨＩ）素子５２８によって各カプセルの始めに挿入される。経路指定論理回路５２４の最適なハードウェアの具体例は、参照されている仏国特許出願第２，７２１，４１６号に記載されている。
【００８８】
図１６の集信回路は更に、その出力におけるトラヒック量の等化機能を確実なものにしている。この機能がＧＳＳＣの基礎集信回路の目的にかなっていないことは、判るであろう。
【００８９】
Ｋ＝Ｌのとき、すなわちＫステージの逆オメガ回路網の下流に集信ステージがないとき、これは、集信回路として働かず、単にトラヒック等化器として動作する。したがって、ＧＳＳＣの上流に配置されているトラヒック等化器を具体化するのに、同じ設計を用いてもよい。このようにして図１８は、Ｋ＝Ｌ＝４の場合で、したがってｑ＝１６回線のトラヒック量を等化するトラヒック等化器を示している。ここに用いられている参照番号は、対応する要素に対し図１６に用いられているものと同じである。相違は、ＯＲゲート５１８のステージが逆オメガ回路網５３０のＫ番目のステージと置き換えられている点である。
【００９０】
上述の経路指定アルゴリズムは初期出力アドレスである自由変数を受けて、これをベースにして使用中カプセルの出力アドレスが昇順循環方向に従って割り当てられ、そしてアイドルカプセルの出力アドレスが逆方向に割り当てられることが記載されている。各カプセルの処理時間に、カプセルが全ての出力にわたって循環的に連続して分配されるように、初期アドレスは変換される。それぞれの場合に存在するカプセルの数はランダムであるということから、各ＡＴＭ接続の負荷は統計的に均等になるよう配分される。
【００９１】
カプセル処理時間に比較してかなり長時間にわたって、新しい初期アドレスが再度付けられても、この正規の配分は乱されない。これによって、回路網の故障の位置決めを行う目的のために、トラヒック等化器とＧＳＳＣとから成る回路網を通る確定経路にそってテストカプセルを送ることが可能になる。テストカプセルは位置Ｉから入って位置Ｉ’から出ると仮定する（図１８参照）。任意の初期アドレスＪ0 から開始して、最初の計算ループが位置Ｉに対応する出力アドレスＩ’0 を与えた後に、経路指定計算ループは入力Ｉに対して必要な出力アドレスＩ’を得るために、Ｊ−Ｉ’＝Ｊ0 −Ｉ’0 であるので、初期値Ｊ＝Ｊ0 ＋Ｉ’−Ｉ’0 を用いて再実行される。
【００９２】
図１９は、ＧＳＳＣまたは回線式切換えマトリックスに使用される集信回路のもう一つの可能なセットアップを示している。図示されているこの集信回路は、図１６の場合と同様に、２ K ＝１６の入力と２L ＝８の出力とを有する。この装置には、カプセルの活動ビットＱをベースにしてそれぞれ２ K -1 ＝８回線について分類する２つの分類回路網５４０、５４２が含まれている。次に、ビットＱはカプセル書式の最初の位置に置かれることが好ましい。分類回路網５４０は、集信回路の入力０から２ K -1 −１＝７まで、連結されている幾つかの入力を有し、そしてビットＱの降順にカプセルを分類する。すなわち、使用中のカプセル（Ｑ＝１）は図１９の回路網５４０の上部出力に向けられ、一方ではアイドルカプセル（Ｑ＝０）は下部出力に向けられる。また分類回路網５４２は、集信回路の入力２ K -1 ＝８から２ K −１＝１５まで、連結されている幾つかの入力を有し、そしてビットＱの昇順にカプセルを分類する。図１９の上部から下部まである２つの分類回路網５４０、５４２の出力を考慮すれば、ビットＱはしたがって、それぞれ増加または減少している２つの単調なシーケンスを構成する。
【００９３】
図１９に示されている場合では、分類回路網５４０、５４２は「複調」型のバッチャー回路網（Ｋ．Ｅ．バッチャー著の論文「分類回路網とその応用」アメリカ情報処理学会の会報、１９６８年、春季合同コンピュータ会議、３２巻、３０７〜３１４ページ参照）この回路は２ K -2 ＝４の２値比較素子５０２のＫ（Ｋ−１）／２＝６のステージから成っている。図１９に上向きの矢印で示されている２値比較素子５０２は図１７のものに準拠している。ＯＲゲート５１２の出力は下部出力ＳＳ１を構成するが、上部出力ＳＳ０を構成するのはＯＲゲート５１４の出力であるということを除いて、図１９に下向きの矢印で示されている２値比較素子５０２もまた同様である。フリップフロップ５１６に連結されている入力に到着したカプセルが通過している間、アイドル（Ｑ＝０）であるかまたは使用中（Ｑ＝１）であるかを示す活動ビットＱの値をこのフリップフロップ内に貯蔵するように、フリップフロップ５１６に送られたゲート信号Ｈｇは、ここで調整される。このようにして、その活動ビットＱが出力ＳＳ１に送られたカプセルの活動ビットと等しいか、またはこれより大きい値を有しているカプセルを、各２値比較素子５０２の出力ＳＳ０は常に受け入れる。
【００９４】
図１９を参照すると、分類回路網５４０、５４２の後に、２対１の集信率を有するＫ−Ｌ＝１の集信ステージ５５０が続く。この集信ステージ５５０は、上向きの矢印によって示されている２値比較素子５０２に本質的に等しい２L 個の２値比較素子５０２から成る。下部出力ＳＳ１にある３つの２値比較素子５５２から出るカプセルは削除される（したがって図１７によれば、ゲート５０６、５１０および５１４から成るマルチプレクサはこれらの２値比較素子５５２から除去することができることが判る）。このようにして、２値比較素子５５２の単一の出力ＳＳ０は、少なくとも１つの使用中のカプセルがその２つの入力に到着すると直ちに、使用中のカプセル（Ｑ＝１）を受け入れる。２値比較素子５５２は、もし２つのアイドルカプセルがその２つの入力に同時に到着すれば、入力ＩＮ１に到着したカプセルをその出力ＳＳ０に経路指定する。Ｋ−Ｌ＞１の場合に集信回路を一般化するには、分類回路網５４０、５４２の下流にＫ−Ｌ個の連続集信ステージを設置する。ｊ'番目の集信ステージ（１＜ｊ'≦Ｋ−Ｌ）はこのとき、２ K -j'個の２値比較素子５５２を含み、ｊ'番目の集信ステージの素子ｉ（０≦ｉ＜２ K -j'）は、先行ステージの出力ｉおよびｉ＋２ K -j'にそれぞれ連結されている２つの入力を有し、そしてその出力はステージｊ'の出力ｉを構成する。第１の集信ステージ５５０の場合、素子ｉは、回路網５４０によって分類されたビットＱから（ｉ＋１）番目の最大値と、そして回路網５４２によって分類されたビットＱから（ｉ＋１）番目の最小値とを受け入れる。それから、バッチャーによって立証された「複調」シーケンスの特性によって、ｊ'番目の集信ステージは常に、供給されたビットＱの２ K -j'番目の最大値を入力に転送する。２L 個のうち過剰なカプセルを削除して、２L 個の出力へ２ K 個の入力の集信はこのようにして達成される。
【００９５】
２ K 個の入力から始めて２ K -L に等しい集信係数を達成するために、図１９による集信回路は、図１６による集信回路のためのＬ・２ K -L 個の２値比較素子５０２および２ K −２L 個のＯＲゲート５２０の代わりに、Ｋ（Ｋ−１）・２ K -2 ２値比較素子５０２および２ K −２L 個の２値比較素子５５２を用いる。ただし、図１９の集信回路は経路指定計算を引き受けなくともよい。
【００９６】
この２つの場合、用途特定集積回路における１２８×６４個までの集信回路の具体化は、現在の技術水準で特に困難なことではない。特殊なものではない構成要素を用いて、このような装置は電子基板として具体化できる。
【図面の簡単な説明】
【図１】本発明によるＡＴＭスイッチ全体のダイアグラムである。
【図２】ｍ×ｎ回線方式切換えマトリックスの１実施例のダイアグラムである。
【図３】ｍ個の入力回線のｐ個の群とｍ個の出力回線のｐ個の群を有するＧＥＳＳのダイアグラムである。
【図４】本発明によるＡＴＭスイッチの再帰的構造を示すダイアグラムである。
【図５】ムである。
【図６】本発明によるＡＴＭスイッチ内におけるトラヒック量等化ステージの１つの可能な構造を示すダイアグラムである。
【図７】本発明によるＡＴＭスイッチ内におけるトラヒック量等化ステージのもう１つの可能な構造を示すダイアグラムである。
【図８】本発明によるＡＴＭスイッチ内におけるトラヒック量等化ステージの更にもう１つの可能な構造を示すダイアグラムである。
【図９】１２８入力回線と１２８出力回線とを有する、本発明によるＡＴＭスイッチのダイアグラムである。
【図１０】本発明によるＡＴＭスイッチを移動するデータカプセルの構造を示す。
【図１１】ＧＥＳＳ内において使用される同報・濾過素子のダイアグラムである。
【図１２】図１１の同報・濾過素子の動作を示すタイミングダイアグラムである。
【図１３】図９のＡＴＭスイッチのもう１つの実施例を示す。
【図１４】図５に示されているＧＳＳＣの不完全な変形の一つである。
【図１５】図５に示されているＧＳＳＣの不完全なもう一つの変形である。
【図１６】本発明によるＡＴＭスイッチに用いられる集信回路の第１の実施例のダイアグラムである。
【図１７】図１６による集信回路の２値切換え素子のダイアグラムである。
【図１８】本発明によるＡＴＭスイッチに用いられるトラヒック量等化器を示す。
【図１９】本発明によるＡＴＭスイッチに用いられるトラヒック量等化器の第２の実施例のダイアグラムである。
【符号の説明】
３０ 回線インタフェース
３０ａ 入力インタフェース
３０ｂ 出力インタフェース
３２ 群同期スイッチングコア（ＧＳＳＣ）
３４ トラヒック量等化ステージ
３６ 端子マトリックス
３８ 集信回路
４０ 論理待ち行列
４６ 読取り論理回路
４６ フィルタ
４８ 基礎群同期スイッチ（ＧＥＳＳ）
５０ 集信回路
５２ フィルタ
６２ 回線群
６４ 回線群
６８ 等化器
７０ トランスレータ
７２ 端子マトリッス
７６ トランスレータ
８０ フリップフロップ
８２ ＡＮＤゲート
８４ ＯＲゲート
８６ フリップフロップ
８８ ＡＮＤゲート
９０ バックプレーン
９４ バックプレーン
９６ 受入れボード
９８ 接続ケーブル
１３２ ＧＳＳＣ
１３４ トラヒック量等化ステージ
Ｅｑ 等化器
２３２ ＧＳＳＣ
５００ 逆オメガ回路網
５０２ ２値切換え素子
５０３ フリップフロップ
５０４ ＡＮＤゲート
５０６ ＡＮＤゲート
５０８ ＡＮＤゲート
５０９ フリップフロップ
５１０ ２値切換え素子
５１２ ＯＲゲート
５１４ フリップフロップ
５１６ フリップフロップ
５１８ 集信ステージ
５２０ ＯＲゲート
５２２ フリップフロップ
５２４ 経路指定論理回路
５２６ 経路計算ユニット
５２８ 経路指論理ユニット
５３０ 逆オメガ回路網
５４０ 分類回路網
５５０ 集信回路
５５２ ２値比較素子
Claims (26)
- ｍ個の入力とｎ個の出力とをそれぞれ有し、ｍとｎはｍ≧ｎであるような２つの整数である複数のスイッチングマトリックス回線（３６）と、ＡＴＭスイッチの複数の入力回線を複数の前記スイッチングマトリックス回線の入力に連結している同期相互接続回路網とを含み、複数の前記スイッチングマトリックス回線の前記出力がそれぞれ前記ＡＴＭスイッチの各出力回線に連結されているＡＴＭスイッチにおいて、
前記の同期相互接続回路網が、基礎群同期スイッチ（４８、４８ａ、４８ｂ）のｋ個の逐次ステージを有し、該各ステージが少なくとも１群多くともｐ群のｍ個の入力と、そして少なくとも１群多くてもｐ群のｍ個の出力とを含み、ｋとｐはｐ≧２である整数であり、
ｍ個の回線の複数群が、それぞれ基礎群同期スイッチのｍ個の出力の１群を次のステージの基礎群同期スイッチのｍ個の入力の１群に連結されており、
そしてｍ個の回線の複数群が、それぞれ最後のステージの基礎群同期スイッチのｍ個の出力の１群をスイッチングマトリックス回線のｍ個の入力に連結されているＡＴＭスイッチ。 - 前記基礎群同期スイッチ（４８、４８ａ、４８ｂ）の各々が、 ｐｍ個の入力とｍ個の出力を有する少なくとも１つ多くともｐ個の基礎集信回路（５０）を含み、前記基礎集信回路の各々のｍ個の出力が前記基礎群同期スイッチのｍ個の出力の１群を構成し、そして前記基礎群同期スイッチの各入力が、前記基礎集信回路の出力として用いられないＡＴＭセルを削除するためのフィルタ（５２）によって、前記の各基礎集信回路のそれぞれの入力に連結されている請求項１記載のＡＴＭスイッチ。
- 前記同期相互接続回路網が、
ｍ個の回線の複数群によって互いに連結されているｃ'個の群同期スイッチングコア（３２、１３２、２３２）を含み、前記群同期スイッチングコアの各々がｍ個の出力回線のＮ'個の群と、少なくともＮ'ｍ個の入力回線とを有し、ｃ'とＮ'はｃ'≦ｍ／ｎ、Ｎ'≦ｐk のような整数であり、
そしてＮ'ｃ'ｎは前記ＡＴＭスイッチの入力回線と出力回線との数であり、さらに前記群同期スイッチングコアの各々の入力回線が前記ＡＴＭスイッチのＮ'ｃ'ｎ個の入力回線に到着するＡＴＭセルを同期的に受信する請求項２記載のＡＴＭスイッチ。 - 前記の各群同期スイッチングコアの前記基礎群同期スイッチが、
Ｎ'＝ｐk のとき、オーダｐのｋステージのデルタ回路網として相互接続され、前記デルタ回路網の内部リンクがｍ個の回線の複数群からなる請求項３記載のＡＴＭスイッチ。 - 前記の各基礎群同期スイッチが、
受動同報通信構成要素（９０、９４）と、
ｍ個の回線の複数群を受け入れるための少なくとも１つの構成要素（９２、９６）と、そして
前記基礎群同期スイッチの前記の各基礎集信回路のために、前記受動同報通信構成要素に連結され、かつ前記基礎集信回路（５０）と該基礎集信回路（５０）のｐｍ個の入力に対応している前記フィルタ（５２）とを含む能動構成要素と、が含まれている請求項２から４までのいずれか１項に記載のＡＴＭスイッチ。 - 前記ＡＴＭスイッチが、
重複されている複数の安全ブロックを含み、該安全ブロックはそれぞれ基礎群同期スイッチの受入れ構成要素（９６）と、前記受入れ構成要素により受けられるｍ個の回線の複数群と、先行ステージの前記基礎群同期スイッチの能動構成要素とを含み、前記基礎群同期スイッチの基礎集信回路はｍ個の回線の前記複数群に連結されている請求項５記載のＡＴＭスイッチ。 - 前記基礎群同期スイッチの受入れ構成要素と能動構成要素が、前記受動同報通信構成要素を構成するバックプレーンに連結されているそれぞれの電子基板から成る請求項５または６に記載のＡＴＭスイッチ。
- 前記ＡＴＭスイッチが、
前記同期相互接続回路網を通る経路指定のためにセルの頭部に配されている少なくとも１つの経路指定フィールドを含むカプセル書式に各セルを入れるために、各入力回線に着信しているＡＴＭセルを受信する最初の変換手段（７４）を含む請求項２から７までのいずれか１項に記載のＡＴＭスイッチ。 - 前記ＡＴＭスイッチが、
カプセルの経路指定フィールドの内容を再生するために、前記基礎群同期スイッチの１つのステージのすぐ下流に配置されている中間の変換素子（７０）の少なくとも１つのステージが含まれている請求項８記載のＡＴＭスイッチ。 - 前記の中間の変換素子ステージが、中間のモジュールにそれぞれ対応付けられている中間の変換素子（７０）を含み、
前記中間のモジュールは、前記スイッチングマトリックス回線、及び／又は、前記の中間の変換素子ステージの下流に配置されかつ前記と同一の中間の変換素子（７０）に連結されている前記基礎群同期スイッチが含まれており、
前記の最初の変換手段（７４）によって生成された経路指定フィールドには、当該のカプセルが前記の中間のモジュールに転送されるかどうかを示す中間の各モジュールに特定されているビットが含まれ、
そして前記の中間の各変換素子（７０）が、対応付けられている前記中間のモジュールを経由して経路指定を確実にするように、前記経路指定フィールドを再生する請求項９記載のＡＴＭスイッチ。 - 前記カプセル書式が、
幾つかの出力回線に同報通信されるＡＴＭセルとして、同報通信トリーを識別するフィールド（Ａ Ｉｄ）を含む請求項８から１０までのいずれか１項に記載のＡＴＭスイッチ。 - 前記カプセル書式が、
２地点間結線モードで転送されるＡＴＭセルとして、宛先への出力回線を識別するフィールド（ＬＳ Ｉｄ）と、前記出力回線への２地点間結線を識別するフィールド（Ｃ Ｉｄ）とを含む請求項８から１１までのいずれか１項に記載のＡＴＭスイッチ。 - 前記同期相互接続回路網の入力におけるトラヒックを等化するための等化手段（３４、１３４、２３４）を有する請求項１から１２までのいずれか１項に記載のＡＴＭスイッチ。
- 前記等化手段（３４、１３４）が、
前記同期相互接続回路網の第１のステージの異なる基礎群同期スイッチにより受信されたトラヒックを等化するために設計されている請求項１３記載のＡＴＭスイッチ。 - 前記同期相互接続回路網の第１のステージの前記基礎群同期スイッチが、
幾つかのセットに分かれており、そして前記等化手段（２３４）が該各セットの異なる基礎群同期スイッチにより受信されるトラヒックを等化するように設計されている請求項１３記載のＡＴＭスイッチ。 - 前記等化手段（３４、１３４、２３４）が、
前記ＡＴＭスイッチの２ K 個の入力回線に連結されている２ K 個の入力と、そして前記同期相互接続回路網の第１のステージに連結されている２ K 個の出力とをそれぞれ有する複数のトラヒック等化器が含まれ、Ｋは整数であり、
逆オメガ回路網を通して一方の循環方向の選択された出力に向かってアイドルセルの経路指定を行うために、そして逆オメガ回路網を通して反対の循環方向の選択された出力に向かって使用中のセルを経路指定するために、前記の各トラヒック等化器が、該等化器の前記の２ K 個の入力に同時に到達したアイドルＡＴＭセルと使用中のＡＴＭセルを検出するためのＫステージの逆オメガ回路網（５３０）および経路指定論理回路（５２４）が含まれている請求項１３から１５までのいずれか１項に記載のＡＴＭスイッチ。 - 各スイッチングマトリックス回線（３６）が、
そのｎ個の出力の１つとして、ｍ個の入力とｍ'個の出力を有する端末の集信回路（３８）と、
前記端末の集信回路の各出力にそれぞれ連結されているｍ'個の待ち行列（４２）と、そして、
前記スイッチングマトリックス回線の前記出力に向かってｍ'個の待ち行列の内容を連続的に転送するための読取り手段（４４）とを含み、
ｍ'はｍより小さい整数であり、前記の端末の各集信回路（３８）のそれぞれの入力が、前記スイッチングマトリックス回線の対応する出力でないＡＴＭセルを削除するためのフィルタ（４６）を介して、前記スイッチングマトリックス回線（３６）のそれぞれの入力に連結されている請求項１から１６までのいずれか１項に記載のＡＴＭスイッチ。 - １つの基礎群同期スイッチ（４８、４８ａ、４８ｂ）内かまたはスイッチングマトリックス回線（３６）内にある２ K 個の入力と２L 個の出力とを有し、ＫとＬがＫ＞Ｌのような整数である集信回路が、
Ｋ−Ｌ個の連続的な集信ステージ（５１８）が後に続く２ K 個の入力とＬ個のステージを有する逆オメガ回路網（５００）と、
１≦ｊ'≦Ｋ−Ｌとして、先行するステージの２つの連続出力にそれぞれ連結されている２つの入力をそれぞれに有する２ K-j' 個のＯＲゲート（５２０）を含むｊ'番目の集信ステージと、そして
前記逆オメガ回路網および前記集信ステージを通して一方の循環方向の選択された出力に向かってアイドルセルの経路指定を行うために、かつ前記逆オメガ回路網および前記集信ステージを通して反対の循環方向の選択された出力に向かって使用中のセルを経路指定するために、前記集信回路の２ K 個の入力に同時に到達したアイドルＡＴＭセルと使用中のＡＴＭセルを検出するための経路指定論理回路（５２４）とを含む
請求項２または１７に記載のＡＴＭスイッチ。 - １つの基礎群同期スイッチ（４８、４８ａ、４８ｂ）内かまたはスイッチングマトリックス回線（３６）内にある２ K 個の入力と２L 個の出力とを有し、ＫとＬはＫ＞Ｌのような整数である集信回が、
セルの活動ビット（Ｑ）が前記分類回路網の出力においてそれぞれ２つの単調なシーケンスを形成するように、当該のセルの１つがアイドルであるかまたは使用中であるかを示す活動ビット（Ｑ）に基づいて、その２ K -1 個の入力に同時に到着したＡＴＭセルをそれぞれ分類する２ K -1 個の入力と２ K -1 個の出力とを有する２つの分類回路網（５４０、５４２）を含み、
前記分類回路網の後にはＫ−Ｌ個の連続的な集信ステージ（５５０）が続き、第１の集信ステージは２ K -1 個の比較素子（５５２）を含み、その活動ビットが複数の単調なシーケンスの１つの（ｉ＋１）番目の最大値を有するＡＴＭセルを受信する第１の入力と、その活動ビットが他の単調なシーケンスの（ｉ＋１）番目の最小値を有するＡＴＭセルを受信する第２の入力とを、第１の集信ステージの比較素子ｉ（０≦ｉ＜２ K -1）は持っており、
Ｋ−Ｌ＞１ならば、ｊ'番目の集信ステージ（１＜ｊ'≦Ｋ−Ｌ）は２ K -j'個の比較素子（５５２）を含み、ｊ'番目の集信ステージの比較素子ｉ（０≦ｉ＜２ K -j'）は（ｊ'−１）番目の集信ステージの比較素子ｉとｉ＋２ K -j'の出力にそれぞれ連結された２つの入力を有し、そして
１つの集信ステージ（５５０）の各比較素子（５５２）は、該比較素子がその２つの入力のうちの１つに少なくとも１つの使用中のＡＴＭセルを受信すれば、使用中のＡＴＭセルを、そして該比較素子がその２つの入力に使用中のＡＴＭセルを全く受信しなければ、アイドルＡＴＭセルをその出力に経路指定する請求項２または１７記載のＡＴＭスイッチ。 - 群同期スイッチングコア（３２、１３２、２３２）において、
該群同期スイッチングコアが、ｍ個の出力回線のＮ’個の群と、少なくともＮ’ｍ個の入力回線と、そして基礎群同期スイッチ（４８、４８ａ、４８ｂ）のｋ個のステージとが含まれており、そしてＮ’と、ｍおよびｋは、Ｎ’≧２かつｍ≧２の整数であり、
前記の各基礎群同期スイッチが、ｐｍ個の入力とｍ個の出力とを備えた少なくとも１つ多くともｐ個の基礎集信回路（５０）を含み、ｐはＮ’≦ｐk のような少なくとも２である整数であり、前記の各基礎集信回路のｍ個の出力が前記基礎群同期スイッチのｍ個の出力の１群を構成し、
そして前記基礎群同期スイッチの各入力が、前記集信回路の出力のために用いられないＡＴＭセルを削除するためのフィルタ（５２）を通して前記基礎群同期スイッチの前記の各基礎集信回路のそれぞれの入力に連結され、
そして次のステージの前記基礎群同期スイッチのｍ個の入力に前記基礎群同期スイッチのｍ個の出力群をそれぞれ連結するｍ個の回線の複数群によって、連続ステージの前記の複数の基礎群同期スイッチが相互接続され、前記入力回線が第１ステージの前記の複数の基礎群同期スイッチの入力に連結され、そして最後のステージの前記の複数の基礎群同期スイッチのｍ個の出力の複数群がそれぞれｍ個の出力回線のＮ’群に連結される群同期スイッチングコア。 - 前記の複数の基礎群同期スイッチが、
Ｎ'＝ｐk のとき、その内部リンクがｍ個の回線の複数群から成るオーダｐのｋステージの回路網として、相互接続される請求項２０記載の群同期スイッチングコア。 - 前記の各基礎群同期スイッチが、
受動同報通信構成要素（９０、９４）と、
ｍ個の回線の複数群を受け入れるための少なくとも１つの構成要素（９２、９６）と、そして
前記基礎群同期スイッチの前記の各基礎集信回路のために、前記受動同報通信構成要素に連結され、かつ前記基礎集信回路（５０）と該基礎集信回路（５０）のｐｍ個の入力に対応している前記フィルタ（５２）とを含む能動構成要素と、が含まれている請求項２０または２１に記載の群同期スイッチングコア。 - 前記ＡＴＭスイッチが、
重複されている複数の安全保護ブロックを含み、該安全保護ブロックはそれぞれ基礎群同期スイッチの受入れ構成要素（９６）と、前記受入れ構成要素により受けられるｍ個の回線の複数群（９８）と、先行ステージの前記基礎群同期スイッチの能動構成要素とを含み、前記基礎群同期スイッチの基礎集信回路はｍ個の回線の前記の複数群に連結されている請求項２２記載の群同期スイッチングコア。 - 前記基礎群同期スイッチの受入れ構成要素と能動構成要素が、
前記受動同報通信構成要素を構成するバックプレーンに連結されているそれぞれの電子基板から成る請求項２２または２３に記載のＡＴＭスイッチ。 - １つの基礎群同期スイッチ（４８、４８ａ、４８ｂ）内にある２ K 個の入力と２L 個の出力とを有し、ＫとＬはｐ＝２ k-L 及びｍ＝２ L のような整数である基礎集信回路（５０）が、
Ｋ−Ｌ個の連続的な集信ステージ（５１８）が後に続く２ K 個の入力とＬ個のステージを有する逆オメガ回路網（５００）と、
１≦ｊ'≦Ｋ−Ｌとして、先行するステージの２つの連続出力にそれぞれ連結されている２つの入力をそれぞれに有する２ K -j 個のＯＲゲート（５２０）を含むｊ'番目の集信ステージと、そして
前記逆オメガ回路網および前記集信ステージを通して一方の循環方向の選択された出力に向かってアイドルセルの経路指定を行うために、かつ前記逆オメガ回路網を通して反対の循環方向の選択された出力に向かって使用中のセルを経路指定するために、前記集信回路の２ K 個の入力に同時に到達したアイドルＡＴＭセルと使用中のＡＴＭセルを検出するための経路指定論理回路（５２４）とを含む請求項２０から２４までのいずれか１項に記載の群同期スイッチングコア。 - １つの基礎群同期スイッチ（４８、４８ａ、４８ｂ）内にある２ K 個の入力と２L 個の出力とを有し、ＫとＬはｐ＝２ k-L 及びｍ＝２ L のような整数である集信回路が、
セルの活動ビット（Ｑ）が前記分類回路網の出力においてそれぞれ２つの単調なシーケンスを形成するように、当該のセルの１つがアイドルであるかまたは使用中であるかを示す活動ビット（Ｑ）に基づいて、その２ K -1 個の入力に同時に到着したＡＴＭセルをそれぞれ分類する２ K -1 個の入力と２ K -1 個の出力とを有する２つの分類回路網（５４０、５４２）を含み、
前記分類回路網の後にはＫ−Ｌ個の連続的な複数の集信ステージ（５５０）が続き、第１の集信ステージは２ K -1 個の比較素子（５５２）を含み、その活動ビットが複数の単調なシーケンスの１つの（ｉ＋１）番目の最大値を有するＡＴＭセルを受信する第１の入力と、その活動ビットが他の単調なシーケンスの（ｉ＋１）番目の最小値を有するＡＴＭセルを受信する第２の入力とを、第１の集信ステージの比較素子ｉ（０≦ｉ＜２ K -1）は持っており、
Ｋ−Ｌ＞１ならば、ｊ'番目の集信ステージ（１＜ｊ'≦Ｋ−Ｌ）は２ K -j'個の比較素子（５５２）を含み、ｊ'番目の集信ステージの比較素子ｉ（０≦ｉ＜２ K -j'）は（ｊ'−１）番目の集信ステージの比較素子ｉとｉ＋２ K -j'の出力にそれぞれ連結された２つの入力を有し、そして
１つの集信ステージ（５５０）の各比較素子（５５２）は、該比較素子がその２つの入力のうちの１つに少なくとも１つの使用中のＡＴＭセルを受信すれば、使用中のＡＴＭセルを、そして該比較素子がその２つの入力に使用中のＡＴＭセルを全く受信しなければ、アイドルＡＴＭセルをその出力に経路指定する請求項２０から２４までのいずれか１項に記載の群同期スイッチングコア。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR95/03560 | 1995-03-27 | ||
| FR9503560A FR2732534B1 (fr) | 1995-03-27 | 1995-03-27 | Commutateur atm utilisant une commutation synchrone par groupes de lignes |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288954A JPH08288954A (ja) | 1996-11-01 |
| JP3745443B2 true JP3745443B2 (ja) | 2006-02-15 |
Family
ID=9477443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07236896A Expired - Lifetime JP3745443B2 (ja) | 1995-03-27 | 1996-03-27 | 回線群による同期スイッチングを用いるａｔｍスイッチ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5768270A (ja) |
| EP (1) | EP0735727B1 (ja) |
| JP (1) | JP3745443B2 (ja) |
| DE (1) | DE69621513T2 (ja) |
| ES (1) | ES2177741T3 (ja) |
| FR (1) | FR2732534B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9600388L (sv) * | 1996-02-02 | 1997-08-03 | Ericsson Telefon Ab L M | Växel |
| US6118763A (en) * | 1996-09-27 | 2000-09-12 | Inventions, Inc. | Transmission of voice over an asynchronous network |
| FI103312B (fi) * | 1996-11-06 | 1999-05-31 | Nokia Telecommunications Oy | Kytkentämatriisi |
| US6125112A (en) * | 1998-03-23 | 2000-09-26 | 3Com Corporation | Non-buffered, non-blocking multistage ATM switch |
| US20020085547A1 (en) * | 1998-09-17 | 2002-07-04 | Mcnamara Tod W. | High density network topology |
| US6353858B1 (en) * | 1998-11-30 | 2002-03-05 | Lucent Technologies Inc. | Multiple-local area networks interconnected by a switch |
| US6498798B1 (en) * | 1999-04-23 | 2002-12-24 | Lucent Technologies Inc. | Priority-based statistical multiplexer-hub |
| US7085875B1 (en) * | 2000-04-06 | 2006-08-01 | Avaya Communication Israel Ltd. | Modular switch with dynamic bus |
| US7106728B1 (en) | 2000-05-01 | 2006-09-12 | Industrial Technology Research Institute | Switching by multistage interconnection of concentrators |
| US6591285B1 (en) * | 2000-06-16 | 2003-07-08 | Shuo-Yen Robert Li | Running-sum adder networks determined by recursive construction of multi-stage networks |
| US7103059B2 (en) * | 2001-06-15 | 2006-09-05 | Industrial Technology Research Institute | Scalable 2-stage interconnections |
| US7609695B2 (en) * | 2001-06-15 | 2009-10-27 | Industrial Technology Research Institute | Optimizing switching element for minimal latency |
| US20040264448A1 (en) * | 2003-06-30 | 2004-12-30 | Wise Jeffrey L | Cross-coupled bi-delta network |
| US7336675B2 (en) * | 2003-12-22 | 2008-02-26 | Intel Corporation | Optimized back-to-back enqueue/dequeue via physical queue parallelism |
| US7640383B2 (en) * | 2004-11-05 | 2009-12-29 | Via Technologies Inc. | Method and related apparatus for configuring lanes to access ports |
| US8423861B2 (en) * | 2009-11-19 | 2013-04-16 | Lsi Corporation | Subwords coding using different interleaving schemes |
| US8621289B2 (en) | 2010-07-14 | 2013-12-31 | Lsi Corporation | Local and global interleaving/de-interleaving on values in an information word |
| US8976876B2 (en) | 2010-10-25 | 2015-03-10 | Lsi Corporation | Communications system supporting multiple sector sizes |
| US8588223B2 (en) | 2010-11-09 | 2013-11-19 | Lsi Corporation | Multi-stage interconnection networks having smaller memory requirements |
| US8782320B2 (en) * | 2010-11-09 | 2014-07-15 | Lsi Corporation | Multi-stage interconnection networks having fixed mappings |
| RU2012146685A (ru) | 2012-11-01 | 2014-05-10 | ЭлЭсАй Корпорейшн | База данных наборов-ловушек для декодера на основе разреженного контроля четности |
| WO2014073188A1 (ja) * | 2012-11-08 | 2014-05-15 | パナソニック株式会社 | 半導体回路のバスシステム |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01177239A (ja) * | 1988-01-06 | 1989-07-13 | Nec Corp | パケット集線装置及びパケット交換機 |
| US5285444A (en) * | 1990-02-09 | 1994-02-08 | Hitachi, Ltd. | Multi-stage link switch |
| ES2067643T3 (es) * | 1990-03-14 | 1995-04-01 | Alcatel Nv | Medios logicos de encaminamiento para un elemento de conmutacion de comunicaciones. |
| FR2659819B1 (fr) * | 1990-03-14 | 1992-05-29 | Alcatel Nv | Reseau de commutation a trajets multiples et a autoacheminement pour la commutation de cellules a multiplexage temporel asynchrone. |
| US5124978A (en) * | 1990-11-26 | 1992-06-23 | Bell Communications Research, Inc. | Grouping network based non-buffer statistical multiplexor |
| EP0524350B1 (en) * | 1991-07-22 | 1994-12-14 | Alcatel N.V. | Telecommunication system for transmitting cells through switching nodes interconnected by groups of transmission links |
| US5367520A (en) * | 1992-11-25 | 1994-11-22 | Bell Communcations Research, Inc. | Method and system for routing cells in an ATM switch |
| JP3291122B2 (ja) * | 1994-06-02 | 2002-06-10 | 富士通株式会社 | 自己ルーチング交換機、ａｔｍ交換機及び交換システム |
-
1995
- 1995-03-27 FR FR9503560A patent/FR2732534B1/fr not_active Expired - Lifetime
-
1996
- 1996-03-20 US US08/618,764 patent/US5768270A/en not_active Expired - Lifetime
- 1996-03-22 DE DE69621513T patent/DE69621513T2/de not_active Expired - Lifetime
- 1996-03-22 EP EP96400619A patent/EP0735727B1/fr not_active Expired - Lifetime
- 1996-03-22 ES ES96400619T patent/ES2177741T3/es not_active Expired - Lifetime
- 1996-03-27 JP JP07236896A patent/JP3745443B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69621513T2 (de) | 2003-01-09 |
| EP0735727A1 (fr) | 1996-10-02 |
| JPH08288954A (ja) | 1996-11-01 |
| US5768270A (en) | 1998-06-16 |
| EP0735727B1 (fr) | 2002-06-05 |
| FR2732534B1 (fr) | 1997-06-06 |
| ES2177741T3 (es) | 2002-12-16 |
| FR2732534A1 (fr) | 1996-10-04 |
| DE69621513D1 (de) | 2002-07-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051012 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051019 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051117 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091202 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101202 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111202 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121202 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131202 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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