JPS6083348A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6083348A JPS6083348A JP19077783A JP19077783A JPS6083348A JP S6083348 A JPS6083348 A JP S6083348A JP 19077783 A JP19077783 A JP 19077783A JP 19077783 A JP19077783 A JP 19077783A JP S6083348 A JPS6083348 A JP S6083348A
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- semiconductor
- breakdown voltage
- semiconductor region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体＃！積回路装置に適用して有効な技術
に関するものであり、特に、高耐圧の絶縁ゲート型電界
効果トランジスタ（以下、ＭＩＳＦＥＴという）を備え
た半導体集積回路装置に適用して有効な技術に関するも
のである。
に関するものであり、特に、高耐圧の絶縁ゲート型電界
効果トランジスタ（以下、ＭＩＳＦＥＴという）を備え
た半導体集積回路装置に適用して有効な技術に関するも
のである。
高耐圧のＭＩＳＦＥＩ備えた半導体集積回路装置は、一
般的に良く知られている（特開昭５２−９２４８９号公
報、特開昭５２−１３１４８３号公報等）。すなわち、
高副圧のＭＩＳＦＥＴは、その下部にチャネルストッパ
領域を有するフィールド絶縁膜に囲まれた素子形成領域
に、主として、半導体基板の主面に設けられたゲート絶
縁膜と、該ゲート絶縁膜上部に設けられたゲート電極と
、該□ゲート電極の両側部の半導体基板主面部に設けら
れたソース領域およびソース領域と略同−の不純物濃度
を有する第１半導体領域とそれよシも低い不純物濃度を
有する第２半導体領域とからなるドレイン領域とによっ
て構成されている。第１半導体領域と第２半導体領域と
は同−導ｖＬ型で、第２半導体領域は、第１半導体領域
とＭ Ｉ Ｓ Ｐ Ｅ Ｔのチャネルが形成されるべき
領域との間に設けられている。そして、この第２半導体
領域によって、半導体基板の主面近傍部におけるドレイ
ン領域と半導体基板とのｐｎ接合部からドレイン領域内
に形成される空乏飴域の伸びを向上し、サーフェイスブ
レークダウンを抑制してＭＩＳＦＥＴの接合耐圧を向上
することができる。従って、高」圧のＭＩＳＦＥＴは、
大電流に対処する回路素子として、その利用をすること
ができる。
般的に良く知られている（特開昭５２−９２４８９号公
報、特開昭５２−１３１４８３号公報等）。すなわち、
高副圧のＭＩＳＦＥＴは、その下部にチャネルストッパ
領域を有するフィールド絶縁膜に囲まれた素子形成領域
に、主として、半導体基板の主面に設けられたゲート絶
縁膜と、該ゲート絶縁膜上部に設けられたゲート電極と
、該□ゲート電極の両側部の半導体基板主面部に設けら
れたソース領域およびソース領域と略同−の不純物濃度
を有する第１半導体領域とそれよシも低い不純物濃度を
有する第２半導体領域とからなるドレイン領域とによっ
て構成されている。第１半導体領域と第２半導体領域と
は同−導ｖＬ型で、第２半導体領域は、第１半導体領域
とＭ Ｉ Ｓ Ｐ Ｅ Ｔのチャネルが形成されるべき
領域との間に設けられている。そして、この第２半導体
領域によって、半導体基板の主面近傍部におけるドレイ
ン領域と半導体基板とのｐｎ接合部からドレイン領域内
に形成される空乏飴域の伸びを向上し、サーフェイスブ
レークダウンを抑制してＭＩＳＦＥＴの接合耐圧を向上
することができる。従って、高」圧のＭＩＳＦＥＴは、
大電流に対処する回路素子として、その利用をすること
ができる。
しかしながら、かかる技術における本発明者の実験なら
びにその検討の結果、高集積化による高耐圧のＭＩＳＦ
ＥＴのスケールダウンによって、その接合耐圧が劣化し
、充分な接合耐圧を有する高耐圧のＭＩＳＦＥＴを得る
ことができないであろうという問題点を明らかにした。
びにその検討の結果、高集積化による高耐圧のＭＩＳＦ
ＥＴのスケールダウンによって、その接合耐圧が劣化し
、充分な接合耐圧を有する高耐圧のＭＩＳＦＥＴを得る
ことができないであろうという問題点を明らかにした。
本発明の目的は、高耐圧のＭＩＳＦＥＴを備えた半導体
集積回路装置において、高耐圧のＭＩＳＦＥＴの接合耐
圧を向上することが可能な技術を提供することにちる。
集積回路装置において、高耐圧のＭＩＳＦＥＴの接合耐
圧を向上することが可能な技術を提供することにちる。
本発明の他の目的は、高耐圧のＭ’ｌ５ＦＢＴ’ｉ備え
た半導体集積回路装置において、その集積度を向上する
ことが可能な技術を提供するととにある。
た半導体集積回路装置において、その集積度を向上する
ことが可能な技術を提供するととにある。
本発明の前記ならびにその他の目的と新油、な特徴は、
本明細書の記述および添付図面によって明らかになるで
あろう。
本明細書の記述および添付図面によって明らかになるで
あろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、高耐圧のＭ Ｉ Ｓ ＰＥＴのドレイン領域
と、高耐圧のＭＩＳＦＥＴをその他の半導体素子から電
気的に分離するためのフィールド絶縁膜下部に設けられ
たチャネルストッパ領域々を積極的に離隔することによ
シ、それらによる接合耐圧より声高いドレイン領域と半
導体基板とによる接合耐圧を利用することができるので
、高耐圧のＭＩＳＦＥＴの接合耐圧を向上することが！
きる。
と、高耐圧のＭＩＳＦＥＴをその他の半導体素子から電
気的に分離するためのフィールド絶縁膜下部に設けられ
たチャネルストッパ領域々を積極的に離隔することによ
シ、それらによる接合耐圧より声高いドレイン領域と半
導体基板とによる接合耐圧を利用することができるので
、高耐圧のＭＩＳＦＥＴの接合耐圧を向上することが！
きる。
以下、実施例とともに、不発Ｅ！Ａを詳細（説明する。
。
なお、全図において、同一機能を有するものは同一サ号
を付け、その〈シ返しの説明は省略する。
を付け、その〈シ返しの説明は省略する。
第１図は、本笑施例工を説明するためや高耐圧のＭｌ、
８ＦＥＴを備えた半導体集積回路装置の要部平面図であ
り、第２図は、第１図のＩ［＝１［切断線における断面
図である。なお、第１図は、その図面を明確にし、かつ
、児易くするために、各導電層間に設けられるべき層間
絶縁膜は図示しない。
８ＦＥＴを備えた半導体集積回路装置の要部平面図であ
り、第２図は、第１図のＩ［＝１［切断線における断面
図である。なお、第１図は、その図面を明確にし、かつ
、児易くするために、各導電層間に設けられるべき層間
絶縁膜は図示しない。
第１図および纂２図において、ｌｑシリ、コン単結晶か
、らなるｎ−型の半導体基板であり、半導体集積口、路
装置を構成するためのものである。２は半導体素子が形
成されるべき領域間の半導体基体１主面部に設けられた
フィールド絶Ｒ膜であり、半導体素子間を電気的に分離
するためのものである。これは、周知の基＆１表面の選
択的な熱酸化技術によりて形成すればよい。３はフィー
ルド絶縁膜２下部の半導体基板１主面部に設けられたｎ
型のチャネルストッパ・領域であり、寄生ＭＩＳによる
反転領域の形成を防止し、半導体素子間をより電気的に
分離するためのものである。このチャネルストッパ領域
３は、後述する高耐圧のＭＩＳＦＥＴのドレイン領域と
積極的に離隔して設けられており、高耐圧のＭＩＳＦＥ
Ｔの接合副圧を向上するようになっている。４は半導体
素子が形成されるべき領域の半導体基板１主面に設けら
れた絶縁膜で娶り、前記フィールド絶縁膜２に比べて極
めて薄いもので、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成するためのものである。５人は所定の絶縁膜４
およびフィールド絶縁膜２上部に設けられ、かつ、延在
してチャネルストッパ＠域３に達するフィールド絶縁膜
２上部に設けられたゲート電極であシ、ＭＩＳＦＥＴを
構成するためのものである。６Ａはゲート電＆５Ａの一
側端部のチャネルが形成されるべき領域と接続して半導
体基板１主面部に設けられたｐ＋型の半導体領域であり
、ソース領域（８）として使用されるもので、高耐圧の
ＭＩＳＦＥＴ″ｔｍ成するためのものである。６Ｂは所
定のフィールド絶縁膜２ｆｔ−介してゲート電極５人の
他側端部の半導体基板１主面部に設けられたｐ 型の半
導体領域であり、ドレイン領域の一部として使用される
もので、高耐圧のＭＩＳＦＥＴを構成するためのもので
ある。６Ｃは半導体領域６Ｂ、！：電気的に接続してそ
れを凹むように設けられ、かつ、その一部が高耐圧のＭ
ＩＳＰＥＴのチャネルが形成されるべき領域に接続され
てフィールド絶縁膜２０所定下部の半導体基板１主面部
例設けられたｐ−型の半導体領域であシ、ドレイン領域
の一部として使用されるもので、高耐圧のＭＩＳＦＩＩ
）Ｔを構成するためのものである。
、らなるｎ−型の半導体基板であり、半導体集積口、路
装置を構成するためのものである。２は半導体素子が形
成されるべき領域間の半導体基体１主面部に設けられた
フィールド絶Ｒ膜であり、半導体素子間を電気的に分離
するためのものである。これは、周知の基＆１表面の選
択的な熱酸化技術によりて形成すればよい。３はフィー
ルド絶縁膜２下部の半導体基板１主面部に設けられたｎ
型のチャネルストッパ・領域であり、寄生ＭＩＳによる
反転領域の形成を防止し、半導体素子間をより電気的に
分離するためのものである。このチャネルストッパ領域
３は、後述する高耐圧のＭＩＳＦＥＴのドレイン領域と
積極的に離隔して設けられており、高耐圧のＭＩＳＦＥ
Ｔの接合副圧を向上するようになっている。４は半導体
素子が形成されるべき領域の半導体基板１主面に設けら
れた絶縁膜で娶り、前記フィールド絶縁膜２に比べて極
めて薄いもので、主として、ＭＩＳＦＥＴのゲート絶縁
膜を構成するためのものである。５人は所定の絶縁膜４
およびフィールド絶縁膜２上部に設けられ、かつ、延在
してチャネルストッパ＠域３に達するフィールド絶縁膜
２上部に設けられたゲート電極であシ、ＭＩＳＦＥＴを
構成するためのものである。６Ａはゲート電＆５Ａの一
側端部のチャネルが形成されるべき領域と接続して半導
体基板１主面部に設けられたｐ＋型の半導体領域であり
、ソース領域（８）として使用されるもので、高耐圧の
ＭＩＳＦＥＴ″ｔｍ成するためのものである。６Ｂは所
定のフィールド絶縁膜２ｆｔ−介してゲート電極５人の
他側端部の半導体基板１主面部に設けられたｐ 型の半
導体領域であり、ドレイン領域の一部として使用される
もので、高耐圧のＭＩＳＦＥＴを構成するためのもので
ある。６Ｃは半導体領域６Ｂ、！：電気的に接続してそ
れを凹むように設けられ、かつ、その一部が高耐圧のＭ
ＩＳＰＥＴのチャネルが形成されるべき領域に接続され
てフィールド絶縁膜２０所定下部の半導体基板１主面部
例設けられたｐ−型の半導体領域であシ、ドレイン領域
の一部として使用されるもので、高耐圧のＭＩＳＦＩＩ
）Ｔを構成するためのものである。
ドレイン領域υは、半導体領域６Ｂと半導体領域６Ｃと
によって構成されるようになっている。この半導体領域
６Ｃは、特に、半導体基板１主面杵傍部における半導体
領域６Ｃと半導体基板１とのｐｎ接合部から半導体領域
６Ｃ内に形成される空乏領域の伸びを向上でき、サーフ
ェイスブレークダウンを抑制して高耐圧のＭＩＳＦＥＴ
の接合耐圧を向上するようになっている。そして、ドレ
イン領域■、特に、半導体領域６Ｃは、前述したように
、それを囲むように設けられたチャネルストッパ領域３
と積極的に離隔して設けられている。
によって構成されるようになっている。この半導体領域
６Ｃは、特に、半導体基板１主面杵傍部における半導体
領域６Ｃと半導体基板１とのｐｎ接合部から半導体領域
６Ｃ内に形成される空乏領域の伸びを向上でき、サーフ
ェイスブレークダウンを抑制して高耐圧のＭＩＳＦＥＴ
の接合耐圧を向上するようになっている。そして、ドレ
イン領域■、特に、半導体領域６Ｃは、前述したように
、それを囲むように設けられたチャネルストッパ領域３
と積極的に離隔して設けられている。
高耐圧のＭＩＳＦＥＴは、王として、絶縁膜４゜ゲート
電、極５Ａ、半導体領域６Ａによるソース領域（８）お
よび半導体領域６Ｂと半導体領域６Ｃによるドレイン領
域（ト）によって構成される。７はＭＩＳＦＥＴＱ等の
半導体素子を覆うように全面に設けられた絶縁膜であり
、半導体素子と後述する配線とを電気的に分離するため
のものである。絶縁膜７としては、例えばグラスフロー
を施すことのできるフォスフオシリケードガラス（Ｐ２
Ｏ）ｅ用いればよい。８は所定の半導体領域６Ａ、６Ｂ
上部の絶縁膜４，７を選択的に除去して設けられた接続
孔であシ、半導体素子間等を電気的に接続するためのも
のである。９社接続孔８を介して所定の半導体領域と電
気的に接続して絶縁膜７上部に設けられた配線でちり、
半導体素子間等を電気的に接続するためのものである。
電、極５Ａ、半導体領域６Ａによるソース領域（８）お
よび半導体領域６Ｂと半導体領域６Ｃによるドレイン領
域（ト）によって構成される。７はＭＩＳＦＥＴＱ等の
半導体素子を覆うように全面に設けられた絶縁膜であり
、半導体素子と後述する配線とを電気的に分離するため
のものである。絶縁膜７としては、例えばグラスフロー
を施すことのできるフォスフオシリケードガラス（Ｐ２
Ｏ）ｅ用いればよい。８は所定の半導体領域６Ａ、６Ｂ
上部の絶縁膜４，７を選択的に除去して設けられた接続
孔であシ、半導体素子間等を電気的に接続するためのも
のである。９社接続孔８を介して所定の半導体領域と電
気的に接続して絶縁膜７上部に設けられた配線でちり、
半導体素子間等を電気的に接続するためのものである。
次に、高耐圧のＭＩＳＦＥＴの接合耐圧特性について、
説明する。
説明する。
第３図および第４図は、高耐圧のＭＩ Ｓ Ｆ Ｅ Ｔ
の接合耐圧、特性を調べるために用意された半導体集積
回路装置、の要部断面図であり、第３図は、半導体領域
６Ｂ、６Ｃを囲むチャネルストッパ領域３を設けない場
合の断面図（以下、モデルＩという）、第４図は、半導
体領域６Ｂ、６Ｃを囲み半導体領域６Ｃと接続してチャ
ネルストッパ領域３を設は九場合の断面図（以下、モデ
ル■という）である。一般的には、集積度を向上するた
めに、・半導体領域６Ｃとチャ、ネルストッパ領域３と
を接続して設けるモデル亘の形態が採用されている。
の接合耐圧、特性を調べるために用意された半導体集積
回路装置、の要部断面図であり、第３図は、半導体領域
６Ｂ、６Ｃを囲むチャネルストッパ領域３を設けない場
合の断面図（以下、モデルＩという）、第４図は、半導
体領域６Ｂ、６Ｃを囲み半導体領域６Ｃと接続してチャ
ネルストッパ領域３を設は九場合の断面図（以下、モデ
ル■という）である。一般的には、集積度を向上するた
めに、・半導体領域６Ｃとチャ、ネルストッパ領域３と
を接続して設けるモデル亘の形態が採用されている。
第５図は、モデルｌと、モデルＩとを用いて調べた接合
耐圧特性を示す図である。
耐圧特性を示す図である。
第３図および第４図において、■は測定端子であり、接
合耐圧を測定するためのものである。１゜は電源、Ｇｌ
ｄ接地電位である。そして、半導体基板１は、Ｉ Ｘ
１０ Ｉ２〜４ Ｘ １０ ”［ａｔｍｓ／７：］程度
のｐ型不純物を導入し、半導体基板１主面近彷部は、Ｍ
ＩＳＦＥＴのしきい値電圧（以下、Ｖｔ１１という）調
整のために１×１０口〜５Ｘ １０”（ａｔｍｓ／ｄ〕
程度のｎ型不純物（例えば、リンイオン）を導入し、チ
ャネルストッパ領域３は、１．０Ｘ１０１５（ａｔｍｓ
ｌａ４ ）程度のｎ型不純物を導入して形成されてい
る。フィールド絶縁膜２の膜厚は、６０００〜８０００
（Ａ″ＪＪ程度縁膜４の膜厚は、４ｏｏ〜６０．０（
Ａ）程度である。９Ａは絶縁膜７上部に設けられた配線
であり、該配線９Ａ１絶縁膜７．フイールド絶Ｒ膜２お
よび半導体基板ｌによる寄生ＭＩ８を構成するためのも
のである。
合耐圧を測定するためのものである。１゜は電源、Ｇｌ
ｄ接地電位である。そして、半導体基板１は、Ｉ Ｘ
１０ Ｉ２〜４ Ｘ １０ ”［ａｔｍｓ／７：］程度
のｐ型不純物を導入し、半導体基板１主面近彷部は、Ｍ
ＩＳＦＥＴのしきい値電圧（以下、Ｖｔ１１という）調
整のために１×１０口〜５Ｘ １０”（ａｔｍｓ／ｄ〕
程度のｎ型不純物（例えば、リンイオン）を導入し、チ
ャネルストッパ領域３は、１．０Ｘ１０１５（ａｔｍｓ
ｌａ４ ）程度のｎ型不純物を導入して形成されてい
る。フィールド絶縁膜２の膜厚は、６０００〜８０００
（Ａ″ＪＪ程度縁膜４の膜厚は、４ｏｏ〜６０．０（
Ａ）程度である。９Ａは絶縁膜７上部に設けられた配線
であり、該配線９Ａ１絶縁膜７．フイールド絶Ｒ膜２お
よび半導体基板ｌによる寄生ＭＩ８を構成するためのも
のである。
第５図におｈて、横軸は、半導体領域６ｃ形成のために
導入され比不純物ｉ （Ｘ １０１３（、ａｔｍｓ／−
〕・）、縦軸は、接合耐圧、すなわち、ブレークダウン
電圧（−Ｖ）を示したものである。データ（１）は、、
モデルＩおよびモデルＩにおける牛導体頒域６Ｂ（ｐ”
）と半導体領域６ｃ（ｐ−）とによる接合耐圧、データ
（２）は、モデル！およびモデル五における半導体領域
６Ｂ（ｐ”）と半導体基板１ （ｎ−）とによる接合耐
圧、データ（３）は、モデルｌにおける半導体領域６
Ｂ （ｐ＋）と半導体領域６Ｃ（１））と半導体基板１
（ｎ−）とによる接合耐圧、データ（４）は、モデル
Ｉにおける半導体領域６Ｂ（ｐ）と半導体領域６Ｃ（ｐ
）とチャネルストッパ領域３（ｎ）と半導体基板１ （
ｎ ）とによる接合耐圧を示したものである。
導入され比不純物ｉ （Ｘ １０１３（、ａｔｍｓ／−
〕・）、縦軸は、接合耐圧、すなわち、ブレークダウン
電圧（−Ｖ）を示したものである。データ（１）は、、
モデルＩおよびモデルＩにおける牛導体頒域６Ｂ（ｐ”
）と半導体領域６ｃ（ｐ−）とによる接合耐圧、データ
（２）は、モデル！およびモデル五における半導体領域
６Ｂ（ｐ”）と半導体基板１ （ｎ−）とによる接合耐
圧、データ（３）は、モデルｌにおける半導体領域６
Ｂ （ｐ＋）と半導体領域６Ｃ（１））と半導体基板１
（ｎ−）とによる接合耐圧、データ（４）は、モデル
Ｉにおける半導体領域６Ｂ（ｐ）と半導体領域６Ｃ（ｐ
）とチャネルストッパ領域３（ｎ）と半導体基板１ （
ｎ ）とによる接合耐圧を示したものである。
第５図から明らかなよりに、モデルＩは、半導体領域６
Ｃ形成のために導入された不純物量が１．５Ｘ １０”
〜２．５Ｘ １０” （ａｔｍｓ／、−Ｊ ：）程度
で８０（Ｖ）程度の接合耐圧を得ることができる。それ
以下では、導入された不純物量が少ないために、半導体
領域６Ｂ端部において電界が緩和されないので、この部
分でブレークダウンが生じ、接合耐圧は劣化する。また
、それ以上では、導入された不純物量の増加によって、
半導体領域６Ｂの底部と半導体基板ｌとの接合耐圧に比
べ、半導体領域６Ｃと半導体基板１との接合耐圧が低く
なるので、結果的に後者によってモデルｌの接合耐圧が
決定される。
Ｃ形成のために導入された不純物量が１．５Ｘ １０”
〜２．５Ｘ １０” （ａｔｍｓ／、−Ｊ ：）程度
で８０（Ｖ）程度の接合耐圧を得ることができる。それ
以下では、導入された不純物量が少ないために、半導体
領域６Ｂ端部において電界が緩和されないので、この部
分でブレークダウンが生じ、接合耐圧は劣化する。また
、それ以上では、導入された不純物量の増加によって、
半導体領域６Ｂの底部と半導体基板ｌとの接合耐圧に比
べ、半導体領域６Ｃと半導体基板１との接合耐圧が低く
なるので、結果的に後者によってモデルｌの接合耐圧が
決定される。
モデル夏は、半導体領域６Ｃ形成のために導入された不
純物量が１．５Ｘ１０”〜２．０Ｘ１０１３［： ａ
ｔｍｓ／ａｌ ）程度でモデルＩと同様に８０ ［：Ｖ
］程度の接合耐圧を得ることができる。それ以下では、
モデルＩと同様に接合耐圧性劣化する。また、それ以上
では、導入された不純物量の席′加によって、半導体領
域６Ｂの底部と半導体基板１および半導体領域６Ｂと半
導体領域６Ｃとの接合耐圧に比べ・半導体領域６Ｃとチ
ャネルストッパ領域３との接合耐圧が低くなるので、結
果的に扱者によってモデルＩの接合耐圧が決定される。
純物量が１．５Ｘ１０”〜２．０Ｘ１０１３［： ａ
ｔｍｓ／ａｌ ）程度でモデルＩと同様に８０ ［：Ｖ
］程度の接合耐圧を得ることができる。それ以下では、
モデルＩと同様に接合耐圧性劣化する。また、それ以上
では、導入された不純物量の席′加によって、半導体領
域６Ｂの底部と半導体基板１および半導体領域６Ｂと半
導体領域６Ｃとの接合耐圧に比べ・半導体領域６Ｃとチ
ャネルストッパ領域３との接合耐圧が低くなるので、結
果的に扱者によってモデルＩの接合耐圧が決定される。
さらに、モデル■においては、半導体軸板６Ｃとチャネ
ルストッパ領域３との接合耐圧がチャネルストッパ領域
３の不純物濃度に依存し、その不純物霞度が篩くなると
、接合耐圧はさらに劣化する。
ルストッパ領域３との接合耐圧がチャネルストッパ領域
３の不純物濃度に依存し、その不純物霞度が篩くなると
、接合耐圧はさらに劣化する。
従ｖて、モデルＩとモデル■との接合耐圧を比較した場
合に、特に、半導体領域６Ｃ形成のために導入する不純
物量が２．ＯＸ １０ ” ［ａｔｍａ７讐］程度以上
において、モデルｌの方が高い接合耐圧を備えているこ
とになる。すなわち、高耐圧の■Ｉ ５ＦＥＴＱは、ド
レイン領域０とチャネルストッパ領域とを積極的に離隔
することによシ、接合耐圧を向上することができる。
合に、特に、半導体領域６Ｃ形成のために導入する不純
物量が２．ＯＸ １０ ” ［ａｔｍａ７讐］程度以上
において、モデルｌの方が高い接合耐圧を備えているこ
とになる。すなわち、高耐圧の■Ｉ ５ＦＥＴＱは、ド
レイン領域０とチャネルストッパ領域とを積極的に離隔
することによシ、接合耐圧を向上することができる。
また、前記ゲート電極５人は、延在してチャネルストッ
パ領域３に達するフィールド絶縁膜２上部に設けられて
いるために、ドレイン領域（へ）側の半導体基板１主面
２図示してないが配線９上部に設けるパッジベージ百ノ
膜等に帯電する不要な高電位の電荷が、寄生ＭＩ８を介
してンース領域（Ｓ）側に流れ込む、所謂、寄庄ＭＩａ
ｔ流バスを防止することができる。
パ領域３に達するフィールド絶縁膜２上部に設けられて
いるために、ドレイン領域（へ）側の半導体基板１主面
２図示してないが配線９上部に設けるパッジベージ百ノ
膜等に帯電する不要な高電位の電荷が、寄生ＭＩ８を介
してンース領域（Ｓ）側に流れ込む、所謂、寄庄ＭＩａ
ｔ流バスを防止することができる。
第６図は、本発明の実施例■を説明するための高耐圧の
ＭＩＳＦＥＴを備えた半導体集積回路装置の要部断面図
であり、第７図は、第６図の■−■切断線における断面
図である。なお、第６図は、その図面を８Ａ確にし、か
つ、見易くするために、各導電層間に設けられるべき居
間絶縁膜は図示しない。
ＭＩＳＦＥＴを備えた半導体集積回路装置の要部断面図
であり、第７図は、第６図の■−■切断線における断面
図である。なお、第６図は、その図面を８Ａ確にし、か
つ、見易くするために、各導電層間に設けられるべき居
間絶縁膜は図示しない。
本実施例は、前記実施例１の高耐圧のＭＩＳＦＥＴにお
いて、ゲート１！極５人のマスク合せズレによるチャネ
ル長のバラツキを防止するためのものである。
いて、ゲート１！極５人のマスク合せズレによるチャネ
ル長のバラツキを防止するためのものである。
第６図および第７図において、５Ｂは滴定の絶縁膜４お
よびフィールド絶縁膜２上部に設けられ、かつ、延在し
てチャネルストッパ領域３に達する絶縁膜２上部に設け
られたゲート１！極であり、高耐圧ＭＩＳＦＥＴｔｌ−
構成するためのものである。
よびフィールド絶縁膜２上部に設けられ、かつ、延在し
てチャネルストッパ領域３に達する絶縁膜２上部に設け
られたゲート１！極であり、高耐圧ＭＩＳＦＥＴｔｌ−
構成するためのものである。
６Ｄはゲート電極５Ｂの一側端部のチャネルが形成され
るべき領域と接続し、かつ、半導体領域６Ｃと電気的に
接続して半導体基板１主面部に設けられたｐ＋型の半導
体領域であり、ドレイン領域として使用されるもので、
高耐圧のＭＩＳＦＥＴを構成するためのものである。高
耐圧のＭＩＳＦＨＴＱは、主として、絶縁膜４．ゲート
電極５Ｂ。
るべき領域と接続し、かつ、半導体領域６Ｃと電気的に
接続して半導体基板１主面部に設けられたｐ＋型の半導
体領域であり、ドレイン領域として使用されるもので、
高耐圧のＭＩＳＦＥＴを構成するためのものである。高
耐圧のＭＩＳＦＨＴＱは、主として、絶縁膜４．ゲート
電極５Ｂ。
半導体領域６Ａによるンース佃域（Ｓ）および半導体領
域６Ｂと半導体領域６Ｃと半導体領域６Ｄとによるドレ
イン領域０によって形成される。すなわち、ＭＩＳＦＥ
ＴＱの半導体領域６Ａと半導体領域６Ｄとは、ゲート電
極５およびフィールド絶縁膜２を耐不純物導入のための
マスクとして用い、イオン注入技術によりて形成するこ
とにより、■Ｉ ８ＦＥＴＱのチャネル長のバラツキを
防止することができる。そして、前記実施例１と同様に
、ドレイン領域０、特に、半導体領域６Ｃは、それを囲
むように設けられたチャネルストッパ領域３と積極的に
離隔して設けられている。さらに、ＭＩＳＦＥＴＱの接
合耐圧が半導体領域６Ｄとチャネルストッパ領域３とで
決まらないように、それらを積極的に離隔して設けられ
ている。
域６Ｂと半導体領域６Ｃと半導体領域６Ｄとによるドレ
イン領域０によって形成される。すなわち、ＭＩＳＦＥ
ＴＱの半導体領域６Ａと半導体領域６Ｄとは、ゲート電
極５およびフィールド絶縁膜２を耐不純物導入のための
マスクとして用い、イオン注入技術によりて形成するこ
とにより、■Ｉ ８ＦＥＴＱのチャネル長のバラツキを
防止することができる。そして、前記実施例１と同様に
、ドレイン領域０、特に、半導体領域６Ｃは、それを囲
むように設けられたチャネルストッパ領域３と積極的に
離隔して設けられている。さらに、ＭＩＳＦＥＴＱの接
合耐圧が半導体領域６Ｄとチャネルストッパ領域３とで
決まらないように、それらを積極的に離隔して設けられ
ている。
次に、高耐圧のＭＩ８１Ｔ、特に半導体領域６Ｄとチャ
ネルストッパ領域とが接合した場合における接合耐圧特
性について、説明する。
ネルストッパ領域とが接合した場合における接合耐圧特
性について、説明する。
第８図は、本発明の実施例■を説明するための高耐圧の
ＭＩＳＦＥＴの接合特性を示す図でおる。
ＭＩＳＦＥＴの接合特性を示す図でおる。
第８図において、横軸は、チャネルストッパ領域３形成
のために導入された不純物ｉ１：（ＸＩＯ”（ａｔｍｓ
／ｆｆｌ 〕、鞭軸は、接合耐圧、すなわち、フ゛レー
クダウン電圧［−Ｖ ）？示したものである。
のために導入された不純物ｉ１：（ＸＩＯ”（ａｔｍｓ
／ｆｆｌ 〕、鞭軸は、接合耐圧、すなわち、フ゛レー
クダウン電圧［−Ｖ ）？示したものである。
データ（５）は、半導体領域６ Ｄ （ｐ”）とチャネ
ルストッパ領域３（ｎ）とによる接合耐圧、データ（６
）は、多結晶シリコン膜（例えば、ゲート電杼５Ａ、５
Ｂ）。
ルストッパ領域３（ｎ）とによる接合耐圧、データ（６
）は、多結晶シリコン膜（例えば、ゲート電杼５Ａ、５
Ｂ）。
フィールド絶縁膜２およびチャネルストツノく領域３に
よって構成される寄生ＭＩＳのＶｔｈ−データ（７）は
、配線９，９Ａ（第３図に示すモデルＩ［を参照）、絶
縁膜７．フィールド絶縁膜およびチャネルストッパ領域
３によって構成される寄生ＭＩＳのＶｔｈを示したもの
である０ 第８図から明らかなように、ＭＩＳＦＥＴＱとその他の
半導体素子との不髪な電流ノ（スを防止するために、チ
ャネルストッパ領域３形成のための不純物ｉｋを増加し
、寄生ＭＩＳのＶｔｈを高くすると、半導体領域６Ｄと
チャネルストツノく領域３とが接合した場合における接
合耐圧は、前記不純物量の増加とともに劣化する。従っ
て、高耐圧のＭＩＳＦＥＴＱの接合耐圧がその部分にお
いて沃１らないように、半導体領域６Ｄとチャネルスト
ッパ領域３とを積極的に離隔することにより、高耐圧の
ＭＩＳＦＥＴＱの接合耐圧を向上することができる。
よって構成される寄生ＭＩＳのＶｔｈ−データ（７）は
、配線９，９Ａ（第３図に示すモデルＩ［を参照）、絶
縁膜７．フィールド絶縁膜およびチャネルストッパ領域
３によって構成される寄生ＭＩＳのＶｔｈを示したもの
である０ 第８図から明らかなように、ＭＩＳＦＥＴＱとその他の
半導体素子との不髪な電流ノ（スを防止するために、チ
ャネルストッパ領域３形成のための不純物ｉｋを増加し
、寄生ＭＩＳのＶｔｈを高くすると、半導体領域６Ｄと
チャネルストツノく領域３とが接合した場合における接
合耐圧は、前記不純物量の増加とともに劣化する。従っ
て、高耐圧のＭＩＳＦＥＴＱの接合耐圧がその部分にお
いて沃１らないように、半導体領域６Ｄとチャネルスト
ッパ領域３とを積極的に離隔することにより、高耐圧の
ＭＩＳＦＥＴＱの接合耐圧を向上することができる。
（１）高耐圧のＭＩ８ＦＢＴｔ−偏えた半導体集積回路
装置において、高耐圧のＭＩ８１Ｉ″Ｂ ＋１＋のドレ
イン領域と、それを囲むように設けられたチャネルスト
ッパ領域とを離隔することによって、ドレイン領域とチ
ャネルストッパ領域との接合耐圧よりも高いドレイン領
域と半導体基板との扱き耐圧を利用することができるの
で、高耐圧のＰｖＩ Ｉ Ｓ Ｆ ＥＴの接合耐圧を向
上することができる。
装置において、高耐圧のＭＩ８１Ｉ″Ｂ ＋１＋のドレ
イン領域と、それを囲むように設けられたチャネルスト
ッパ領域とを離隔することによって、ドレイン領域とチ
ャネルストッパ領域との接合耐圧よりも高いドレイン領
域と半導体基板との扱き耐圧を利用することができるの
で、高耐圧のＰｖＩ Ｉ Ｓ Ｆ ＥＴの接合耐圧を向
上することができる。
（２＋ （１）によって、高耐圧のＭＩＳＦＥＴの接合
耐圧を向上できそのサイズを縮小しても充分な接合耐圧
を得ることができるので、高耐圧のＭＩＳＦＥＴを備え
た半導体集積回路装置の４Ｊ積度を向上することができ
る。
耐圧を向上できそのサイズを縮小しても充分な接合耐圧
を得ることができるので、高耐圧のＭＩＳＦＥＴを備え
た半導体集積回路装置の４Ｊ積度を向上することができ
る。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能でちることは勿論である。例えば、前記実施
例は、ｐチャネル型の高耐圧のＭＩＳＦＥＴを備えた半
導体集積回路装置に適用した場合について説明したが、
ｎチャネル型の高耐圧のＭ Ｉ Ｓ ＦＦ１Ｔを備えた
半専体集積回路装置、相桶型のＭ Ｉ Ｓ Ｆ ｋ、
Ｔ （Ｃｏｍｐｌｅｍｅｎ−１ａｒｙＭＩ８ＦＥＴ）の
高耐圧の、ＭＩＳＦＥＴを備えた半導体集積回路装置等
に適用してもよい。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能でちることは勿論である。例えば、前記実施
例は、ｐチャネル型の高耐圧のＭＩＳＦＥＴを備えた半
導体集積回路装置に適用した場合について説明したが、
ｎチャネル型の高耐圧のＭ Ｉ Ｓ ＦＦ１Ｔを備えた
半専体集積回路装置、相桶型のＭ Ｉ Ｓ Ｆ ｋ、
Ｔ （Ｃｏｍｐｌｅｍｅｎ−１ａｒｙＭＩ８ＦＥＴ）の
高耐圧の、ＭＩＳＦＥＴを備えた半導体集積回路装置等
に適用してもよい。
また、高耐圧のＭＩＳＦＥＴでなく、通常のＭＩＳＦＥ
Ｔ、例えば、入力保護回路のクランプ素子の接合耐圧を
向上させるために、ドレイン領域とチャネルストッパ領
域とを積極的に離隔してもよい。
Ｔ、例えば、入力保護回路のクランプ素子の接合耐圧を
向上させるために、ドレイン領域とチャネルストッパ領
域とを積極的に離隔してもよい。
第１図は、本発明の実施例工を説明するための高耐圧の
ＭＩ８ＦＢＴｔ−備えた半導体集積回路装置の要部平面
図、 第２図は、第１図のｎ−ｎ切断線における断面図、 第３図および第４図は、高耐圧のＭ Ｉ Ｓ Ｆ Ｅ
Ｔの接合耐圧特性を調べるために用意された半導体集積
回路装置の要部断面図、 第５図は、接合耐圧特性を示す図、 第６図は、本発明の実施例■を！ｉ２ ｌ３ＴＪするだ
めの高耐圧のＭＩＴＩ”ＥＴを備えた半導体集積回路装
置の要部断面図、 第７図は、第６図の■−■１切断線における断面図、 第８図は、本発明の実施例■を説明するだめの高耐圧の
ＭＩＳＦＥＴの接合耐圧％性を示す図でおる。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
３・・・チャネルストッパ領域、４．７・・・絶縁膜、
５Ａ。 ５Ｂ・・・ゲート電極、６Ａ・・・半導体領域（ソース
領域）、６Ｂ、６Ｃ，６Ｄ・・・半導体領域、８・・・
接続孔、９．９Ａ・・・配線 である。 代理人 弁理士 高 橋 明 夫 ） 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 、 、ｙ ／１０
ＭＩ８ＦＢＴｔ−備えた半導体集積回路装置の要部平面
図、 第２図は、第１図のｎ−ｎ切断線における断面図、 第３図および第４図は、高耐圧のＭ Ｉ Ｓ Ｆ Ｅ
Ｔの接合耐圧特性を調べるために用意された半導体集積
回路装置の要部断面図、 第５図は、接合耐圧特性を示す図、 第６図は、本発明の実施例■を！ｉ２ ｌ３ＴＪするだ
めの高耐圧のＭＩＴＩ”ＥＴを備えた半導体集積回路装
置の要部断面図、 第７図は、第６図の■−■１切断線における断面図、 第８図は、本発明の実施例■を説明するだめの高耐圧の
ＭＩＳＦＥＴの接合耐圧％性を示す図でおる。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
３・・・チャネルストッパ領域、４．７・・・絶縁膜、
５Ａ。 ５Ｂ・・・ゲート電極、６Ａ・・・半導体領域（ソース
領域）、６Ｂ、６Ｃ，６Ｄ・・・半導体領域、８・・・
接続孔、９．９Ａ・・・配線 である。 代理人 弁理士 高 橋 明 夫 ） 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 、 、ｙ ／１０
Claims (1)
- 【特許請求の範囲】 １、第１導１ａ厘の半導体基板の所定主面上部に絶縁膜
を介して設けられたゲート電極と、該ゲート電極両側部
の半導体基板主面部に、ソース領域またはドレイン領域
として使用される一対に設けられた第２導電型の第１半
導体領域とによって構成される絶縁ゲート型電界効果ト
ランジスタを備え、どちらか一方の前記第１半導体領域
と離隔し、かつ、絶縁ゲート型電界効果トラン、ジスタ
を囲むように、半導体基板の主面部にそれよりも高い不
純物濃度を有する第１導ｌｌ型の第２．半導体領域を具
備してなることを特徴とする半導体集積回路装置。 ２、前記第２半導体領域は、チャ・ネルストッパ領域で
あることを特徴とする特許請・求の範囲第１項記載の半
導体集積回路装置。 ３、どちらか一方の前記第１半導体領域は、所定の不純
物濃度の第３半導体領域と、それよりも低い不純物濃度
でそれと電気的に接続して第３半導体領域を囲むように
設けられた第４半導体仙域とによって構成されてなるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077783A JPS6083348A (ja) | 1983-10-14 | 1983-10-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19077783A JPS6083348A (ja) | 1983-10-14 | 1983-10-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083348A true JPS6083348A (ja) | 1985-05-11 |
Family
ID=16263552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19077783A Pending JPS6083348A (ja) | 1983-10-14 | 1983-10-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083348A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104158A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体集積回路装置 |
| JPS6342542A (ja) * | 1986-08-06 | 1988-02-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | デ−タパケット空間分割スイッチおよびデ−タパケットの交換方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441682A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Mis type semiconductor device |
| JPS55143047A (en) * | 1979-04-25 | 1980-11-08 | Nec Corp | Insulating separation method for semiconductor device |
-
1983
- 1983-10-14 JP JP19077783A patent/JPS6083348A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441682A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Mis type semiconductor device |
| JPS55143047A (en) * | 1979-04-25 | 1980-11-08 | Nec Corp | Insulating separation method for semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104158A (ja) * | 1985-10-31 | 1987-05-14 | Nec Corp | 半導体集積回路装置 |
| JPS6342542A (ja) * | 1986-08-06 | 1988-02-23 | アメリカン テレフオン アンド テレグラフ カムパニ− | デ−タパケット空間分割スイッチおよびデ−タパケットの交換方法 |
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