JPH07183898A

JPH07183898A - Ａｔｍ交換技術における不整順序のセル流に対して所定の順序を回復する方法

Info

Publication number: JPH07183898A
Application number: JP26553494A
Authority: JP
Inventors: Michael Reisch; ライシュミヒャエル; Klaus Ziemann; ツィーマンクラウス
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1993-10-29
Filing date: 1994-10-28
Publication date: 1995-07-21
Also published as: EP0651536A2; US5481536A; EP0651536A3

Abstract

(57)【要約】【目的】本発明の種々異なる接続（路）ないしコネク
ションに属し、一般的に大きさに従って配列（順序付
け）されているシーケンス（順序）番号を有しない複数
情報パケット（セル）を、各接続（路）ないしコネクシ
ョンに対してシーケンス番号が大きさに従って配列され
るように分類して整ったセル流を生成し、そして上記シ
ーケンス番号の分類によりセルの所要の時間順序を再形
成（回復）すること。【構成】供給されたセル流のセルからパス経路識別／
シーケンス番号信号（ＶＰＩ／ＳＮ）導出し再配列（順
序付け直し）制御部（ＲＣ）に供給し、ここにおいてセ
ルメモリ（ＣＭ）のアドレッシングのためのアドレス
（ＡＤＲ）を形成する、ここにおいて整えられたセル流
（ＯＯＣＳ）がセルメモリの出力側に形成されるように
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＴＭ交換技術における
不整順序のセル流に対しての所定の順序を回復する方法
に関する。

【０００２】

【従来の技術】そのような方法は例えばＡＴＭ交換技術
（ａｓｙｎｃｈｒｏｎｏｕｓｔｒａｎｆｅｒｍｏｄ
ｅ）にてスイッチング網に対して必要とされる。該スイ
ッチ網においては或１つの接続（路）ないしコネクショ
ンの各セルが種々のパス（経路）を介して概して種々の
走行遅延時間を以てスイッチ網を通過伝送される。ここ
において１つの接続（路）ないしコネクションとはバー
チャルパスとバーチャルチャネルの双方と解される。ス
イッチ網を介しての一般的に種々異なる伝搬走行遅延時
間のため、それぞれの接続（路）ないしコネクション
（それのセルはスイッチ網の入力側に急峻に上昇するシ
ーケンス番号を以て到来する）のセル流は一般的にスイ
ッチ網の出力側にて当該配列順序（のセル）を紛失、消
失することとなる。当該情報の時間的配列順序（セル）
の紛失、消失は許容されないので、各接続（路）ないし
コネクションに対するセルを次のように分類しなければ
ならない、即ちそれぞれの接続（路）ないしコネクショ
ンのセル流が再度上昇するシーケンス番号を有するよう
に分類しなければならない。

【０００３】

【発明の目的】本発明の目的ないし課題とするところは
種々異なる接続（路）ないしコネクションに属し、一般
的に大きさに従って配列（順序付け）されているシーケ
ンス（順序）番号を有しない複数情報パケット（セル）
を、各接続（路）ないしコネクションに対してシーケン
ス番号が大きさに従って配列されるように分類して整っ
たセル流を生成することにある。その際上記シーケンス
番号の分類によりセルの所要の時間順序を再形成（回
復）するものである。

【０００４】

【発明の構成】上記課題は請求項１の構成要件により解
決される。

【０００５】請求項２〜４は本発明の方法の有利な発展
形態に関する。

【０００６】

【実施例】次に図を用いて本発明を詳述する。

【０００７】図１には概して中央管理されたセルメモリ
ＣＭと、再配列（順序付け直し）制御部ＲＣとからなる
配列構成の概略的ブロックダイヤグラムを示す。ここに
おいてセルメモリＣＭ中には一般的に整っていない（乱
れた）順序配列のセル流ＩＣＳが読込まれ、上記メモリ
からは整った（適正）順序配列のセル流ＯＯＣＳが再び
読出される。それぞれの接続（路）ないしコネクション
に対するパス経路識別子ＶＰＩ（ｖｉｒｔｕａｌｐａ
ｔｈｉｄｅｎｔｉｆｉｅｒ）及びそれぞれの接続
（路）ないしコネクションの１つの所定のデータセルに
対するシーケンス番号ＳＮ（ｓｅｑｕｅｕｃｅｎｕｍ
ｂｅｒ）が到来セル流ＩＣＳのセルから導出される。再
配列（順序付け直し）制御部ＲＣにおいてはアドレスＡ
ＤＲが形成され、ここにおいて、一般的に乱れた（整っ
ていない）順序配列のセルＩＣＳから１つの整った（適
正）順序配列のセル流が形成される。ここで、セルメモ
リＣＭにおいてはスイッチ網から送出されるセルが一時
（中間）記憶される。セル流再配列（順序付け直し）は
中央メモリから読込ー、読出過程の制御を介して行われ
る。

【０００８】以下の説明に対して仮定してあるところに
よれば、場合により生じる冗長セル（これは例えば冗長
に構成されたスイッチ網により生じる）は既にセル流Ｉ
ＣＳから除外されている。

【０００９】本発明の方法の説明上、図２にはセルメモ
リＣＭと詳細に示す再配列（順序付け直し）制御部とか
らなる配置構成が示してある。ここで、再配列（順序付
け直し）制御部は実質的に次のものを備える、即ち、固
定的に設定された数のエントリを有する時間超過ー待機
（待ち合わせ）回路ＴＯＱ、出力待機（待ち合わせ）回
路ＯＱ、更なる待機（待ち合わせ）回路Ｑ，シーケンス
番号メモリＳＮＭ，アソシエーション（連想）メモリＣ
ＡＭ（ｃｏｎｔｅｎｔａｄｄｒｅｓｓａｂｌｅｍｅ
ｍｏｒｙ）、比較回路ＣＭＰ、インクリメント装置ＩＮ
Ｃ、マルチプレクサＭ１．．Ｍ４。

【００１０】時間超過待機（待ち合わせ）ないし監視回
路ＴＯＱはそれの一定数の素子に基づき、例えばシフト
レジスタにより実現され得、ここにおいて上記シフトレ
ジスタはー例えば４００のメモリ素子から構成される。
待ち合わせ（待機）回路ＯＱ及びＱは非固定的に設定さ
れた素子数を有する待ち合わせ（待機）回路（これは例
えばダイナミックに、ポインタを介して縦続接続された
メモリ素子により実現可能である）である。シーケンス
番号メモリＳＮＭは例えば１つの１２ビットーアドレス
によりアドレス制御可能であり、従って最大限４０９６
の、シーケンス番号のエントリ（こればそれぞれ例えば
それぞれ９ビット幅である）のエントリを有する。シー
ケンス番号の限られたビット幅例えばそれぞれ９ビット
に基づき、５１２の種々異なるシーケンス番号が可能で
ある。連想（アソシエーション）メモリＣＡＭは後述す
る理由により時間超過待機（待ち合わせ）ないし監視回
路ＴＯＱより多くの素子を有しなければならず、本事例
中では５１２の素子から成る。

【００１１】それぞれのセルのパス経路識別子ＶＰＩ＿
ＩはマルチプレクサＭ２を介して実際のパス経路識別子
ＶＰＩとしてシーケンス番号メモリＳＮＭのアドレス入
力側に通過伝送され得る。シーケンス番号メモリＳＮＭ
からはそれぞれのパス経路識別子に属する予期されるシ
ーケンス番号ＳＮ＿Ｅ（ＶＰＩ）がシーケンス番号メモ
リＳＮＭのデータ出力側ＤＯへ読出可能であり、比較回
路ＣＭＰを用いてそれぞれのセルのシーケンス番号ＳＮ
＿Ｉと比較可能である。比較結果Ｘは時間超過待機（待
ち合わせ）ないし監視回路ＴＯＱの始めにてパス経路識
別子ＶＰＩ＿Ｉと共にマーキングビットＸ１としてエン
トリされる。パス経路識別子に対して予期されるデータ
出力側ＤＯにおけるシーケンス番号ＳＮ＿Ｅ（ＶＰＩ）
はインターフェース回路ＩＮＣを介してメモリＳＭＮに
て１だけ増大可能であり、そしてマルチプレクサＭにリ
セット信号ＲＥＳＥＴ（リセット）が自由に加わる限
り、零にリセット可能である。シーケンス番号メモリＳ
ＮＭはここではたんに５１２の種々異なるシーケンス番
号を可能にするので、モジュロ５１２のインクリメント
（化）が行われる。時間超過待機（待ち合わせ）ないし
監視回路ＴＯＱの出力側におけるマーキングビットＸＯ
に依存して待ち合わせ（待機）回路Ｑの出力側における
パス経路識別子ＶＰＩ＿Ｏ又は待ち合わせ（待機）回路
Ｑの出力側におけるパス経路識別子ＶＰＩーＱがパス経
路識別子ＶＰＩ＿Ｓとして選択可能である。ここにおい
て、別の待ち合わせ（待機）回路Ｑの入力側にはパス経
路識別子ＶＰＩ＿０が供給可能である。制御信号ＩＮ／
ＯＵＴに依存してマルチプレクサＭ２を介してパス経路
識別子ＶＰＩ＿Ｉに対して択一的にシーケンス番号メモ
リＳＮＭのアドレス制御のためのパス経路識別子ＶＰＩ
＿Ｓも供給される。連想（アソシエーション）メモリＣ
ＡＭには入力アドレスＡＤＲ＿Ｉ、パス経路識別子ＶＰ
Ｉ＿Ｉ及びシーケンス番号ＳＮ＿Ｉが書き込まれるべき
データＷＲとして供給される。ここで、その都度書込ア
ドレスＷＡによりアドレッシングされる連想（アソシエ
ーション）メモリのデータセルが表される。入力アドレ
スＡＤＲ＿Ｉは例えばリングカウンタにて生ぜしめら
れ、これはセルメモリＣＭに対する書込アドレスとして
称される。連想（アソシエーション）メモリＣＡＭにお
いてはパス経路識別子ＶＰＩ＿Ｓ及び所属の予期される
シーケンス番号ＳＮ＿Ｅ（これらは共に連想（アソシエ
ーション）メモリＣＭにおけるサーチ基準尺度として加
わる）に対するアドレスＡＤＲが探索され得る（ＬＯＯ
Ｋ）。当該探索（サーチ）が成功した場合は連想（アソ
シエーション）メモリＣＡＭにて適中信号ＨＩＴが生ぜ
しめられ、相応のアドレスＡＤＲが連想（アソシエーシ
ョン）メモリＣＡＭのデータ出力側ＣＡＭ＿Ｏにて出力
される。適中信号ＨＩＴは同時に待ち合わせ（待機）回
路Ｑに対する転送信号ＨＩＴとしても用いられる。マル
チプレクサＭ４によっては入力アドレスＡＤＲ＿Ｉは出
力待ち合わせ（待機）回路ＯＱ内に直接書込可能であり
（テストセルＴＣが存在する限り）、そして出力側ＣＡ
ＭーＯにおけるアドレスは待ち合わせ（待機）回路ＯＱ
内へエントリ可能である（テストセルＴＣが存在しない
限り）。待ち合わせ（待機）回路ＯＱの出力側にはセル
メモリＣＭに対する読出アドレスＲＡＤＲが現れる。

【００１２】図３は本発明の方法ステップのフローチャ
ートを示す。ここにおいてセルサイクルの始めＳＴＡＲ
ＴにおいてテストセルＴＣ又は空きセルＥＣが生じてい
るかがチェックされる。テストセルＴＣが存在する場合
に対して、入力アドレスＡＤＲ＿Ｉは直接的に出力待ち
合わせ（待機）回路ＣＱ内に転送され、それぞれのセル
のパス経路識別子ＶＰＩ＿Ｉはセットされたマーキング
ビットＸＩ＝Ｉと共に時間超過待機（待ち合わせ）ない
し監視回路ＴＯＱ内にエントリされる。テストセルでは
ない空きセルが存在する場合に対して、それぞれのセル
のパス経路識別子ＶＰ＿Ｉがセットされたマーキングビ
ットＸＩ＝Ｉと共に時間超過待機（待ち合わせ）ないし
監視回路ＴＯＱ内にエントリされる。ここで１つのセル
は１つのテストセル又は１つの空きセルの識別のための
相応のマーキングを有する。

【００１３】テストセル及び空きセルの特別処理の後、
本来の方法プロセス過程は下記の動作過程から始まる、
即ちそれぞれのセルのパス経路識別子ＶＰＩ＿Ｉを有す
る接続（路）ないしコネクションに対して予期されたシ
ーケンス番号ＳＮ＿Ｅ（ＶＰＩ）がシーケンス番号メモ
リＳＮＭから読出され、そこで、それぞれのセルの予期
されるシーケンス番号ＳＮ＿Ｅ（ＶＰＩ）とシーケンス
番号ＳＮ＿Ｉの大きさが所定の領域値Ｒを超過するか否
かについてチェックされる。Ｒの領域超過が起こると相
応の誤り処理ＥＨＲ、セルの除去ＤＣ、時間超過待機
（待ち合わせ）ないし監視回路ＴＯＱ内へのセットされ
たマーキングビットＸＩ＝Ｉのエントリが行われる。こ
れに反してＲの領域超過が起こらない限り、入力アドレ
スＡＤＲ＿Ｉは連想（アソシエーション）メモリＣＡＭ
内にエントリされ、それぞれのセルのパス経路識別子Ｖ
ＰＩ＿Ｉは連想（アソシエーション）メモリＣＡＭ中と
時間超過待機（待ち合わせ）ないし監視回路ＴＯＱ内に
エントリされ、それぞれのセルのシーケンス番号ＳＮ＿
Ｉは連想（アソシエーション）メモリＣＡＭ内にエント
リされ、そして、セットされてないマーキングビットＸ
Ｉ＝０は時間超過待機（待ち合わせ）ないし監視回路内
にエントリされる。次いで、時間超過待機（待ち合わ
せ）ないし監視回路からはパス経路識別子ＶＰＩ＿０及
び所属のマーキングビットＸＯが読出され、そして、そ
れに引き続いて、マーキングビットがセットされている
か否かが調べられる。時間超過待機（待ち合わせ）ない
し監視回路ＴＯＱの出力側におけるマーキングビットＸ
Ｏがセットされていない（ＸＯ＝０）場合、シーケンス
番号メモリＳＮＭのアドレッシングに用いられる実際の
パス経路識別子ＶＰＩは時間超過待機（待ち合わせ）な
いし監視回路からのパス経路識別子ＶＰＩ＿０に等しく
セットされる。マーキングビットがセットされており
（ＸＯ＝１）更なる待ち合わせ（待機）回路Ｑが空きで
ある限り、新たなセルサイクルが開始される。マーキン
グビットはセットされているが更なる待ち合わせ（待
機）回路Ｑが空き状態でない限り、実際のパス経路識別
子ＶＰＩは付加的な待ち合わせ（待機）回路Ｑの出力側
に現れるパス経路識別子ＶＰＩ＿Ｑに等しくセットされ
る。実際のパス経路識別子ＶＰＩが設定されると直ち
に、連想（アソシエーション）メモリＣＡＭにてエント
リがサーチ（捜索）され、該エントリは実際のパス経路
識別子ＶＰＩ及びシーケンス番号メモリからの所属の予
期されたシーケンス番号ＳＮ＿Ｅ（ＶＰＩ）を有するも
のであり、ここで、適中信号ＨＩＴが生ぜしめられる
（そのようなエントリが存在する限り）。適中信号が存
在しない場合にはセル紛失に基づき誤り処理ＥＨＬが実
施され、それぞれの予期されるシーケンス番号ＳＮ＿Ｅ
（ＶＰＩ）がシーケンス番号メモリＳＮＭ内にて１だけ
高められ、実際のパス経路識別子ＶＰＩが更なる待ち合
わせ（待機）回路Ｑ内にエントリされる。適中信号ＨＩ
Ｔが存在する限り、それぞれのアドレスＡＤＲ（ＣＡＭ
（ＳＮ＿Ｅ（ＶＰＩ））が連想（アソシエーション）メ
モリＣＡＭにおける所期の（被探索エントリ）から出力
待ち合わせ（待機）回路ＯＱ内に読出され、それぞれの
予期されるシーケンス番号が１だけ高められる。更に出
力待ち合わせ（待機）回路ＯＱから読出アドレスＲＡＤ
Ｒが読出され、セルメモリＣＭの被読出セルのアドレッ
シングのために使用される。セル流ＩＣＳ内に更なるセ
ルが存在する限り、新たなセルサイクルが開始される。

【００１４】或１つの接続（路）ないしコネクションの
セルが許容されない長さに亘り遅延される危険を回避す
るため最大待機（待ち合わせ）時間例えば４００セルク
ロックが設定されるべきであり、ここにおいて最大出力
待ち合わせ（待機）回路はそれぞれスイッチ網の特性に
依存する。ここにおいて所属の時間間隔内にてセルが到
来しない場合、紛失されたものとして処理される（ＥＨ
Ｌ）。シーケンス番号メモリＳＮＭ及び比較回路ＣＭＰ
を用いてはそれぞれのセルが適正なシーケンス番号領域
内にあるか否かが識別される。そのような領域に対する
識別情報が必要であるのはシーケンス番号付与が、シー
ケンス番号のための可用のビットの有限個数のためサイ
クリックに例えば９ビットモジュロ５１２で行われるか
らである。各接続（路）ないしコネクションに対して例
えば逓昇するシーケンス番号に従って分類が行われる。
時間超過待機（待ち合わせ）ないし監視回路ＴＯＱはセ
ルの読出の制御にもちいられ、時間超過待機（待ち合わ
せ）ないし監視回路ＴＯＱから読出された接続（路）な
いしコネクションのセルがセルメモリ内にて最大伝送走
行遅延時間即ち４００セルクロック待機したことを指示
する。要するに時間超過待機（待ち合わせ）ないし監視
回路ＴＯＱによる伝送走行遅延時間はスイッチ網による
最大許容可能遅延に等しい選定さるべきである。シーケ
ンス番号ＳＮを有する或１つの接続（路）ないしコネク
ションのセルであって、シーケンス番号ＳＮ＋１を有す
る同一の接続（路）ないしコネクションのセルの後最大
遅延より大の遅延を以て到来する接続（路）ないしコネ
クションはもはや考慮されない。時間超過待機（待ち合
わせ）ないし監視回路から読出される、パス経路識別子
ＶＰＩー０を有する各接続（路）ないしコネクション
（のセル）に対して、ワーストケース（最悪事例）条件
下でも、次に（後続する）読出されるべきシーケンス番
号即ち予期されるシーケンス番号を有するシーケンス番
号ＳＮ＿Ｅはメモリ内に存在しなければならない（セル
紛失が生じていない限り）。セル紛失が生じている場合
には相応の誤り処理ＥＨＲが実施される。誤り処理ＥＨ
ＲないしＥＨＬは最も簡単な場合には単に１つの相応の
誤り通報から成る。入力アドレスＡＤＲ＿Ｉがリングカ
ウンタを用いて設定される場合、セルメモリＣＭにおけ
る先行（古い）エントリ及び場合により連想（アソシエ
ーション）メモリＣＡＭにおけるエントリが規則的にオ
ーバーライトされることが確保される。マーキングビッ
トＸＩはまさに次のような際零に等しくセットされる、
即ち相応のセルがセルメモリＣＭにて読出される場合換
言すれば、有効なデータセルがエントリされた場合、零
に等しくセットされる。シーケンス番号メモリＳＮＭ内
には各接続（路）ないしコネクション識別子ないしパス
経路識別子ＶＰＩに対して、実際のシーケンス番号のみ
換言すれば次に読出されるべきシーケンス番号ＳＮ＿Ｅ
（ＶＰＩ）が格納されている。

【００１５】新たにセットアップされる接続（路）ない
しコネクションに対してスイッチ網の入力側にて、各接
続（路）ないしコネクションに向けた零で始まるシーケ
ンス番号が付与されねばならない。それというのはリセ
ット信号ＲＥＳＥＴによりシーケンス番号メモリＳＮＭ
内にてシーケンス番号は同様に零から始まるからであ
る。シーケンス番号が零から始まるのを避けるべき場合
にはシーケンス番号メモリＳＮＭに対する付加的なアッ
プデートフェーズが設定されなければならず、上記フェ
ーズは基本的にすべて実現可能であるが比較的高い制御
コストを伴う。障害等の後、作動の再開の際当該の接続
（路）ないしコネクションの新たな形成の際におけるよ
うに手順プロセスが実現されるべきである。

【００１６】出力待ち合わせ（待機）回路ＯＱが必要で
あるのは１つのサイクルにて２つまでの読出されたセル
が生じ得、即ち、１つのテストセル及び１つの正規的に
読出されるデータセルが生じ得るからである。更なる待
ち合わせ（待機）回路ＯＱが必要であるのはセル欠落の
際、当該の接続（路）ないしコネクションに対して連想
（アソシエーション）メモリＣＡＭないしセルメモリＣ
Ｍにおいて時間超過待機（待ち合わせ）ないし監視回路
ＴＯＱ内にて存在している当該の接続（路）ないしコネ
クションのエントリにより１つの多くのセルがエントリ
されるからである。更なる待ち合わせ（待機）回路Ｑは
連想（アソシエーション）メモリにおける探索のための
セルサイクルにおいてのみ用いられ、上記セルサイクル
では連想（アソシエーション）メモリへのアクセスが自
由である。このことが成立つケースとしては１つのテス
トセルが持ち込まれる場合でそれの入力アドレスＡＤＲ
＿Ｉが直接出力待ち合わせ（待機）回路ＯＱ内にて書込
まれる場合、又はパス経路識別子ＶＰＩ＿０がセットさ
れたマーキングビットＸＯ＝０を以て時間超過待機（待
ち合わせ）ないし監視回路ＴＯＱから読出される場合で
ある。

【００１７】図４は本発明の方法の発展形態の説明用の
簡単化されたブロック接続図を示しており、以下詳述す
る変更を除いて図２に示すブロック接続図に相応する。

【００１８】一方では重要な相違点によれば、シーケン
ス番号メモリＳＮＭの代わりに用いられるシーケンス番
号メモリＳＮＭ′では実際のパス経路識別子ＶＰＩに対
して予期される各シーケンス番号ＳＮ＿Ｅ（ＶＰＩ）に
対してそれぞれのパス経路識別子ＶＰＩに対して存在す
るエントリ数Ｎ（ＶＰＩ）がセルメモリＣＮ内に記憶さ
れている。デクリメント／インクリメントユニットＤＩ
Ｃを用いてはデータ出力側ＤＯ′にその都度現れるそれ
ぞれの数Ｎ（ＶＰＩ）へはシーケンス番号メモリＳＮ
Ｍ′にて必要に応じてそれぞれ１つだけ低められ又は高
められ得る。

【００１９】更にさらなる待ち合わせ（待機）回路Ｑの
制御のため制限ユニットＱＣＴＲＬが設けられており、
該制限ユニットはシーケンス番号メモリＳＮＭ′のデー
タ出力側ど′における信号に依存して、又、適中（該
当）信号に依存して更なる待ち合わせ（待機）回路Ｑに
対する転送信号ＩＮＱを形成する。更に入力アドレスＡ
ＤＲ＿ＩはデマルチプレクサＤＭを介して連想（アソシ
エーション）メモリＣＡＭ内にエントリ可能、又は図
２に示すようにマルチプレクサＭ４を介して出力待ち合
わせ（待機）回路ＯＱ内にエントリ可能である。デマル
チプレクサＤＭ、マルチプレクサＭ４、マーキングビッ
トＸＩに対する入力側は所謂バイパス制御部ＣＴＲＬの
出力信号により制御される。バイパス制御部は入力信号
として比較回路ＣＭＰの出力信号と１つのテストセルＴ
Ｃの出現をシグナリングする信号とを受取る。

【００２０】図５に示すフローチャートを用いて本発明
の方法の発展形態を詳述する。図５に示すフローチャー
トは以下に述べる幾つかの方法ステップの点で図３にお
けるフローチャートとは相違する。而して、それぞれの
パス経路識別子に対して予期されるシーケンス番号ＳＮ
＿Ｅ（ＶＰＩ）のほかに付加的にそれぞれのパス経路識
別子のための存在するエントリの数Ｎ，Ｅ（ＶＰＩ）
が、セルメモリＣＭ内に共に記憶される。領域Ｒが超過
が起こっているか否かのチェックの後、それぞれのセル
のシーケンス番号ＳＮ＿Ｉが予期されるシーケンス番号
ＳＮ，Ｅのその都度のセルに相応するか否かの場合が区
別される。両シーケンス番号ＳＮ＿ＩとＳＮ＿Ｅが相応
しない（不一致）の場合には連想（アソシエーション）
メモリＣＡＭにおけるエントリ及び時間超過待機（待ち
合わせ）ないし監視回路ＴＯＱ内へのエントリのほかに
付加的に連想（アソシエーション）メモリＣＡＭへのア
クセスの数に対するカウント変数Ｓ及び数Ｎ（ＶＰＩ）
がそれぞれ１だけ高められる。両シーケンス番号が同じ
（一致する）場合換言すれば、それぞれのセルのシーケ
ンス番号が予期されるシーケンス番号に相応する場合、
入力アドレスＡＤＲ＿Ｉは直接的に出力待ち合わせ（待
機）回路ＯＱ内にエントリされる。更にマーキングビッ
トＸＩは時間超過待機（待ち合わせ）ないし監視回路の
入力側にてセットされ、それぞれのパス経路識別子ＶＰ
Ｉと共に当該入力側にて転送され、更に予期されるシー
ケンス番号ＳＮ＿Ｅが１だけ高められる。以下図３にて
既に示したように時間超過待機（待ち合わせ）ないし監
視回路から、パス経路識別子ＶＰＩ＿Ｏ及び所属のマー
キングビットＸＯが読出され、マーキングビットがセッ
トされているな否かが調べられた後、マーキングビット
ＸＯがセットされている場合には付加的待ち合わせ（待
機）回路Ｑが空き状態になっているか否かの問い合わせ
が行われる。そうでない場合、即ちマーキングビットＸ
Ｏがセットされていない場合には実際のパス経路識別子
ＶＰＩは時間超過待機（待ち合わせ）ないし監視回路Ｔ
ＯＱからのパス経路識別子ＶＰＩ＿Ｏに等しくセットさ
れる。付加的待ち合わせ（待機）回路が空きでない場
合、実際のパス経路識別子ＶＰＩは図３に示すように付
加的な待ち合わせ（待機）回路Ｑの出力側に現れるパス
経路識別子ＶＰＩ＿Ｑとなる。図３におけると異なっ
て、空きの付加的な待ち合わせ（待機）回路のパス経路
識別子ＶＰＩ＿Ｑはそれぞれのセルのパス経路識別子Ｖ
ＰＩ＿Ｉに等しくセットされる。そこで連想（アソシエ
ーション）メモリＣＡＭにおいてエントリが探索され
（ＬＯＯＫ）該エントリは実際のパス経路識別子ＶＰ
Ｉ及びシーケンス番号メモリＳＮＭからの所属の予期さ
れるシーケンス番号ＳＮ＿Ｅ（ＶＰＩ）を有し、適中
（当該）信号ＨＩＴを生じさせるものである。マーキン
グビットＸＯがセットされず、そして適中（当該）信号
ＨＩＴが行われる場合、そして、図３におけるようにセ
ル紛失に基づく誤り処理ＥＨＬが行われる場合、それぞ
れの予期されるシーケンス番号ＳＮ＿Ｅ（ＶＰＩ）が１
だけ高められ、実際のパス経路識別子ＶＰＩは更なる待
ち合わせ（待機）回路Ｑ内にエントリされる。適中（当
該）信号ＨＩＴが存在する限り、図３におけるようにア
ドレスＡＤＲ（ＣＡＭ（ＳＮ＿Ｅ（ＶＰＩ）））は連想
（アソシエーション）メモリＣＡＭにおける所期のエ
ントリから出力待ち合わせ（待機）回路ＯＱ内へ読出さ
れ、それぞれの予期されるシーケンス番号ＳＮ＿Ｅ（Ｖ
ＰＩ）はシーケンス番号メモリＳＮＭ内にて１だけ高め
られ、更に、付加的に時間超過待機（待ち合わせ）ない
し監視回路ＴＯＱの出力側にてマーキングビットＸＯが
セットされ、それぞれのパス経路識別子ＶＰＩのため存
在するエントリの数Ｎ（ＶＰＩ）はセルメモリＣＭ内に
て１だけ低められ、それにひきつづいて、そのつどのパ
ス経路識別子のため存在するエントリの数Ｎ（ＶＰＩ）
が１以上である場合、実際のパス経路識別子ＶＰＩは更
なる待ち合わせ（待機）回路Ｑ内にエントリされる。適
中（当該）信号ＨＩＴが存在せずマーキングビットＸＯ
がセットされている場合には適中（当該）信号ＨＩＴの
問い合わせと、更なる待ち合わせ（待機）回路Ｑ中への
エントリとの間には何等の手段ステップも講ぜられな
い。更に連想（アソシエーション）メモリＣＡＭへのア
クセスの数に対するカウント変数Ｓが１だけ高められ、
そして、更なる待ち合わせ（待機）回路Ｑが空きである
か否かの問い合わせと、カウント変数Ｓの問い合わせに
は何らかのステップ手段も講ぜられない（カウント変数
Ｓが連想（アソシエーション）メモリへのセルクロック
当たり最大可能なアクセスの数ｎを越えるまで）。数ｎ
を越えると、カウント変数Ｓは図５に示すように零に等
しくセットされ、出力待ち合わせ（待機）回路ＯＱから
読出され、アドレッシングのためにセルメモリＣＭの読
出さるべきセルが使用され、必要な場合新たなセルサイ
クルがスタートされる。

【００２１】入来するデータセルのパス経路識別子ＶＰ
Ｉ及び所属のシーケンス番号ＳＮ＿Ｅ（ＶＰＩ）はここ
で次ぎのような際のみ連想（アソシエーション）メモリ
ＣＡＭ内へエントリされる、すなわち入来するシーケン
ス番号が当該のパス経路識別子に対して予期されるもの
と異なる場合のみエントリされる。ここでシーケンス番
号は受容領域内に存在しなければならず、そうでない場
合は非有効（不適格）であると識別される。予期される
シーケンス番号と等しいその都度のシーケンス番号を有
する入来セルは連想（アソシエーション）メモリＣＡＭ
内にはエントリされない。セルがセルメモリＣＭ内に記
憶されるために用いられるアドレスは直接的に出力待ち
合わせ（待機）回路ＣＱ内に書込まれる。時間超過待機
（待ち合わせ）ないし監視回路ＴＯＱは依然として各々
の入来するセルごとに書込まれる。当該の入力アドレス
ＡＤＲ＿Ｉが既に出力待ち合わせ（待機）回路ＯＱ内に
書込まれているセルに相応するエントリはマーキングビ
ットＸによりマーキング表示される。ここで例えばＸ＝
０の意味するところは時間超過待機（待ち合わせ）ない
し監視回路ＴＯＱ内へのエントリされるようになったセ
ルはＣＡＭ内にエントリされていいということであり、
セットされたマーキングビットＸ＝１の意味するところ
は相応のセルの入力アドレスＡＤＲ＿Ｉは既に出力待ち
合わせ（待機）回路内にエントリされているということ
である。

【００２２】高い確率で適正順序で到来するセルの低い
データレートによる接続（路）ないしコネクションに対
して再配列（順序付け直し）制御部は一段に回避ないし
迂回される、換言すればそれにより惹起される遅延が小
さく待機される。高いデートの接続（路）ないしコネク
ションに対しては追い越し確率は大であり、同時に平均
セル間隔は時間超過待機（待ち合わせ）ないし監視回路
ＴＯＱによる伝送走行遅延時間に比して小である。その
種接続（路）ないしコネクションに対しては本発明の発
展形態なしでは当該プロセスにおける許容されない高い
ブロッキング確率を来す。

【００２３】場合により生じるブロッキングの説明上シ
ーケンス番号５，４，６，７，８，９が存在するものと
し、ここでシーケンス番号５を有するセルのみが順序を
乱しているいるのである。従って、シーケンス番号５を
有する最初に到来するセルは連想（アソシエーション）
メモリ内に書込まれる。シーケンス番号４を有するセル
は適正順序内に存在するものとして識別され、相応の入
力アドレスＡＤＲ＿Ｉは所謂バイパスを介して出力待ち
合わせ（待機）回路ＯＱに書込まれる。そこで後続する
セルは全体的な流入（入来）において高いレートの接続
（路）ないしコネクションのもとで時間超過待機（待ち
合わせ）ないし監視回路ＴＯＱ内にエントリされるパス
経路識別子が再び読出され、そして、上述の連想（アソ
シエーション）メモリアクセスを介してシーケンス番号
５を有するセルの読出アドレスＲＡＤＲが出力待ち合わ
せ（待機）回路ＯＱ内に書込かれる前に）。この時点で
はじめて当該の接続（路）ないしコネクションのシーケ
ンス番号が高められ得るので、シーケンス番号６，７，
８，９付きの後続のセルは全体的に適正順序で生起して
いるものとは識別されず、そのままでは（直接的に）更
に転送されない（シーケンス番号は適正順序で当該する
ものの）当該続（路）には有効でない。このことは時間
超過がどのように監視されるかに無関係に成立つ。而し
て、分類のため一時記憶されるセルは非有効性（脱落）
データの到来後初めて再び一時記憶メモリから読出され
得る。

【００２４】本発明の方法の発展形態は時間超過待機
（待ち合わせ）ないし監視回路ＴＯＱにより開始（イン
シアライズ）される、連想（アソシエーション）メモリ
ＣＡＭへのアクセスのほかに付加的にサーチ（探索）プ
ロセスが設定され、該プロセスによってはその都度のパ
ス経路識別子に対して予期されているシーケンス番号を
有する連想（アソシエーション）メモリ内に収納されて
いるセルを読出すことが可能になる（所属の時間超過待
機（待ち合わせ）ないし監視回路ＴＯＱが未だ完全には
時間超過待機（待ち合わせ）ないし監視回路ＴＯＱを通
過していないけれども）。このことは妥当なコストを以
て実施し得る、それというのは連想（アソシエーショ
ン）メモリはそのような手段なしでは未だ完全には負荷
（機能）されないからである。ことにバイパスー動作モ
ード事例が生じるようなセルサイクルでは有効としてマ
ーキングされたパス経路識別子が付加的に時間超過待機
（待ち合わせ）ないし監視回路ＴＯＱから読出されない
場合ＣＡＭアクセスが行われないこととなる尤も、回路
技術上の手法に基づき複数の例えば２つの連想（アソシ
エーション）メモリアクセスが可能であるけれども）。
以下述べるサーチ（探索）手法の目標は時間超過ー判定
尺度に基づき読出されるべきセルの数を最小化するため
その種セルサイクルにてできるだけ効率的に連想（アソ
シエーション）メモリを利用することである。可能な連
想（アソシエーション）メモリアクセス（サーチないし
エントリ）の数はｎで表される。未利用の連想（アソシ
エーション）メモリアクセスは更なる待ち合わせ（待
機）回路Ｑからパス経路識別子をサーチするために使用
され得る。そのようにして上述の障害メカニズムは本発
明の発展形態では回避され得る。サーチが成功した場
合、入力アドレスＡＤＲ＿Ｉは出力待ち合わせ（待機）
回路ＯＱ内に書込まれ、当該のセルは読出される。付加
的な待ち合わせ（待機）回路Ｑが空きである場合（この
ことは投入直後に起こる）未利用の連想（アソシエーシ
ョン）メモリアクセスに対して入来するセルのパス経路
識別子が利用される。

【００２５】本発明の方法の実施のため図１中ＲＣで示
す再配列（順序付け直し）制御部（これは基本的に少な
くとも図２ないし図４のエレメントを有する）は所謂カ
ストマ固有のＩＣ回路（ＡＳＩＣ）の形態で構成され得
る。その際シーケンス番号メモリとして構成される。

【００２６】

【発明の効果】本発明によれば種々異なる接続（路）な
いしコネクションに属し、一般的に大きさに従って配列
（順序付け）されているシーケンス（順序）番号を有し
ない複数情報パケット（セル）を、各接続（路）ないし
コネクションに対してシーケンス番号が大きさに従って
配列されるように分類して整ったセル流を生成し、そし
てその際上記シーケンス番号の分類によりセルの所要の
時間順序を再形成（回復）し得るという効果が奏され
る。

【図面の簡単な説明】

【図１】本発明の方法の説明のための概略的ブロック接
続図である。

【図２】ＨＰＮ発明の方法の実施に必要な装置構成例の
詳細回路図である。

【図３】本発明の方法のステップ過程のシーケンスダイ
ヤグラムを示す図である。

【図４】本発明の方法の発展形態の実施のための装置構
成の詳細回路図である。

【図５】本発明の方法の発展形態のプロセス過程のシー
ケンスダイヤグラムを示す図である。

【符号の説明】

ＣＭセルメモリＩＣＳセル流ＶＰＩパス経路識別子ＳＭシーケンス番号ＲＣ再配列（順序付け直し）制御部ＴＯＱ時間超過待機（待ち合わせ）ないし監視回路

Claims

【特許請求の範囲】

【請求項１】第１ステップにて、一般に整っていない
セル流（ＩＣＳ）をセルメモリ（ＣＭ）に供給し、上記
セル流の各１つのセルを、１つの入力アドレス（ＡＤＲ
−Ｉ）によりアドレッシングされるセルメモリ（ＣＭ）
のメモリ領域内に一時記憶し、第２ステップにおいて、それぞれのセルのパス経路識別
子（ＶＰＩ＿Ｉ）を以っての接続のため予期されるシー
ケンス番号をシーケンス番号メモリ（ＳＮＭ）から読出
し、そして、予期されるシーケンス番号（ＳＮＥ（ＶＰ
Ｉ））とそれぞれのセルのシーケンス番号（ＳＮ＿Ｉ）
との差の大きさが所定の領域値（Ｒ）を超過しているか
否かについてチェックし、第３ステップにおいて、領域超過の誤り処理（ＥＨ
Ｒ）、セルの除去（ＤＣ）、時間超過待機（待ち合わ
せ）ないし監視回路（ＴＯＱ）内へのセットされたマー
キングビット（ＸＩ＝Ｉ）のエントリを領域値（Ｒ）を
超過する限り行い、第４ステップにて連想（アソシエーション）メモリ（Ｃ
ＡＭ）内への入力アドレス（ＡＤＲ＿Ｉ）のエントリ、
それぞれのセルのパス経路識別子（ＶＰＩ＿Ｉ）の、連
想（アソシエーション）メモリと時間超過待機（待ち合
わせ）ないし監視回路（ＴＯＱ）双方内へのエントリ、
連想（アソシエーション）メモリ内へのそれぞれのセル
のシーケンス番号（ＳＮ＿Ｉ）のエントリ、時間超過待
機（待ち合わせ）ないし監視回路内への非セット状態の
マーキングビット（ＸＩ＝０）のエントリを領域値
（Ｒ）の超過が起こらない限り行い、第５ステップにて、時間超過待機（待ち合わせ）ないし
監視回路からパス経路識別子（ＶＰＩ＿０）及び所属の
マーキングビット（ＸＯ）を読出し、マーキングビット
がセットされているか否かを検出し第６ステップにてマ
ーキングビットがセットされていない限り（ＸＯ＝０）
シーケンス番号メモリのアドレッシングに用いられる実
際のパス経路識別子（ＶＰＩ）を時間超過待機（待ち合
わせ）ないし監視回路からのパス経路識別子（ＶＰＩ＿
０）に等しくセットし、そして、そうでない場合、更な
る待ち合わせ（待機）回路（Ｑ）が空き状態である際新
たなセルサイクルを開始し、又は、更なる待ち合わせ
（待機）回路が空き状態でない場合、実際のパス経路識
別子（ＶＰＩ）を、付加待ち合わせ（待機）回路（Ｑ）
の出力側に現れるパス経路識別子（ＶＰＩ＿Ｑ）に等し
くセットし、第７ステップにて連想（アソシエーション）メモリ（Ｃ
ＡＭ）にてエントリを探索（サーチ）し、該エントリは
実際のパス経路識別子（ＶＰＩ）及びシーケンス番号メ
モリからの所属の予期されるシーケンス番号（ＳＮ＿Ｅ
（ＶＰＩ））を有するものであり，そして、そのような
エントリが存在する場合は該当（適中）信号（ＨＩＴ）
を生成し、第８ステップにて誤り処理（ＥＨＬ）をセル紛失の故に
実施し、それぞれの予期されるシーケンス番号（ＳＮ＿
Ｅ（ＶＰＩ）をシーケンス番号メモリ（ＳＮＭ）にて１
だけ高め、そして、更なる待ち合わせ（待機）回路
（Ｑ）内への実際のパス経路識別子（ＶＰＩ）のエント
リを該当（適中）信号が存在しない場合実施し、第９ステップにて、該当信号（ＨＩＴ）が存在する限
り、アドレス（ＡＤＲ（ＣＡＭ（ＳＮ＿Ｅ（ＶＰ
Ｉ））））を連想（アソシエーション）メモリ（ＣＡ
Ｍ）における所期被探索のエントリから当該の出力待ち
合せ回路（ＣＱ）内へ読出しそれぞれの予期されるシー
ケンス番号（ＳＮ＿Ｅ（ＶＰＩ）をシーケンス番号メモ
リ（ＳＮＭ）内にて１だけ高め第１０ステップにて出力
待ち合わせ（待機）回路（ＣＱ）から読出アドレス（Ｒ
ＡＤＲ）を読出し、セルメモリ（ＣＭ）の読出さるべき
セルのアドレッシングのため使用し、それに引き続いて
必要な場合に新たなセルサイクルをスタート（ＳＴＡＲ
Ｔ）することを特徴とするＡＴＭ交換技術における不
整順序のセル流に対して所定の順序を回復する方法。
【請求項２】シーケンス番号メモリ（ＳＮＭ）中にそ
れぞれのパス経路識別子（ＶＰＩ）に対して予期される
シーケンス番号（ＳＮ＿Ｅ（ＶＰＩ））のほかに付加的
に夫々のパス経路識別子（ＶＰＩ）に対して存在する、
セルメモリ（ＣＭ）におけるエントリの数（Ｎ（ＶＰ
Ｉ））を記憶し、第２ステップにて付加的にそれぞれのパス経路識別子
（ＶＰＩ）のために存在するセルメモリ（ＣＭ）におけ
るエントリを、シーケンス番号メモリから読出し、第４ステップの前にそれぞれのシーケンス番号（ＳＮ＿
Ｉ）が予期されるシーケンス番号（ＳＮ＿Ｉ）のシーケ
ンス番号と一致するか否かをチェックし、そして、第４
ステップを下記により補充し、即ち上記チェックにて一
致しない限り、連想（アソシエーション）メモリ（ＣＡ
Ｍ）に対するアクセスの数に対するカウント変数（Ｓ）
及びそれぞれのパス経路識別子に対して存在するエント
リの数（Ｎ（ＶＰＩ））をシーケンス番号メモリにて１
だけ高め、そして、上記チェックにて一致する限りそれ
ぞれの入力アドレス（ＡＤＲ＿Ｉ）を直接的に出力待ち
合わせ（待機）回路（ＯＱ）内にエントリし、セットさ
れたマーキングビット（ＸＩ＝Ｉ）を時間超過待機（待
ち合わせ）ないし監視回路（ＴＯＱ）内に書込み、それ
ぞれの予期されるシーケンス番号（ＳＮ＿Ｅ）をシーケ
ンス番号メモリ（ＳＮＭ）内にて１だけ高め、第６ステップにて代替的に行う手段によればマーキング
ビットセットされていない（ＸＯ＝０）限り、実際のパ
ス経路識別子（ＶＰＩ）を時間超過待機（待ち合わせ）
ないし監視回路からのパス経路識別子（ＶＰＩー０）に
等しくセットし、そして、そうでない場合、更なる待ち
合わせ（待機）回路（Ｑ）が空きである場合実際のパス
経路識別子（ＶＰＩ）をそれぞれのセルのパス経路識別
子（ＶＰＩ＿Ｉ）に等しくセットし又は、更なる待ち合
わせ（待機）回路が空きでない場合実際のパス経路識別
子（ＶＰＩ）を付加的な待ち合わせ（待機）回路（Ｑ）
の出力側に現れるパス経路識別子（ＶＰＩー０）に等し
くセットし、第８ステップはマーキングビットがセットされていない
（ＸＯ＝０）場合のみ実施されるようにし、第９ステップに付加的にマーキングビット（ＸＯ＝１）
を時間超過待機（待ち合わせ）ないし監視回路（ＴＯ
Ｑ）の出力側にてセットし、それぞれのパス経路識別子
（ＶＰＩ）のために存在するセルメモリ（ＣＭ）におけ
るエントリを１だけ低め、それに引き続いて、それぞれ
のパス経路識別子（ＶＰＩ）に対してエントリの数（Ｎ
（ＶＰＩ））が１以上である場合、実際のパス経路識別
子（ＶＰＩ）を更なる待ち合わせ（待機）回路（Ｑ）内
にエントリし、第１０ステップの前に連想（アソシエーション）メモリ
（ＣＡＭ）へのアクセスの数に対するカウント変数
（Ｓ）を１だけ高め、それにひきつづいて、ステップ６
〜９を、カウント変数（Ｓ）がセルクロックごとに最大
可能な連想（アソシエーション）メモリへのアクセスの
数（ｎ）を越えるまで反復し、第１０ステップをカウント変数（Ｓ）が零に等しくセッ
トされることにより補充する請求項１記載の方法。
【請求項３】入力アドレス（ＡＤＲ＿Ｉ）を出力待ち
合わせ（待機）回路（ＯＱ）内に転送し、そして、それ
ぞれのセルが１つのテストセル（ＴＣ）から成る限り、
それぞれのセルのパス経路識別子（ＶＰＩ＿Ｉ）をセッ
トされたマーキングビット（ＸＩ＝Ｉ）と共に時間超過
待機（待ち合わせ）ないし監視回路（ＴＯＱ）内にエン
トリし、それぞれのセルがテストセル（ＴＣ）を有しない１つの
空きセル（ＥＣ）から成る限りセットされたマーキング
ビット（ＸＩ＝Ｉ）と共にエントリする請求項１又は２
記載の方法。
【請求項４】入力アドレス（ＡＤＲ＿Ｉ）はセットメ
モリ（ＣＭ）に対する書込アドレスとして、又、連想
（アソシエーション）メモリ（ＣＡＭ）に対する書込ア
ドレスとしても使用されるようにした請求項１から３ま
でのうちいずれか１項記載の方法。