JPH04291548A

JPH04291548A - 高速大容量マトリクス型時間分割ラベル交換方式

Info

Publication number: JPH04291548A
Application number: JP3056445A
Authority: JP
Inventors: Susumu Tominaga; 進富永
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-03-20
Filing date: 1991-03-20
Publication date: 1992-10-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送先が先頭に格
納されたフレーム、またはパケットの交換を行うラベル
交換システムに係り、さらに詳しくは既存のＸ．２５等
の可変長パケット（フレームリレー）と今後の公衆網の
標準となる固定長パケット（ＡＴＭセル）とを同一の装
置に収容して、統一的に交換を行う高速大容量マトリク
ス型時間分割ラベル交換方式に関する。

【０００２】

【従来の技術】音声等の実時間性を要求される情報を含
む大量のパケットを交換するパケット交換機においては
、従来入力ハイウェイと出力ハイウェイとを空間分割ス
イッチを介して接続する交換方式が用いられている。

【０００３】図１７はパケット交換方式の従来例である
。同図において、パケットが到着する全ての入力ハイウ
ェイ−１とパケットが送出される全ての出力ハイウェイ
−２との間のそれぞれの交点に、スイッチ３が設けられ
ている。制御回路４は各入力ハイウェイ−１から到着す
るパケットに格納されている宛先を受信回路５から抽出
して、その宛先に対応する出力ハイウェイ−２との交点
に設けられたスイッチ３を着信パケット相互の衝突を防
止しながら閉じることにより、パケットを対応する受信
回路５と送信回路６との間で転送させることになる。

【０００４】このような従来のはパケット交換機では、
例えば既存のＸ．２５のように一般にパケットは可変長
である。これに対して今後の公衆網の標準となるＩＳＤ
Ｎにおいては、パケットは固定長の非同期転送モード（
ＡＴＭ）セルであり、これら可変長と固定長のパケット
を同一の交換装置に収容して交換する場合には、多くの
問題点がある。

【０００５】次に最近の情報処理の高速化、複雑化に対
応してマルチプロセッサシステムの利用度が高まってい
る。このようなマルチプロセッサシステムではパケット
やセルという形式での通信システムと必ずしも対応しな
いが、プロセッサ間でのメッセージ、またはプロセッサ
とメモリの間のデータのやり取りが行われる。一般に従
来ではプロセッサ間通信は１本のバスのみを用いて行わ
れているが、バスの容量を大きくするという観点では、
プロセッサ間通信をローカルなネットワークを利用して
行うという方式が有望になると考えられる。

【０００６】

【発明が解決しようとする課題】上述のように、可変長
パケットとＡＴＭセルのような固定長パケットとを同一
の交換機に収容して、交換、伝送する場合には、多くの
問題点がある。まず固定長のパケットを交換するＡＴＭ
交換機を既存の伝送路に接続する場合には、可変長パケ
ットを伝送可能な伝送路にもかかわらず固定長のパケッ
トを用いるためにデータの分割損が生じ、伝送路の有効
利用が妨げられる。またＡＴＭ交換機に既存のパケット
端末を収容すると、パケットの組み立ておよび分解のや
り直し、すなわち固定長パケットの組み立て直しの処理
が必要となり、処理のオーバーヘッドが生じ、規模が拡
大し、処理が複雑になるという問題点がある。

【０００７】逆にＡＴＭ網等の固定長パケットの伝送路
において可変長パケットの収容を行う場合には、網の収
容部にパケットの組み立て・分解部が必要となり、同様
に規模の拡大、処理の複雑化という問題点が生ずる。

【０００８】さらに従来の可変長パケット網では、ソフ
トウェアで交換処理が行われているために処理能力が小
さく、大量のデータの交換処ができないという問題点も
ある。

【０００９】次に従来においては、マルチプロセッサ間
通信を大容量化するためにはメモリやＦＩＦＯを多数準
備し、それらの制御を行う必要があるために、規模の拡
大、および制御の複雑さにつながり、性能の低下を招く
という問題点があった。

【００１０】本発明は、第１に可変長パケットとＡＴＭ
セルのような固定長パケットとを同一の交換装置に収容
して、統一的な交換技術を用いて高速、大容量の交換を
可能とすることである。

【００１１】本発明の第２の課題は、第１の課題を解決
する交換方式を用いてマルチプロセッサシステムにおい
てプロセッサ間およびプロセッサとメモリとの間のリン
クをハード的に行うことにより、高速で大容量なマルチ
プロセッサ間通信パスを実現することである。

【００１２】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図はそれぞれ複数本の入力線と出力線
とを有し、該各入力線と各出力線との交点にバッファが
配置された複数のスイッチマトリクス１０を備え、デー
タ転送先が先頭に格納された可変長のフレームやパケッ
ト、または固定長セルをそれぞれ複数の入力ハイウェイ
（ＨＷ）と出力ハイウェイ（ＨＷ）との間で交換するマ
トリクス型ラベル交換システムにおける高速大容量マト
リクス型時間分割ラベル交換方式の原理ブロック図であ
る。

【００１３】図１において、入力フレーム分配手段１１
は入力ハイウェイ数に対応する、例えば入力ハイウェイ
数と同一の数だけ設けられ、各入力ハイウェイから入力
される可変長のフレームやパケット、または固定長セル
をスイッチマトリクス１０の個数に対応する個数、例え
ばスイッチマトリクスの個数と同一、あるいはその複数
倍に分割して、各スイッチマトリクス１０に分配する。

【００１４】次に出力フレーム組立手段１２は出力ハイ
ウェイの数に対応する個数、例えば出力ハイウェイ数と
同一の個数だけ設けられ、各スイッチマトリクス１０か
らの出力データを入力ハイウェイから入力された可変長
のフレームやパケット、または固定長セルの形式に組み
立てて、データ転送先としての出力ハイウェイに出力す
る。

【００１５】制御手段１３はこれら複数のスイッチマト
リクス１０、入力フレーム分配手段１１および出力フレ
ーム組立手段１２を制御して、複数のスイッチマトリク
ス１０へのデータの入出力を時間分割で連携させるもの
である。

【００１６】

【作用】本発明においては、可変長、または固定長のフ
レーム、またはセルのデータがスイッチマトリクス１０
の個数に対応する個数に分割され、各スイッチマトリク
スに分配される。例えば入力ハイウェイ−０から入力さ
れ、出力ハイウェイ−１に出力されるべきフレームは、
例えば１バイトずつのデータに分割され、各スイッチマ
トリクス１０の第１の入力線に与えられる。そして各ス
イッチマトリクス１０内の出力ハイウェイ−１に対応す
る出力フレーム組立手段１２に接続されている出力線と
の交点に配置されているバッファ、例えばＦＩＦＯに格
納される。このデータの分配は入力されるフレームのヘ
ッダを基準として行われるために、フレームが可変長で
あるか、固定長であるかに関係なく、例えば１バイトず
つのデータはその先頭から統一的な順序でスイッチマト
リクス１０内の同一位置のバッファに格納されることに
なる。

【００１７】そして制御手段１３の制御により、出力ハ
イウェイ−１に対応する出力フレーム組立手段１２によ
って、各スイッチマトリクス１０から出力された１バイ
トずつのデータが入力ハイウェイ−１から入力されたフ
レームの形式に組み立てられて、出力ハイウェイ−１に
出力されることになる。

【００１８】これによって、スイッチマトリクス１０を
介してのデータの転送は、全てのスイッチマトリクスで
１回のデータ転送が行われる間に実行されればよいこと
になるので、低速度のハードウェアを用いても高速度の
交換を行うことができることになる。またデータが分割
されて交換が行われるために、各スイッチマトリクスの
扱うデータ量が小さくとも、全体として大容量の交換が
実現できる。

【００１９】

【実施例】図２は本発明のラベル交換方式を用いる交換
システムの全体構成ブロック図である。同図において、
通信システムは複数の入力線と複数の出力線とのそれぞ
れの交点にバッファ、例えばＦＩＦＯを備えたスイッチ
マトリクス２０Ｏ　〜２０ｉ　を中心として構成されて
いる。

【００２０】図２において入力ハイウェイ（ＨＷ）が８
本の場合が示されているが、各入力ハイウェイに対して
、図１における入力フレーム分配手段１１に相当する、
例えばヘッダラッチ２１０　、ラッチ２２００〜２２０
ｉが設けられている。

【００２１】また図２では出力ハイウェイ（ＨＷ）が０
からｍの（ｍ＋１）本の場合が示されているが、各出力
ハイウェイに対して出力フレーム組立手段１２に相当す
るハイウェイコントローラ（ＨＣＮＴ）が設けられ、例
えば出力ＨＷ−０に対するハイウェイコントローラ２３
Ｏ　（ＨＣＮＴ０）はアービタ２４Ｏ　、ラッチ２５Ｏ
Ｏ〜２５０ｉ、およびセレクタ２６Ｏ　で構成されてい
る。そしてアービタ２４Ｏ　はバス対応の転送制御部２
７Ｏ　、転送要求と転送可部２８Ｏ　、及び読出クロッ
ク部２９Ｏ　から構成されている。

【００２２】さらに制御手段１３に相当して、メインコ
ントローラ（ＭＣＮＴ）３０、およびクロック生成回路
３１Ｏ　〜３１７　が設けられ、ＭＣＮＴ３０はヘッダ
格納部３２、アービトレーションテーブル３３、および
転送バッファ選択部３４から構成されている。

【００２３】図２において、例えば入力ハイウェイ−０
から可変長、または固定長のフレームが入力されると、
まずそのヘッダがヘッダラッチ２１Ｏ　にラッチされ、
各スイッチマトリクス２０Ｏ　〜２０ｉ　に与えられる
と共に、ＭＣＮＴ３０内のヘッダ格納部３２に与えられ
る。そして後述するように、フレームのデータは例えば１バ
イトずつ、クロック生成回路３１Ｏ　〜３１７　の発生
するクロックに応じてラッチ２２ＯＯ〜２２０ｉを介し
てスイッチマトリクス２０Ｏ　〜２０ｉ　に分配される
。分配されたデータは各スイッチマトリクスの第１の入
力線から入力される。そしてこのフレームが、例えば出
力ハイウェイ−０に出力されるべきものである場合には
、出力ハイウェイ−０に対応するハイウェイコントロー
ラ（ＨＣＮＴ０）２３Ｏ　内の各ラッチ２５ＯＯ〜２５
０ｉに接続された出力線との交点に配置されているバッ
ファ、例えばＦＩＦＯに格納される。

【００２４】このバッファ内のデータの格納量は、ＭＣ
ＮＴ３０内のアービトレーションテーブル３３によって
管理される。このテーブルには各バッファのデータ量が
管理されており、蓄積されたデータは転送バッファ選択
部３４、およびアービタ２４Ｏ　（ＡＲＢ０）の制御に
よってラッチ２５ＯＯ〜２５０ｉに転送され、それらの
データはセレクタ２６Ｏ　によって選択されて、入力ハ
イウェイ−０から入力された形式に組み立てられて出力
ハイウェイ−０に出力される。

【００２５】図２においてクロック生成回路３１Ｏ　〜
３１７　が生成するクロックは、例えば等間隔の時差の
あるクロックである。これらのクロックは、例えばシス
テム全体の基本クロックの周波数と４０　ＭＨｚとする
と、そのシステム基本クロックの入力ハイウェイ数（Ｎ
）分の１の周波数、すなわち図２では１／８　の周波数
５００ＫＨｚを持ち、　３６０度×１／Ｎ、４５度ずつ
ずれたクロックである。そこでスイッチマトリクス２０
Ｏ　〜２０ｉ　には、３６０　度×１／Ｎだけずれたク
ロックに基づいて分割されたデータが入力される（ただ
し、読出クロックのタイミングは書込用とは異なる）。

【００２６】図３はスイッチマトリクスの実施例の構成
ブロック図である。同図において図２のスイッチマトリ
クス２０ｉ　の詳細構成と、そのスイッチマトリクスと
ハイウェイコントローラ（ＨＣＮＴ）２３Ｏ　，２３ｍ
　内のアービタ２４Ｏ　，２４ｍ　との間の信号線が示
されている。

【００２７】図３において、スイッチマトリクス２０ｉ
　は入力ハイウェイ−０〜ｎと出力ハイウェイ−０〜ｍ
との交点に当たるクロスポイントバッファ４０Ｏ　ｍ　
，・・・４０Ｏ　１　、４０ＯＯ，・・・４０ｎ　ｍ　
，・・・４０ｎ　１　、４０ｎ　Ｏ　を中心として構成
されている。そして入力データを一時ラッチするための
ラッチ４１Ｏ　〜４１ｎ　、図２のヘッダラッチ２１Ｏ
　〜２１７　からのヘッダをラッチするためのヘッダラ
ッチ４２Ｏ　〜４２ｎ　、および出力データを一時的に
格納するラッチ４３Ｏ　〜４３ｍ　を備えている。

【００２８】スイッチマトリクスの入力線と出力線との
交点に備えられているクロックポイントバッファからは
、各バッファ内のデータ蓄積量を各ハイウェイコントロ
ーラ（ＨＣＮＴ）に通知するための蓄積監視結果通知線
が設けられている。例えば出力ハイウェイ−０用のＨＣ
ＮＴ２３Ｏ　内のアービタ２４Ｏ　（ＡＲＢ０）には、
出力ハイウェイ−０に出力すべきデータを蓄積している
クロスポイントバッファ４０ＯＯ〜４０１　Ｏ　，・・
・４０ｎ　Ｏ　のそれぞれから蓄積監視結果通知線（４
０ＯＯとの間がＳＷｉ　〜ＲＥＱ００）が接続されてい
る。また各アービタからは、スイッチマトリクス内の出
力データを一時的に格納するためのラッチに対して、読
み出しクロック線が接続されている。例えばアービタ２
４Ｏ　（ＡＲＢ０）からは、出力ハイウェイ−０への出
力データを一時的に格納するためのラッチ４３Ｏ　へ、
読み出しクロック線（ＡＲＢ０〜ＣＬＫｉ）が張られて
いる。

【００２９】図３において入力ハイウェイから入力され
たデータは、前述のように複数個に分割され、クロスポ
イントバッファのいずれかに蓄積される。例えば入力ハ
イウェイ−０から入力されたデータはラッチ４１Ｏ　を
介してクロスポイントバッファ４０ＯＯ，４０Ｏ　１　
，・・・４０Ｏ　ｍ　のいずれかに蓄積されるが、いず
れのバッファに蓄積されるかはそのデータの宛先、すな
わちヘッダの内容によって決定される。ヘッダはヘッダ
ラッチ４２Ｏ　を介して各クロスポイントバッファに通
知され、そのデータを出力すべき出力ハイウェイに対応
するＨＣＮＴに接続されたクロスポイントバッファがそ
のデータを蓄積する。

【００３０】ハイウェイコントローラ（ＨＣＮＴ）は、
各スイッチマトリクスからの蓄積監視結果通知と図２の
メインコントローラ３０からノード転送許可通知に応じ
て、対応する出力ハイウェイに接続されているクロスポ
イントバッファからデータを引き出し、それらのデータ
を入力ハイウェイに入力された時と同じフォーマットに
組み立てて出力ハイウェ上に出力する。例えばＨＣＮＴ
２３Ｏは、出力ハイウェイ−０への出力データを復元す
るためにＭＣＮＴ３０からどのマトリクススイッチ（Ｌ
ＳＩ）内のデータが先頭であるべきかを示すデータをも
らい、予め定められた一定間隔でＬＳＩ、すわなちスイ
ッチマトリクスを選択しながら、例えばクロスポイント
バッファ４０ＯＯのデータをラッチ２５０ｉに、またス
イッチマトリクス２０Ｏ　の内図示しないクロスポイン
トバッファからのデータをラッチ２５ＯＯに転送させ、
さらにセレクタ２６Ｏ　を制御して出力ハイウェイ上に
フレームを組み立てる。

【００３１】図４はメインコントローラ（ＭＣＮＴ）の
実施例の、また図５はハイウェイコントローラ（ＨＣＮ
Ｔ）内のアービタの実施例の構成ブロック図である。こ
れらのコントローラの動作を図２、及び図３と関連させ
て説明する。なおメインコントローラ３０は、図２で説
明したように交換システム全体を制御するものであり、
またハイウェイコントローラは各出力ハイウェイに対応
して存在し、タイムスライスされたデータを各スイッチ
マトリクス（ＬＳＩ）から収集して、入力ハイウェイに
入力されたフォーマットに復元して、対応する出力ハイ
ウェイ上に出力するものである。そこで各ＨＣＮＴは、
図３に示したように全てのＬＳＩの、対応する出力ハイ
ウェイの出力データを一時的に格納するためのラッチ、
例えば４３Ｏ　に読み出しクロックとデータ転送許可通
知（ＨＥ−ＥＮＢ）を与えるものである。

【００３２】図４において、メインコントローラ（ＭＣ
ＮＴ）はヘッダ格納部３２、転送バッファ選択部３４、
およびこれらの間に存在するアービトレーションテーブ
ル３３から構成される。このアービトレーションテーブ
ル３３は、例えばランダムアクセスメモリ（ＲＡＭ）で
あっても、また先入れ先出しメモリ（ＦＩＦＯ）であっ
てもよい。そしてヘッダ格納部３２はアービトレーショ
ンテーブル３３への書き込み動作を、また転送バッファ
選択部３４はアービトレーションテーブル３３からのデ
ータ読み出し動作を行う。

【００３３】図２、図３において、スイッチマトリクス
（ＬＳＩ）にフレームが到着すると、図４のヘッダ格納
部３２内のカウンタのカウント値がヘッダ入力タイミン
グにおいてインクリメントされる。そして同時にヘッダ
情報がラッチ回路にラッチされ、多重化部によってカウ
ンタのカウント値が上位、ヘッダ内の転送先出力ハイウ
ェイ番号データが下位に多重化され、アービトレーショ
ンテーブル３３に書き込みアドレスとして与えられる。この時どのＬＳＩ（スイッチマトリクス）が選択された
かを示すＬＳＩ番号を上位、入力ハイウェイ番号を下位
として書き込みデータが多重化部によって多重化されて
、上述の書き込みアドレスにデータとして書き込まれる
。この際書き込まれた情報が有効になったことを示す空
情報データとして‘１’が一緒に書き込まれる。

【００３４】次に転送バッファ選択部３４は、ヘッダ格
納部３２とは独立して、出力ハイウェイに対応して先頭
データの読み出し指定アドレスを格納している読出先頭
テーブルをラウンドロビンで監視する。この監視は読出
先頭テーブル内に格納されているアービトレーションテ
ーブルのアドレス内にある空情報に‘１’が立つか否か
を監視することによって実現される。この監視によって
アービトレーションテーブルにデータが書き込まれ、空
情報として‘１’が検出されると、出力ＬＳＩ番号と入
力ハイウェイ番号とがアービトレーションテーブル３３
から読み出され、ラッチ回路にラッチされる。同時にテ
ーブルの空情報データ空間に‘０’が書き込まれ、デー
タ格納領域が空状態に戻される。さらに次の出力ハイウ
ェイに対応するバッファの検索を行うために読み出され
たアドレス情報はインクリメントされ、読出先頭テーブ
ルにその更新結果が格納される。そして読み出されたデ
ータはカウンタ回路に通知され、出力ハイウェイに対応
するハイウェイコントローラ（ＨＣＮＴ）にＬＳＩ番号
選択通知としてイネーブル通知が行われる。

【００３５】図２において、メインコントローラ（ＭＣ
ＮＴ）３０によってアービトレーションテーブル３３の
内容に基づいてクロスポイントバッファにフレームが蓄
積されたことが検出されると、その蓄積位置の情報と出
力ハイウェイの情報が出力ハイウェイに対応するハイウ
ェイコントローラ（ＨＣＮＴ）２３に通知される。ＨＣ
ＮＴ２３は通知された信号（入力ハイウェイ番号とＬＳ
Ｉ番号）と、予め各クロスポイントバッファから成され
ている蓄積監視結果通知とを比較して、対応するＬＳＩ
の目的のクロスポイントバッファにフレームが蓄積され
ていることを確認する。この確認処理に続いて、ＭＣＮ
Ｔ内のアービトレーションテーブル３３に蓄積されてい
る情報、すなわちどのＬＳＩ内のデータが先頭位置かと
いうＬＳＩ番号と、フレーム引き出し位置情報としての
入力ハイウェイ番号がＭＣＮＴから通知される。

【００３６】図５において、ＨＣＮＴ内のアービタの転
送制御部２７は、読出クロック部２９が出力するＬＳＩ
選択タイミング信号と、ＬＳＩ番号選択通知信号とを比
較する。この比較結果が等しくなった時には、目的のフ
レームの先頭データが格納されているＬＳＩが示された
ことになるので、比較の結果の一致を示すタイミング情
報が全てのＬＳＩに与えられる。ここで全てのＬＳＩに
同じタイミング情報を与える理由は各ＬＳＩが読出クロ
ック部２９からの個別のクロックで動作しているためで
あり、その詳細についてはタイムチャートとして後述す
る。

【００３７】図６はアービトレーションテーブルの格納
内容の実施例である。同図において、最も左側のＸ−Ｂ
ＵＦ番号はクロスポイントバッファの番号を示している
。すなわち図３において、各スイッチマトリクスとして
のＬＳＩのうちで、出力ハイウェイ−０からｍに出力す
べきデータを格納するバッファの番号を示している。例えばクロスポイントバッファ番号‘０’は、図３にお
いて最も右側のバッファ４０ＯＯ〜４０ｎ　Ｏ　を示し
ている。

【００３８】図６においてアービトレーションテーブル
の先頭ブロックから最終ブロックの部分にはＬＳＩ、す
なわちスイッチマトリクスの番号、入力ハイウェイ番号
、および空情報が格納されている。

【００３９】図７は図４のＭＣＮＴの転送バッファ選択
部３４内の読出先頭テーブルの格納内容の実施例である
。読出先頭テーブルは出力ハイウェイに対応してフレー
ムの先頭データの読み出し指定アドレスを格納するもの
であり、図６のキロスポイントバッファ番号０〜ｍに対
応して読み出し指定アドレスが格納されている。

【００４０】図８はアービトレーションテーブルの実施
例における論理構成の説明図である。同図において、例
えば図６においてクロスポイントバッファ番号１、すな
わち網掛けされた部分だけが抽出された場合の論理構成
が示されており、アービトレーションテーブルの書き込
み位置と読み出し位置とは、それぞれ書き込みポインタ
、読み出しポインタによって指定される。

【００４１】図９はクロスポイントバッファの実施例の
構成ブロック図である。図３に示したように、入力ハイ
ウェイには複数のクロスポイントバッファが接続されて
いるが、入力されたデータがどの出力ハイウェイに出力
されるべきかによってこれらのクロスポイントバッファ
のうちの１つにデータが取り込まれる。すなわち図９の
アドレス比較回路によって、例えばヘッダの内容に応じ
て取り込むべき入力データか否かが判定され、取り込む
べきデータの場合にはバッファを介してＦＩＦＯバッフ
ァにデータが格納される。データが格納されると入力デ
ータカウンタ回路のカウント値がインクリメントされ、
そのカウント値と出力されたデータの個数を示す出力デ
ータカウンタ回路のカウント値との差が蓄積監視結果と
して図３のハイウェイコントローラ（ＨＣＮＴ）内のア
ービタに通知される。

【００４２】図１０はスイッチマトリクス（ＬＳＩ）へ
のデータ入力の実施例のタイムチャートである。同図に
おいては簡単のためスイッチマトリクス、すなわちＬＳ
Ｉが４個の場合を示している。第１から第４のＬＳＩは
図２のスイッチマトリクス２０Ｏ　から２０３　に相当
する。システム全体はシステム共通部の４０　ＭＨｚの
クロックによって動作しており、そのクロックに応じて
データが分割されるものとする。ヘッダクロックに応じ
てヘッダ内情報としての出力ハイウェイ番号が取り出さ
れる。信号ＰＥＮＤはパケットエンドを示しており、可
変長のパケットデータの有効／無効を示す制御信号であ
る。ＬＳＩ選択信号はシステムクロックに同期してＬＳ
Ｉを周期的に選択する信号を出力する。

【００４３】一方、各ＬＳＩはシステムクロックの周波
数を１／４　とした、すなわち１０　ＭＨｚのクロック
によって動作しており、各クロックは１／４　周期ずつ
ずれている。第１のＬＳＩはクロック−０の立ち上がり
に応じてフレーム内のデータ０を取り込み、そのデータ
は書込みアドレス０に格納されるが、その時のクロスポ
イントバッファはヘッダ内情報、すなわち出力ハイウェ
イ番号が‘１’であることから番号‘１’に指定される
。ここでクロック−０から３は図２のクロック生成回路
３１Ｏ　から３１３　の出力に相当する。

【００４４】第２のＬＳＩはクロック−０より１／４　
周期だけ遅れたクロック−１の立ち上がり時にフレーム
のデータ１を取り込むが、この時のクロスポイントバッ
ファの指定は第１のＬＳＩにおけると同様に‘１’であ
る。

【００４５】同様に第３のＬＳＩにはデータ２が、また
第４のＬＳＩにはデータ３が取り込まれ、これによって
ＬＳＩ選択の１周期が終了したことになる。その後第１
から第４のＬＳＩの書込みアドレス１にデータ４〜デー
タ７が格納され、データ入力が続行される。第３のＬＳ
Ｉのアドレス４にデータ１８が格納されるとそのフレー
ム内のデータは終わりとなるので、第４のＬＳＩへのデ
ータ入力は行われず、次のフレームが入力されると第３
のＬＳＩを先頭としてデータ入力が再開される。この時
のクロスポイントバッファ指定はヘッダ内情報の‘６’
となる。

【００４６】図１１はアービトレーションテーブルに対
するデータライト／リード実施例のタイムチャートであ
る。同図において、入力ハイウェイ−０および入力ハイ
ウェイ−７に対応する処理が示されている。

【００４７】入力ハイウェイ−０には図１０で説明した
フレームデータが入力されたものとする。最初のフレー
ムに対してはヘッダ内情報、すわなち出力ハイウェイ番
号‘１’と先頭データが入力されたＬＳＩ番号‘０’と
がラッチされ、次のフレームに対してはヘッダ内情報‘
６’とフレームの最初のデータが入力されたＬＳＩ番号
‘２’とがラッチされる。一方入力ハイウェイ−７に対
しては、最初のフレームに対するヘッダ内情報として‘
５’が、ＬＳＩ番号として‘２’がラッチされ、第２の
フレームに対してはそれぞれ‘６’と‘１’がラッチさ
れる。

【００４８】アービトレーションテーブルには入力ハイ
ウェイ−０および７に対応して、それぞれ第１のフレー
ムに対してラッチされたデータに対応して、ハイウェイ
選択信号が‘７’となった時点で入力ハイウェイ番号と
ＬＳＩ番号を示す‘７’と‘２’が、またハイウェイ選
択信号が‘０’となった時点で入力ハイウェイ番号‘０
’とＬＳＩ番号‘０’とが書き込まれる。なお図中の‘
ＲＡＭ’はアービトレーションテーブルを示す。

【００４９】そしてアービトレーションテーブルからは
ハイウェイ選択信号が‘７’となった時点で書き込まれ
たデータ‘７−２’が、またハイウェイ選択信号が‘０
’となった時点でデータ‘０−０’がリードされ、それ
ぞれの時点でハイウェイコントローラ（ＨＣＮＴ）への
読み出し許可通知としてＨＥ−ＥＮＢ信号が‘Ｈ’とな
り、また読み出し開始ＬＳＩ番号が通知される。

【００５０】図１２はハイウェイコントローラ（ＨＣＮ
Ｔ）の処理実施例タイムチャートである。同図は図３に
おいて出力ハイウェイ−０用のＨＣＮＴ２３Ｏ　の処理
実施例を示している。従って、全体の処理はこのＨＣＮ
Ｔ２３Ｏ　に対するイネーブル信号ＨＥ−ＥＮＢ０が‘
Ｈ’となっている期間で行われる。

【００５１】読み出し開始ＬＳＩ番号が‘０’と指定さ
れているために、ＬＳＩ−０（第１のＬＳＩ）からデー
タの出力が開始される。読み出し開始ＬＳＩ番号が指定
された後、ＬＳＩ選択信号が‘０’となった時点で図３
のＬＳＩ２０Ｏ　に対するイネーブル信号が‘Ｈ’とな
り、データ０が出力され、そのデータはラッチ２５ＯＯ
に一時的に格納される。続いて第２のＬＳＩからデータ
１が出力され、ラッチ２５Ｏ　１　に一時格納される。

【００５２】同様にしてＬＳＩ２０Ｏ　〜２０ｉ　から
のデータ出力が繰り返され、これらのデータはラッチ２
５ＯＯ〜２５０ｉに次々と格納され、ＬＳＩ選択信号に
合わせてセレクタ２６Ｏ　から順次出力されることによ
り、出力ハイウェイ−０上に入力ハイウェイから入力さ
れたフレームと同一のフォーマットのデータが出力され
る。なお、図中のラッチ１から４は図３のラッチ２５Ｏ
Ｏから２５Ｏ　３　に相当する。

【００５３】図１３は本発明の交換方式を用いるマルチ
プロセッサシステムの実施例の構成ブロック図である。マルチプロセッサシステムでは、複数のプロセッサ間で
通信を行い、１つのまとまりのある演算処理やＦＯＢ等
を行うことになるが、そのためには高速通信が必要であ
る。従来の方法では予め想定される最大のスループット
を持った結合機構としての１本のバスでプロセッサ間を
結合するのが一般的であったが、この方法ではプロセッ
サ拡張によって処理量を増大させても、バススループッ
トが一定であるために、全体の処理能力はバススループ
ットによって制限されてしまうことになる。

【００５４】そこで本発明の交換システム１００の入力
ハイウェイ／出力ハイウェイの組に対して、それぞれプ
ロセッサ１０１ａ〜１０１ｆの内部バスを接続すること
により複数のプロセッサのバスの間を結合でき、マルチ
プロセッサシステム全体としてのスループットを大幅に
増大させることが可能になる。

【００５５】図１４はフレーム出力の優先制御を可能と
するシステム実施例の構成ブロック図である。同図にお
いて、本発明のスイッチマトリクス１０２の複数の入力
ハイウェイ、および出力ハイウェイ（ここではバスと称
する）がそれぞれセレクタ１０５，１０６を介して１本
の入力通信路と出力通信路とに接続される。そして各入
出力ハイウェイ、およびクロスポイントバッファに優先
度が付けられる。

【００５６】１本の入力通信路から入力された入力フレ
ームに対して、フレーム検出部１０３によってその優先
度が検出され、フレームは遅延回路１０４を介してセレ
クタ１０５によって優先度に応じたバスからスイッチマ
トリクス１０２に入力される。そして優先度に応じたク
ロスポイントバッファを介してセレクタ１０６に出力さ
れ、遅延回路１０９を介して１本の出力通信路に出力さ
れる。

【００５７】図１４においては、通常のフレームが出力
待ちの状態にある時優先度が高いフレームが到着すると
、先の通常のフレームを追い越して優先度の高いフレー
ムを出力する追い越し制御や、Ｘ．２５等に見られる再
送用のバッファ制御、すなわち転送後に転送確認通知が
正常に受け付けられなかった場合、あるいは応答がない
場合に以前送信したフレームを再度送信する制御を行う
ことがハードウェアにより簡単に実現できる。

【００５８】すなわち優先出力の場合には、後から到着
したフレームを先に到着しているフレームを転送したバ
スよりも優先度の高いバスに出力することにより、以前
に到着したフレームよりも先に出力通信路に出力するこ
とが可能となる。従来このような制御は複雑なアドレス
制御を必要とするために、低スループットで、ソフトウ
ェアやファームウェアに頼らざるを得なかったものであ
り、本発明によればこのような場合にも高速処理が実現
できる。

【００５９】図１５は図１４のシステムにおけるバッフ
ァ利用の効率化を説明する図である。図１４においては
、優先度に応じて入力バスと対応する出力バスとは固定
されているために、クロスポイントバッファとしてはそ
の交点にあるものだけが使用される。そこでＬＳＩを作
るにあたり、不必要なクロスポイントバッファを作らず
に目的のクロスポイントバッファのみを大容量化するこ
とが可能になり、回路の規模を小さくすることもできる
。

【００６０】図１６は本発明におけるスイッチマトリク
スをキャッシュとして利用することができるマルチプロ
セッサシステムの実施例の構成ブロック図である。同図
は図１３のマルチプロセッサシステムの構成と類似して
いるが、プロセッサの一部が主記憶や増設メモリ、ある
いは磁気テープ（ＭＴ）等の低速外部入出力デバイスで
ある点が異なっている。このような構成を用いることに
より、本発明のスイッチマトリクス内のクロスポイント
バッファをプロセッサから見てキャッシュと同様に利用
することが可能になる。すなわち、図１３においてはス
イッチマトリクスは複数のプロセッサの相互の間のバス
タイミングの吸収機能のみを持つものであるが、図１６
ではスイッチ内部をキャッシュに見立てることにより、
プロセッサと外部入出力デバイス等との間のアクセス速
度の差を吸収することができる。

【００６１】

【発明の効果】以上詳細に説明したように、本発明によ
れば可変長パケット、および固定長パケット、すなわち
ＡＴＭセルを同一の交換装置に収容して統一的な交換を
行うことが可能になり、ラベル交換式の通信システムに
おける通信効率の向上に寄与するところが大きい。

【００６２】またスイッチマトリクスを比較的低速度の
ＬＳＩとして構成することができ、このようなＬＳＩを
多数個用いることによって高速大容量の通信が小型のハ
ードウェアによって実現される。

【００６３】さらに本発明の交換方式をマルチプロセッ
サシステムに応用することにより、システムの処理能力
を大幅に向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明のラベル交換方式を用いる交換システム
の全体構成を示すブロック図である。

【図３】スイッチマトリクスの実施例の構成を示すブロ
ック図である。

【図４】メインコントローラ（ＭＣＮＴ）の実施例の構
成を示すブロック図である。

【図５】ハイウェイコントローラ（ＨＣＮＴ）内のアー
ビタの実施例の構成を示すブロック図である。

【図６】アービトレーションテーブルの格納内容の実施
例を示す図である。

【図７】読出先頭テーブルの格納内容の実施例を示す図
である。

【図８】アービトレーションテーブルの実施例における
論理構成を説明する図である。

【図９】クロスポイントバッファの実施例の構成を示す
ブロック図である。

【図１０】スイッチマトリクス（ＬＳＩ）へのデータ入
力の実施例のタイムチャートである。

【図１１】アービトレーションテーブルに対するデータ
ライト／リードの実施例のタイムチャートである。

【図１２】ハイウェイコントローラ（ＨＣＮＴ）の処理
実施例のタイムチャートである。

【図１３】本発明の交換方式を用いるマルチプロセッサ
システムの実施例の構成を示す図である。

【図１４】フレーム出力の優先度制御を可能にするシス
テム実施例の構成を示すブロック図である。

【図１５】図１４のシステムにおけるバッファ利用効率
化を説明する図である。

【図１６】本発明におけるスイッチマトリクスをキャッ
シュとして利用するマルチプロセッサシステムの実施例
の構成を示すブロック図である。

【図１７】パケット交換方式の従来例の構成を示すブロ
ック図である。

【符号の説明】

１０，２０Ｏ　〜２０ｉ　　　　　スイッチマトリクス
１１　　　　　　　　　　　　　　　　　　　　入力フ
レーム分配手段１２　　　　　　　　　　　　　　　　
　　　　出力フレーム組立手段１３　　　　　　　　　
　　　　　　　　　　　制御手段２３Ｏ　〜２３ｍ　　
　　　　　　　　　ハイウェイコントローラ（ＨＣＮＴ
）２４Ｏ　〜２４ｍ　　　　　　　　　　　アービタ２７
Ｏ　〜２７ｍ　　　　　　　　　　　バス対応転送制御
部２８Ｏ　〜２８ｍ　　　　　　　　　　　転送要求と
転送可部２９Ｏ　〜２９ｍ　　　　　　　　　　　読み
出しクロック部３０　　　　　　　　　　　　　　　　
　　　　メインコントローラ（ＭＣＮＴ）

Claims

【特許請求の範囲】

【請求項１】　　それぞれ複数本の入力線と出力線とを
有し、該各入力線と各出力線との交点にバッファが配置
された複数のスイッチマトリクス（１０）を備え、デー
タ転送先が先頭に格納された可変長のフレーム、または
パケットをそれぞれ複数の入力ハイウェイと出力ハイウ
ェイとの間で交換するマトリクス型ラベル交換システム
において、該複数の各入力ハイウェイから入力されたフ
レーム、またはパケットを前記スイッチマトリクス（１
０）の個数に対応する個数に分割して各スイッチマトリ
クス（１０）に分配する。入力ハイウェイ数に対応する
複数の入力フレーム分配手段（１１）と、該各スイッチ
マトリクス（１０）からの出力データを入力ハイウェイ
から入力されたフレーム、またはパケットの形式に組み
立てて、該フレームの転送先としての出力ハイウェイに
出力する、該出力ハイウェイ数に対応する複数の出力フ
レーム組立手段（１２）と、該各複数のスイッチマトリ
クス（１０）、入力フレーム分配手段（１１）、および
出力フレーム組立手段（１２）とを制御する制御手段（
１３）とを備え、該複数のスイッチマトリクスへのデー
タ入出力を時間分割で連携させることを特徴とする高速
大容量マトリクス型時間分割ラベル交換方式。
【請求項２】　　前記マトリクス型ラベル交換システム
において、固定長フレーム、または固定長パケットを交
換することを特徴とする請求項１記載の高速大容量マト
リクス型時間分割ラベル交換方式。
【請求項３】　　前記複数の入力ハイウェイと出力ハイ
ウェイとを各１本ずつの複数の組とし、該各組の入力ハ
イウェイと出力ハイウェイとをそれぞれ１つのプロセッ
サの内部バスに接続して複数のプロセッサ間での高速通
信を可能とし、処理能力の大きいマルチプロセッサシス
テムを構成するこを特徴とする請求項１記載の高速大容
量マトリクス型時間分割ラベル交換方式。
【請求項４】　　前記各組の入力ハイウェイと出力ハイ
ウェイとの接続先の一部がメモリ、または外部入出力装
置であり、前記プロセッサ、該メモリ、または外部入出
力装置の間で固定長データを転送し、前記複数のマトリ
クススイッチをキャッシュとして利用可能とすることを
特徴とする請求項３記載の高速大容量マトリクス型時間
分割ラベル交換方式。
【請求項５】　　前記プロセッサ、メモリ、または外部
入出力装置の間で転送されるデータが可変長であること
を特徴とする請求項４記載の高速大容量マトリクス型時
間分割ラベル交換方式。
【請求項６】　　前記複数の入力ハイウェイと出力ハイ
ウェイとを各１本ずつの複数の組とし、該各組に対して
優先順位を付加し、１本の入力通信路と、該各入力ハイ
ウェイとの間、および該各出力ハイウェイと１本の出力
通信路との間にそれぞれセレクタを備え、前記可変長フ
レーム、またはパケットの優先度に応じて、該入力通信
路から入力されるフレーム、またはパケットの該出力通
信路への優先出力を行うことを特徴とする請求項１記載
の高速大容量マトリクス型時間分割ラベル交換方式。