JPH04291548A - 高速大容量マトリクス型時間分割ラベル交換方式 - Google Patents

高速大容量マトリクス型時間分割ラベル交換方式

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JPH04291548A
JPH04291548A JP3056445A JP5644591A JPH04291548A JP H04291548 A JPH04291548 A JP H04291548A JP 3056445 A JP3056445 A JP 3056445A JP 5644591 A JP5644591 A JP 5644591A JP H04291548 A JPH04291548 A JP H04291548A
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JP
Japan
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input
output
highway
data
matrix
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Withdrawn
Application number
JP3056445A
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Inventor
Susumu Tominaga
進 富永
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
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  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はデータ転送先が先頭に格
納されたフレーム、またはパケットの交換を行うラベル
交換システムに係り、さらに詳しくは既存のX.25等
の可変長パケット(フレームリレー)と今後の公衆網の
標準となる固定長パケット(ATMセル)とを同一の装
置に収容して、統一的に交換を行う高速大容量マトリク
ス型時間分割ラベル交換方式に関する。
【0002】
【従来の技術】音声等の実時間性を要求される情報を含
む大量のパケットを交換するパケット交換機においては
、従来入力ハイウェイと出力ハイウェイとを空間分割ス
イッチを介して接続する交換方式が用いられている。
【0003】図17はパケット交換方式の従来例である
。同図において、パケットが到着する全ての入力ハイウ
ェイ−1とパケットが送出される全ての出力ハイウェイ
−2との間のそれぞれの交点に、スイッチ3が設けられ
ている。制御回路4は各入力ハイウェイ−1から到着す
るパケットに格納されている宛先を受信回路5から抽出
して、その宛先に対応する出力ハイウェイ−2との交点
に設けられたスイッチ3を着信パケット相互の衝突を防
止しながら閉じることにより、パケットを対応する受信
回路5と送信回路6との間で転送させることになる。
【0004】このような従来のはパケット交換機では、
例えば既存のX.25のように一般にパケットは可変長
である。これに対して今後の公衆網の標準となるISD
Nにおいては、パケットは固定長の非同期転送モード(
ATM)セルであり、これら可変長と固定長のパケット
を同一の交換装置に収容して交換する場合には、多くの
問題点がある。
【0005】次に最近の情報処理の高速化、複雑化に対
応してマルチプロセッサシステムの利用度が高まってい
る。このようなマルチプロセッサシステムではパケット
やセルという形式での通信システムと必ずしも対応しな
いが、プロセッサ間でのメッセージ、またはプロセッサ
とメモリの間のデータのやり取りが行われる。一般に従
来ではプロセッサ間通信は1本のバスのみを用いて行わ
れているが、バスの容量を大きくするという観点では、
プロセッサ間通信をローカルなネットワークを利用して
行うという方式が有望になると考えられる。
【0006】
【発明が解決しようとする課題】上述のように、可変長
パケットとATMセルのような固定長パケットとを同一
の交換機に収容して、交換、伝送する場合には、多くの
問題点がある。まず固定長のパケットを交換するATM
交換機を既存の伝送路に接続する場合には、可変長パケ
ットを伝送可能な伝送路にもかかわらず固定長のパケッ
トを用いるためにデータの分割損が生じ、伝送路の有効
利用が妨げられる。またATM交換機に既存のパケット
端末を収容すると、パケットの組み立ておよび分解のや
り直し、すなわち固定長パケットの組み立て直しの処理
が必要となり、処理のオーバーヘッドが生じ、規模が拡
大し、処理が複雑になるという問題点がある。
【0007】逆にATM網等の固定長パケットの伝送路
において可変長パケットの収容を行う場合には、網の収
容部にパケットの組み立て・分解部が必要となり、同様
に規模の拡大、処理の複雑化という問題点が生ずる。
【0008】さらに従来の可変長パケット網では、ソフ
トウェアで交換処理が行われているために処理能力が小
さく、大量のデータの交換処ができないという問題点も
ある。
【0009】次に従来においては、マルチプロセッサ間
通信を大容量化するためにはメモリやFIFOを多数準
備し、それらの制御を行う必要があるために、規模の拡
大、および制御の複雑さにつながり、性能の低下を招く
という問題点があった。
【0010】本発明は、第1に可変長パケットとATM
セルのような固定長パケットとを同一の交換装置に収容
して、統一的な交換技術を用いて高速、大容量の交換を
可能とすることである。
【0011】本発明の第2の課題は、第1の課題を解決
する交換方式を用いてマルチプロセッサシステムにおい
てプロセッサ間およびプロセッサとメモリとの間のリン
クをハード的に行うことにより、高速で大容量なマルチ
プロセッサ間通信パスを実現することである。
【0012】
【課題を解決するための手段】図1は本発明の原理ブロ
ック図である。同図はそれぞれ複数本の入力線と出力線
とを有し、該各入力線と各出力線との交点にバッファが
配置された複数のスイッチマトリクス10を備え、デー
タ転送先が先頭に格納された可変長のフレームやパケッ
ト、または固定長セルをそれぞれ複数の入力ハイウェイ
(HW)と出力ハイウェイ(HW)との間で交換するマ
トリクス型ラベル交換システムにおける高速大容量マト
リクス型時間分割ラベル交換方式の原理ブロック図であ
る。
【0013】図1において、入力フレーム分配手段11
は入力ハイウェイ数に対応する、例えば入力ハイウェイ
数と同一の数だけ設けられ、各入力ハイウェイから入力
される可変長のフレームやパケット、または固定長セル
をスイッチマトリクス10の個数に対応する個数、例え
ばスイッチマトリクスの個数と同一、あるいはその複数
倍に分割して、各スイッチマトリクス10に分配する。
【0014】次に出力フレーム組立手段12は出力ハイ
ウェイの数に対応する個数、例えば出力ハイウェイ数と
同一の個数だけ設けられ、各スイッチマトリクス10か
らの出力データを入力ハイウェイから入力された可変長
のフレームやパケット、または固定長セルの形式に組み
立てて、データ転送先としての出力ハイウェイに出力す
る。
【0015】制御手段13はこれら複数のスイッチマト
リクス10、入力フレーム分配手段11および出力フレ
ーム組立手段12を制御して、複数のスイッチマトリク
ス10へのデータの入出力を時間分割で連携させるもの
である。
【0016】
【作用】本発明においては、可変長、または固定長のフ
レーム、またはセルのデータがスイッチマトリクス10
の個数に対応する個数に分割され、各スイッチマトリク
スに分配される。例えば入力ハイウェイ−0から入力さ
れ、出力ハイウェイ−1に出力されるべきフレームは、
例えば1バイトずつのデータに分割され、各スイッチマ
トリクス10の第1の入力線に与えられる。そして各ス
イッチマトリクス10内の出力ハイウェイ−1に対応す
る出力フレーム組立手段12に接続されている出力線と
の交点に配置されているバッファ、例えばFIFOに格
納される。このデータの分配は入力されるフレームのヘ
ッダを基準として行われるために、フレームが可変長で
あるか、固定長であるかに関係なく、例えば1バイトず
つのデータはその先頭から統一的な順序でスイッチマト
リクス10内の同一位置のバッファに格納されることに
なる。
【0017】そして制御手段13の制御により、出力ハ
イウェイ−1に対応する出力フレーム組立手段12によ
って、各スイッチマトリクス10から出力された1バイ
トずつのデータが入力ハイウェイ−1から入力されたフ
レームの形式に組み立てられて、出力ハイウェイ−1に
出力されることになる。
【0018】これによって、スイッチマトリクス10を
介してのデータの転送は、全てのスイッチマトリクスで
1回のデータ転送が行われる間に実行されればよいこと
になるので、低速度のハードウェアを用いても高速度の
交換を行うことができることになる。またデータが分割
されて交換が行われるために、各スイッチマトリクスの
扱うデータ量が小さくとも、全体として大容量の交換が
実現できる。
【0019】
【実施例】図2は本発明のラベル交換方式を用いる交換
システムの全体構成ブロック図である。同図において、
通信システムは複数の入力線と複数の出力線とのそれぞ
れの交点にバッファ、例えばFIFOを備えたスイッチ
マトリクス20O 〜20i を中心として構成されて
いる。
【0020】図2において入力ハイウェイ(HW)が8
本の場合が示されているが、各入力ハイウェイに対して
、図1における入力フレーム分配手段11に相当する、
例えばヘッダラッチ210 、ラッチ2200〜220
iが設けられている。
【0021】また図2では出力ハイウェイ(HW)が0
からmの(m+1)本の場合が示されているが、各出力
ハイウェイに対して出力フレーム組立手段12に相当す
るハイウェイコントローラ(HCNT)が設けられ、例
えば出力HW−0に対するハイウェイコントローラ23
O (HCNT0)はアービタ24O 、ラッチ25O
O〜250i、およびセレクタ26O で構成されてい
る。そしてアービタ24O はバス対応の転送制御部2
7O 、転送要求と転送可部28O 、及び読出クロッ
ク部29O から構成されている。
【0022】さらに制御手段13に相当して、メインコ
ントローラ(MCNT)30、およびクロック生成回路
31O 〜317 が設けられ、MCNT30はヘッダ
格納部32、アービトレーションテーブル33、および
転送バッファ選択部34から構成されている。
【0023】図2において、例えば入力ハイウェイ−0
から可変長、または固定長のフレームが入力されると、
まずそのヘッダがヘッダラッチ21O にラッチされ、
各スイッチマトリクス20O 〜20i に与えられる
と共に、MCNT30内のヘッダ格納部32に与えられ
る。 そして後述するように、フレームのデータは例えば1バ
イトずつ、クロック生成回路31O 〜317 の発生
するクロックに応じてラッチ22OO〜220iを介し
てスイッチマトリクス20O 〜20i に分配される
。分配されたデータは各スイッチマトリクスの第1の入
力線から入力される。そしてこのフレームが、例えば出
力ハイウェイ−0に出力されるべきものである場合には
、出力ハイウェイ−0に対応するハイウェイコントロー
ラ(HCNT0)23O 内の各ラッチ25OO〜25
0iに接続された出力線との交点に配置されているバッ
ファ、例えばFIFOに格納される。
【0024】このバッファ内のデータの格納量は、MC
NT30内のアービトレーションテーブル33によって
管理される。このテーブルには各バッファのデータ量が
管理されており、蓄積されたデータは転送バッファ選択
部34、およびアービタ24O (ARB0)の制御に
よってラッチ25OO〜250iに転送され、それらの
データはセレクタ26O によって選択されて、入力ハ
イウェイ−0から入力された形式に組み立てられて出力
ハイウェイ−0に出力される。
【0025】図2においてクロック生成回路31O 〜
317 が生成するクロックは、例えば等間隔の時差の
あるクロックである。これらのクロックは、例えばシス
テム全体の基本クロックの周波数と40 MHzとする
と、そのシステム基本クロックの入力ハイウェイ数(N
)分の1の周波数、すなわち図2では1/8 の周波数
500KHzを持ち、 360度×1/N、45度ずつ
ずれたクロックである。そこでスイッチマトリクス20
O 〜20i には、360 度×1/Nだけずれたク
ロックに基づいて分割されたデータが入力される(ただ
し、読出クロックのタイミングは書込用とは異なる)。
【0026】図3はスイッチマトリクスの実施例の構成
ブロック図である。同図において図2のスイッチマトリ
クス20i の詳細構成と、そのスイッチマトリクスと
ハイウェイコントローラ(HCNT)23O ,23m
 内のアービタ24O ,24m との間の信号線が示
されている。
【0027】図3において、スイッチマトリクス20i
 は入力ハイウェイ−0〜nと出力ハイウェイ−0〜m
との交点に当たるクロスポイントバッファ40O m 
,・・・40O 1 、40OO,・・・40n m 
,・・・40n 1 、40n O を中心として構成
されている。そして入力データを一時ラッチするための
ラッチ41O 〜41n 、図2のヘッダラッチ21O
 〜217 からのヘッダをラッチするためのヘッダラ
ッチ42O 〜42n 、および出力データを一時的に
格納するラッチ43O 〜43m を備えている。
【0028】スイッチマトリクスの入力線と出力線との
交点に備えられているクロックポイントバッファからは
、各バッファ内のデータ蓄積量を各ハイウェイコントロ
ーラ(HCNT)に通知するための蓄積監視結果通知線
が設けられている。例えば出力ハイウェイ−0用のHC
NT23O 内のアービタ24O (ARB0)には、
出力ハイウェイ−0に出力すべきデータを蓄積している
クロスポイントバッファ40OO〜401 O ,・・
・40n O のそれぞれから蓄積監視結果通知線(4
0OOとの間がSWi 〜REQ00)が接続されてい
る。また各アービタからは、スイッチマトリクス内の出
力データを一時的に格納するためのラッチに対して、読
み出しクロック線が接続されている。例えばアービタ2
4O (ARB0)からは、出力ハイウェイ−0への出
力データを一時的に格納するためのラッチ43O へ、
読み出しクロック線(ARB0〜CLKi)が張られて
いる。
【0029】図3において入力ハイウェイから入力され
たデータは、前述のように複数個に分割され、クロスポ
イントバッファのいずれかに蓄積される。例えば入力ハ
イウェイ−0から入力されたデータはラッチ41O を
介してクロスポイントバッファ40OO,40O 1 
,・・・40O m のいずれかに蓄積されるが、いず
れのバッファに蓄積されるかはそのデータの宛先、すな
わちヘッダの内容によって決定される。ヘッダはヘッダ
ラッチ42O を介して各クロスポイントバッファに通
知され、そのデータを出力すべき出力ハイウェイに対応
するHCNTに接続されたクロスポイントバッファがそ
のデータを蓄積する。
【0030】ハイウェイコントローラ(HCNT)は、
各スイッチマトリクスからの蓄積監視結果通知と図2の
メインコントローラ30からノード転送許可通知に応じ
て、対応する出力ハイウェイに接続されているクロスポ
イントバッファからデータを引き出し、それらのデータ
を入力ハイウェイに入力された時と同じフォーマットに
組み立てて出力ハイウェ上に出力する。例えばHCNT
23Oは、出力ハイウェイ−0への出力データを復元す
るためにMCNT30からどのマトリクススイッチ(L
SI)内のデータが先頭であるべきかを示すデータをも
らい、予め定められた一定間隔でLSI、すわなちスイ
ッチマトリクスを選択しながら、例えばクロスポイント
バッファ40OOのデータをラッチ250iに、またス
イッチマトリクス20O の内図示しないクロスポイン
トバッファからのデータをラッチ25OOに転送させ、
さらにセレクタ26O を制御して出力ハイウェイ上に
フレームを組み立てる。
【0031】図4はメインコントローラ(MCNT)の
実施例の、また図5はハイウェイコントローラ(HCN
T)内のアービタの実施例の構成ブロック図である。こ
れらのコントローラの動作を図2、及び図3と関連させ
て説明する。なおメインコントローラ30は、図2で説
明したように交換システム全体を制御するものであり、
またハイウェイコントローラは各出力ハイウェイに対応
して存在し、タイムスライスされたデータを各スイッチ
マトリクス(LSI)から収集して、入力ハイウェイに
入力されたフォーマットに復元して、対応する出力ハイ
ウェイ上に出力するものである。そこで各HCNTは、
図3に示したように全てのLSIの、対応する出力ハイ
ウェイの出力データを一時的に格納するためのラッチ、
例えば43O に読み出しクロックとデータ転送許可通
知(HE−ENB)を与えるものである。
【0032】図4において、メインコントローラ(MC
NT)はヘッダ格納部32、転送バッファ選択部34、
およびこれらの間に存在するアービトレーションテーブ
ル33から構成される。このアービトレーションテーブ
ル33は、例えばランダムアクセスメモリ(RAM)で
あっても、また先入れ先出しメモリ(FIFO)であっ
てもよい。そしてヘッダ格納部32はアービトレーショ
ンテーブル33への書き込み動作を、また転送バッファ
選択部34はアービトレーションテーブル33からのデ
ータ読み出し動作を行う。
【0033】図2、図3において、スイッチマトリクス
(LSI)にフレームが到着すると、図4のヘッダ格納
部32内のカウンタのカウント値がヘッダ入力タイミン
グにおいてインクリメントされる。そして同時にヘッダ
情報がラッチ回路にラッチされ、多重化部によってカウ
ンタのカウント値が上位、ヘッダ内の転送先出力ハイウ
ェイ番号データが下位に多重化され、アービトレーショ
ンテーブル33に書き込みアドレスとして与えられる。 この時どのLSI(スイッチマトリクス)が選択された
かを示すLSI番号を上位、入力ハイウェイ番号を下位
として書き込みデータが多重化部によって多重化されて
、上述の書き込みアドレスにデータとして書き込まれる
。この際書き込まれた情報が有効になったことを示す空
情報データとして‘1’が一緒に書き込まれる。
【0034】次に転送バッファ選択部34は、ヘッダ格
納部32とは独立して、出力ハイウェイに対応して先頭
データの読み出し指定アドレスを格納している読出先頭
テーブルをラウンドロビンで監視する。この監視は読出
先頭テーブル内に格納されているアービトレーションテ
ーブルのアドレス内にある空情報に‘1’が立つか否か
を監視することによって実現される。この監視によって
アービトレーションテーブルにデータが書き込まれ、空
情報として‘1’が検出されると、出力LSI番号と入
力ハイウェイ番号とがアービトレーションテーブル33
から読み出され、ラッチ回路にラッチされる。同時にテ
ーブルの空情報データ空間に‘0’が書き込まれ、デー
タ格納領域が空状態に戻される。さらに次の出力ハイウ
ェイに対応するバッファの検索を行うために読み出され
たアドレス情報はインクリメントされ、読出先頭テーブ
ルにその更新結果が格納される。そして読み出されたデ
ータはカウンタ回路に通知され、出力ハイウェイに対応
するハイウェイコントローラ(HCNT)にLSI番号
選択通知としてイネーブル通知が行われる。
【0035】図2において、メインコントローラ(MC
NT)30によってアービトレーションテーブル33の
内容に基づいてクロスポイントバッファにフレームが蓄
積されたことが検出されると、その蓄積位置の情報と出
力ハイウェイの情報が出力ハイウェイに対応するハイウ
ェイコントローラ(HCNT)23に通知される。HC
NT23は通知された信号(入力ハイウェイ番号とLS
I番号)と、予め各クロスポイントバッファから成され
ている蓄積監視結果通知とを比較して、対応するLSI
の目的のクロスポイントバッファにフレームが蓄積され
ていることを確認する。この確認処理に続いて、MCN
T内のアービトレーションテーブル33に蓄積されてい
る情報、すなわちどのLSI内のデータが先頭位置かと
いうLSI番号と、フレーム引き出し位置情報としての
入力ハイウェイ番号がMCNTから通知される。
【0036】図5において、HCNT内のアービタの転
送制御部27は、読出クロック部29が出力するLSI
選択タイミング信号と、LSI番号選択通知信号とを比
較する。この比較結果が等しくなった時には、目的のフ
レームの先頭データが格納されているLSIが示された
ことになるので、比較の結果の一致を示すタイミング情
報が全てのLSIに与えられる。ここで全てのLSIに
同じタイミング情報を与える理由は各LSIが読出クロ
ック部29からの個別のクロックで動作しているためで
あり、その詳細についてはタイムチャートとして後述す
る。
【0037】図6はアービトレーションテーブルの格納
内容の実施例である。同図において、最も左側のX−B
UF番号はクロスポイントバッファの番号を示している
。すなわち図3において、各スイッチマトリクスとして
のLSIのうちで、出力ハイウェイ−0からmに出力す
べきデータを格納するバッファの番号を示している。 例えばクロスポイントバッファ番号‘0’は、図3にお
いて最も右側のバッファ40OO〜40n O を示し
ている。
【0038】図6においてアービトレーションテーブル
の先頭ブロックから最終ブロックの部分にはLSI、す
なわちスイッチマトリクスの番号、入力ハイウェイ番号
、および空情報が格納されている。
【0039】図7は図4のMCNTの転送バッファ選択
部34内の読出先頭テーブルの格納内容の実施例である
。読出先頭テーブルは出力ハイウェイに対応してフレー
ムの先頭データの読み出し指定アドレスを格納するもの
であり、図6のキロスポイントバッファ番号0〜mに対
応して読み出し指定アドレスが格納されている。
【0040】図8はアービトレーションテーブルの実施
例における論理構成の説明図である。同図において、例
えば図6においてクロスポイントバッファ番号1、すな
わち網掛けされた部分だけが抽出された場合の論理構成
が示されており、アービトレーションテーブルの書き込
み位置と読み出し位置とは、それぞれ書き込みポインタ
、読み出しポインタによって指定される。
【0041】図9はクロスポイントバッファの実施例の
構成ブロック図である。図3に示したように、入力ハイ
ウェイには複数のクロスポイントバッファが接続されて
いるが、入力されたデータがどの出力ハイウェイに出力
されるべきかによってこれらのクロスポイントバッファ
のうちの1つにデータが取り込まれる。すなわち図9の
アドレス比較回路によって、例えばヘッダの内容に応じ
て取り込むべき入力データか否かが判定され、取り込む
べきデータの場合にはバッファを介してFIFOバッフ
ァにデータが格納される。データが格納されると入力デ
ータカウンタ回路のカウント値がインクリメントされ、
そのカウント値と出力されたデータの個数を示す出力デ
ータカウンタ回路のカウント値との差が蓄積監視結果と
して図3のハイウェイコントローラ(HCNT)内のア
ービタに通知される。
【0042】図10はスイッチマトリクス(LSI)へ
のデータ入力の実施例のタイムチャートである。同図に
おいては簡単のためスイッチマトリクス、すなわちLS
Iが4個の場合を示している。第1から第4のLSIは
図2のスイッチマトリクス20O から203 に相当
する。システム全体はシステム共通部の40 MHzの
クロックによって動作しており、そのクロックに応じて
データが分割されるものとする。ヘッダクロックに応じ
てヘッダ内情報としての出力ハイウェイ番号が取り出さ
れる。信号PENDはパケットエンドを示しており、可
変長のパケットデータの有効/無効を示す制御信号であ
る。LSI選択信号はシステムクロックに同期してLS
Iを周期的に選択する信号を出力する。
【0043】一方、各LSIはシステムクロックの周波
数を1/4 とした、すなわち10 MHzのクロック
によって動作しており、各クロックは1/4 周期ずつ
ずれている。第1のLSIはクロック−0の立ち上がり
に応じてフレーム内のデータ0を取り込み、そのデータ
は書込みアドレス0に格納されるが、その時のクロスポ
イントバッファはヘッダ内情報、すなわち出力ハイウェ
イ番号が‘1’であることから番号‘1’に指定される
。ここでクロック−0から3は図2のクロック生成回路
31O から313 の出力に相当する。
【0044】第2のLSIはクロック−0より1/4 
周期だけ遅れたクロック−1の立ち上がり時にフレーム
のデータ1を取り込むが、この時のクロスポイントバッ
ファの指定は第1のLSIにおけると同様に‘1’であ
る。
【0045】同様に第3のLSIにはデータ2が、また
第4のLSIにはデータ3が取り込まれ、これによって
LSI選択の1周期が終了したことになる。その後第1
から第4のLSIの書込みアドレス1にデータ4〜デー
タ7が格納され、データ入力が続行される。第3のLS
Iのアドレス4にデータ18が格納されるとそのフレー
ム内のデータは終わりとなるので、第4のLSIへのデ
ータ入力は行われず、次のフレームが入力されると第3
のLSIを先頭としてデータ入力が再開される。この時
のクロスポイントバッファ指定はヘッダ内情報の‘6’
となる。
【0046】図11はアービトレーションテーブルに対
するデータライト/リード実施例のタイムチャートであ
る。同図において、入力ハイウェイ−0および入力ハイ
ウェイ−7に対応する処理が示されている。
【0047】入力ハイウェイ−0には図10で説明した
フレームデータが入力されたものとする。最初のフレー
ムに対してはヘッダ内情報、すわなち出力ハイウェイ番
号‘1’と先頭データが入力されたLSI番号‘0’と
がラッチされ、次のフレームに対してはヘッダ内情報‘
6’とフレームの最初のデータが入力されたLSI番号
‘2’とがラッチされる。一方入力ハイウェイ−7に対
しては、最初のフレームに対するヘッダ内情報として‘
5’が、LSI番号として‘2’がラッチされ、第2の
フレームに対してはそれぞれ‘6’と‘1’がラッチさ
れる。
【0048】アービトレーションテーブルには入力ハイ
ウェイ−0および7に対応して、それぞれ第1のフレー
ムに対してラッチされたデータに対応して、ハイウェイ
選択信号が‘7’となった時点で入力ハイウェイ番号と
LSI番号を示す‘7’と‘2’が、またハイウェイ選
択信号が‘0’となった時点で入力ハイウェイ番号‘0
’とLSI番号‘0’とが書き込まれる。なお図中の‘
RAM’はアービトレーションテーブルを示す。
【0049】そしてアービトレーションテーブルからは
ハイウェイ選択信号が‘7’となった時点で書き込まれ
たデータ‘7−2’が、またハイウェイ選択信号が‘0
’となった時点でデータ‘0−0’がリードされ、それ
ぞれの時点でハイウェイコントローラ(HCNT)への
読み出し許可通知としてHE−ENB信号が‘H’とな
り、また読み出し開始LSI番号が通知される。
【0050】図12はハイウェイコントローラ(HCN
T)の処理実施例タイムチャートである。同図は図3に
おいて出力ハイウェイ−0用のHCNT23O の処理
実施例を示している。従って、全体の処理はこのHCN
T23O に対するイネーブル信号HE−ENB0が‘
H’となっている期間で行われる。
【0051】読み出し開始LSI番号が‘0’と指定さ
れているために、LSI−0(第1のLSI)からデー
タの出力が開始される。読み出し開始LSI番号が指定
された後、LSI選択信号が‘0’となった時点で図3
のLSI20O に対するイネーブル信号が‘H’とな
り、データ0が出力され、そのデータはラッチ25OO
に一時的に格納される。続いて第2のLSIからデータ
1が出力され、ラッチ25O 1 に一時格納される。
【0052】同様にしてLSI20O 〜20i から
のデータ出力が繰り返され、これらのデータはラッチ2
5OO〜250iに次々と格納され、LSI選択信号に
合わせてセレクタ26O から順次出力されることによ
り、出力ハイウェイ−0上に入力ハイウェイから入力さ
れたフレームと同一のフォーマットのデータが出力され
る。なお、図中のラッチ1から4は図3のラッチ25O
Oから25O 3 に相当する。
【0053】図13は本発明の交換方式を用いるマルチ
プロセッサシステムの実施例の構成ブロック図である。 マルチプロセッサシステムでは、複数のプロセッサ間で
通信を行い、1つのまとまりのある演算処理やFOB等
を行うことになるが、そのためには高速通信が必要であ
る。従来の方法では予め想定される最大のスループット
を持った結合機構としての1本のバスでプロセッサ間を
結合するのが一般的であったが、この方法ではプロセッ
サ拡張によって処理量を増大させても、バススループッ
トが一定であるために、全体の処理能力はバススループ
ットによって制限されてしまうことになる。
【0054】そこで本発明の交換システム100の入力
ハイウェイ/出力ハイウェイの組に対して、それぞれプ
ロセッサ101a〜101fの内部バスを接続すること
により複数のプロセッサのバスの間を結合でき、マルチ
プロセッサシステム全体としてのスループットを大幅に
増大させることが可能になる。
【0055】図14はフレーム出力の優先制御を可能と
するシステム実施例の構成ブロック図である。同図にお
いて、本発明のスイッチマトリクス102の複数の入力
ハイウェイ、および出力ハイウェイ(ここではバスと称
する)がそれぞれセレクタ105,106を介して1本
の入力通信路と出力通信路とに接続される。そして各入
出力ハイウェイ、およびクロスポイントバッファに優先
度が付けられる。
【0056】1本の入力通信路から入力された入力フレ
ームに対して、フレーム検出部103によってその優先
度が検出され、フレームは遅延回路104を介してセレ
クタ105によって優先度に応じたバスからスイッチマ
トリクス102に入力される。そして優先度に応じたク
ロスポイントバッファを介してセレクタ106に出力さ
れ、遅延回路109を介して1本の出力通信路に出力さ
れる。
【0057】図14においては、通常のフレームが出力
待ちの状態にある時優先度が高いフレームが到着すると
、先の通常のフレームを追い越して優先度の高いフレー
ムを出力する追い越し制御や、X.25等に見られる再
送用のバッファ制御、すなわち転送後に転送確認通知が
正常に受け付けられなかった場合、あるいは応答がない
場合に以前送信したフレームを再度送信する制御を行う
ことがハードウェアにより簡単に実現できる。
【0058】すなわち優先出力の場合には、後から到着
したフレームを先に到着しているフレームを転送したバ
スよりも優先度の高いバスに出力することにより、以前
に到着したフレームよりも先に出力通信路に出力するこ
とが可能となる。従来このような制御は複雑なアドレス
制御を必要とするために、低スループットで、ソフトウ
ェアやファームウェアに頼らざるを得なかったものであ
り、本発明によればこのような場合にも高速処理が実現
できる。
【0059】図15は図14のシステムにおけるバッフ
ァ利用の効率化を説明する図である。図14においては
、優先度に応じて入力バスと対応する出力バスとは固定
されているために、クロスポイントバッファとしてはそ
の交点にあるものだけが使用される。そこでLSIを作
るにあたり、不必要なクロスポイントバッファを作らず
に目的のクロスポイントバッファのみを大容量化するこ
とが可能になり、回路の規模を小さくすることもできる
【0060】図16は本発明におけるスイッチマトリク
スをキャッシュとして利用することができるマルチプロ
セッサシステムの実施例の構成ブロック図である。同図
は図13のマルチプロセッサシステムの構成と類似して
いるが、プロセッサの一部が主記憶や増設メモリ、ある
いは磁気テープ(MT)等の低速外部入出力デバイスで
ある点が異なっている。このような構成を用いることに
より、本発明のスイッチマトリクス内のクロスポイント
バッファをプロセッサから見てキャッシュと同様に利用
することが可能になる。すなわち、図13においてはス
イッチマトリクスは複数のプロセッサの相互の間のバス
タイミングの吸収機能のみを持つものであるが、図16
ではスイッチ内部をキャッシュに見立てることにより、
プロセッサと外部入出力デバイス等との間のアクセス速
度の差を吸収することができる。
【0061】
【発明の効果】以上詳細に説明したように、本発明によ
れば可変長パケット、および固定長パケット、すなわち
ATMセルを同一の交換装置に収容して統一的な交換を
行うことが可能になり、ラベル交換式の通信システムに
おける通信効率の向上に寄与するところが大きい。
【0062】またスイッチマトリクスを比較的低速度の
LSIとして構成することができ、このようなLSIを
多数個用いることによって高速大容量の通信が小型のハ
ードウェアによって実現される。
【0063】さらに本発明の交換方式をマルチプロセッ
サシステムに応用することにより、システムの処理能力
を大幅に向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の原理ブロック図である。
【図2】本発明のラベル交換方式を用いる交換システム
の全体構成を示すブロック図である。
【図3】スイッチマトリクスの実施例の構成を示すブロ
ック図である。
【図4】メインコントローラ(MCNT)の実施例の構
成を示すブロック図である。
【図5】ハイウェイコントローラ(HCNT)内のアー
ビタの実施例の構成を示すブロック図である。
【図6】アービトレーションテーブルの格納内容の実施
例を示す図である。
【図7】読出先頭テーブルの格納内容の実施例を示す図
である。
【図8】アービトレーションテーブルの実施例における
論理構成を説明する図である。
【図9】クロスポイントバッファの実施例の構成を示す
ブロック図である。
【図10】スイッチマトリクス(LSI)へのデータ入
力の実施例のタイムチャートである。
【図11】アービトレーションテーブルに対するデータ
ライト/リードの実施例のタイムチャートである。
【図12】ハイウェイコントローラ(HCNT)の処理
実施例のタイムチャートである。
【図13】本発明の交換方式を用いるマルチプロセッサ
システムの実施例の構成を示す図である。
【図14】フレーム出力の優先度制御を可能にするシス
テム実施例の構成を示すブロック図である。
【図15】図14のシステムにおけるバッファ利用効率
化を説明する図である。
【図16】本発明におけるスイッチマトリクスをキャッ
シュとして利用するマルチプロセッサシステムの実施例
の構成を示すブロック図である。
【図17】パケット交換方式の従来例の構成を示すブロ
ック図である。
【符号の説明】
10,20O 〜20i     スイッチマトリクス
11                    入力フ
レーム分配手段12                
    出力フレーム組立手段13         
           制御手段23O 〜23m  
         ハイウェイコントローラ(HCNT
) 24O 〜24m           アービタ27
O 〜27m           バス対応転送制御
部28O 〜28m           転送要求と
転送可部29O 〜29m           読み
出しクロック部30                
    メインコントローラ(MCNT)

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】  それぞれ複数本の入力線と出力線とを
    有し、該各入力線と各出力線との交点にバッファが配置
    された複数のスイッチマトリクス(10)を備え、デー
    タ転送先が先頭に格納された可変長のフレーム、または
    パケットをそれぞれ複数の入力ハイウェイと出力ハイウ
    ェイとの間で交換するマトリクス型ラベル交換システム
    において、該複数の各入力ハイウェイから入力されたフ
    レーム、またはパケットを前記スイッチマトリクス(1
    0)の個数に対応する個数に分割して各スイッチマトリ
    クス(10)に分配する。入力ハイウェイ数に対応する
    複数の入力フレーム分配手段(11)と、該各スイッチ
    マトリクス(10)からの出力データを入力ハイウェイ
    から入力されたフレーム、またはパケットの形式に組み
    立てて、該フレームの転送先としての出力ハイウェイに
    出力する、該出力ハイウェイ数に対応する複数の出力フ
    レーム組立手段(12)と、該各複数のスイッチマトリ
    クス(10)、入力フレーム分配手段(11)、および
    出力フレーム組立手段(12)とを制御する制御手段(
    13)とを備え、該複数のスイッチマトリクスへのデー
    タ入出力を時間分割で連携させることを特徴とする高速
    大容量マトリクス型時間分割ラベル交換方式。
  2. 【請求項2】  前記マトリクス型ラベル交換システム
    において、固定長フレーム、または固定長パケットを交
    換することを特徴とする請求項1記載の高速大容量マト
    リクス型時間分割ラベル交換方式。
  3. 【請求項3】  前記複数の入力ハイウェイと出力ハイ
    ウェイとを各1本ずつの複数の組とし、該各組の入力ハ
    イウェイと出力ハイウェイとをそれぞれ1つのプロセッ
    サの内部バスに接続して複数のプロセッサ間での高速通
    信を可能とし、処理能力の大きいマルチプロセッサシス
    テムを構成するこを特徴とする請求項1記載の高速大容
    量マトリクス型時間分割ラベル交換方式。
  4. 【請求項4】  前記各組の入力ハイウェイと出力ハイ
    ウェイとの接続先の一部がメモリ、または外部入出力装
    置であり、前記プロセッサ、該メモリ、または外部入出
    力装置の間で固定長データを転送し、前記複数のマトリ
    クススイッチをキャッシュとして利用可能とすることを
    特徴とする請求項3記載の高速大容量マトリクス型時間
    分割ラベル交換方式。
  5. 【請求項5】  前記プロセッサ、メモリ、または外部
    入出力装置の間で転送されるデータが可変長であること
    を特徴とする請求項4記載の高速大容量マトリクス型時
    間分割ラベル交換方式。
  6. 【請求項6】  前記複数の入力ハイウェイと出力ハイ
    ウェイとを各1本ずつの複数の組とし、該各組に対して
    優先順位を付加し、1本の入力通信路と、該各入力ハイ
    ウェイとの間、および該各出力ハイウェイと1本の出力
    通信路との間にそれぞれセレクタを備え、前記可変長フ
    レーム、またはパケットの優先度に応じて、該入力通信
    路から入力されるフレーム、またはパケットの該出力通
    信路への優先出力を行うことを特徴とする請求項1記載
    の高速大容量マトリクス型時間分割ラベル交換方式。
JP3056445A 1991-03-20 1991-03-20 高速大容量マトリクス型時間分割ラベル交換方式 Withdrawn JPH04291548A (ja)

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JP2007526710A (ja) * 2004-03-03 2007-09-13 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ データ処理ユニットがネットワークを介し通信するデータ処理回路

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