JP3291866B2 - データ受信方式及び通信制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、通信制御装置およびデ
ータ送受信方式に関し、更に詳しくは、ＡＴＭ（Asynch
ronous Transfer Mode）技術を適用したネットワーク
（以下、ＡＴＭネットワークと記す）に適した通信制御
装置およびデータ受信方式に関する。

【０００２】

【従来の技術】データ通信システムにおいて、データ受
信時のプロトコル処理時間を短縮する技術として、例え
ば、特開昭６２−１６４３４５号公報に記載の「通信制
御装置」がある。上記公報に記載の発明では、ネットワ
ークから１フレームの受信が完了した後でプロトコル処
理を開始するのではなく、フレームの先頭から固定長分
のデータ（プロトコルヘッダ部分）の受信完了をハード
ウエアで検出し、このタイミングをプロトコルヘッダの
受信完了とみなし、フレーム全体の受信が完了する前
に、プロトコルヘッダの解析処理をマイクロプログラム
により実行するようにしている。

【０００３】上記の従来技術では、１フレーム分のデー
タ受信が完了する前にプロトコルヘッダの解析処理を開
始することによってデータ受信処理の高速化を図ってお
り、一旦、フレームの受信が開始されると、データ部に
先行するプロトコルヘッダの部分が連続して受信される
ことを前提としている。すなわち、この技術は、データ
を可変長のフレームで送信するパケット交換ネットワー
クや、従来の一般的なＬＡＮなどのネットワークに適用
して効果がある。

【０００４】

【発明が解決しようとする課題】然るに、ＡＴＭ（Asyn
chronous Transfer Mode）と呼ばれる技術を利用した広
帯域ＩＳＤＮ、あるいはＡＴＭ・ＬＡＮ等のネットワー
ク（以下、ＡＴＭネットワークと記す）では、ホスト計
算機あるいは端末装置等の送信局からの送信メッセージ
を数十バイトの固定長のパケット（以下、セルと記す）
に分割してネットワークに送信するようにしている。

【０００５】然るに、送信局が送信しようとする１フレ
ーム分のデータ（メッセージ）は、ユーザデータ部の前
に付加されるプロトコルヘッダの長さが数十バイトにな
る場合があり、このようなメッセージを固定長のブロッ
クに分割してセル化すると、プロトコルヘッダ部が複数
のセルに分かれてネットワークに送出されることにな
る。

【０００６】この場合、例えば、同一の受信局に対して
複数の送信局が同時並行的にデータを送信すると、受信
局では、１つのメッセージのプロトコルヘッダの１部を
データ内容とする一連のセルの間に、他のメッセージの
プロトコルヘッダまたはデータの１部を含む別のセルが
介在した形で、送信元の異なるセルが互いに入れ子状態
で受信されてしまい、受信処理の基準となるプロトコル
ヘッダが連続して受信されるとは限らない。

【０００７】従って、データ部に先行するプロトコルヘ
ッダが連続受信されることを前提とした上記従来の技術
は、ＡＴＭネットワークのデータ受信処理への適用に問
題があった。

【０００８】本発明の目的は、ＡＴＭネットワーク上で
のデータ受信処理を高速化できるデータ受信方式、およ
び通信制御装置を提供することにある。

【０００９】本発明の他の目的は、１つのメッセージ
（フレーム）が複数のセルに分割され、異なるメッセー
ジのセルが入れ子状態で受信された場合でも、プロトコ
ル処理を高速に実行できるデータ受信方式、および通信
制御装置を提供ことにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明のデータ受信方式では、上位装置（計算機）
に接続されるインタフェース回路と、通信制御処理を実
行するためのマイクロプロセッサと、送受信データを一
時的に格納するバッファメモリと、上位装置のメモリと
上記バッファメモリとの間のデータ転送を制御するＤＭ
Ａコントローラと、送信フレームを複数の固定長のパケ
ット（以下、セルと記す）にしてネットワークに送信す
るとともに、ネットワークからの受信セルをフレームに
組立てるＡＴＭコントローラとを有する通信制御装置に
おいて、上記ＡＴＭコントローラからバッファメモリに
出力される受信セルを取り込み、上記受信セルのデータ
部に含まれる上位レイヤプロトコルのヘッダ情報をセル
ヘッダに含まれるコネクション識別子と対応したヘッダ
組立て領域に格納し、同一のヘッダ組立て領域に受信セ
ルで所定個数分のヘッダ情報が揃った時点で、該組立て
領域に格納されているヘッダ情報に関する上位レイヤの
プロトコル処理を開始するようにしたことを特徴とす
る。

【００１１】本発明の通信制御装置は、上述したプロト
コル処理を行なうために、複数のヘッダ組立て領域と、
受信セル個数をカウントするための複数のカウンタ手段
と、上記ＡＴＭコントローラからバッファメモリに出力
される受信セルを取り込み、上記受信セルのデータブロ
ックに含まれる上位レイヤプロトコルのヘッダ情報を上
記受信セルのセルヘッダに含まれるコネクション識別子
と対応した組立て領域に格納すると共に、上記コネクシ
ョン識別子と対応したカウンタ手段にカウントにセル個
数をカウントさせるための手段とを有し、カウント値が
所定個数になったカウンタ手段と対応する組立て領域の
ヘッダ情報に対して上位レイヤのプロトコル処理を行な
うようにしたことを特徴とする。

【００１２】本発明の１つの実施形態によれば、プロト
コルヘッダの解析を高速化するために、通信制御装置
が、例えば、自局が以前に送信したフレームのヘッダま
たは以前に受信したフレームのヘッダに基づいて作成さ
れた次回の受信フレームに含まれるであろう予測ヘッダ
情報をコネクション対応に記憶しておくための手段と、
上記組立て領域に格納された受信フレームのヘッダ情報
と上記予測ヘッダとを照合し、照合結果に応じて、予測
に対する成否を示す信号を出力する手段とを有すること
を特徴とする。

【００１３】更に、本発明の他の実施形態においては、
受信データの計算機への転送を高速化するために、通信
制御装置が、上記予測成功を示す成否信号の出力に応答
して、受信データの計算機への転送を開始する手段を備
えたことを特徴とする。

【００１４】

【作用】本発明によれば、上位フレームのヘッダ情報が
複数のセルに分割して送受信される通信システムにおい
て、各コネクション対応にプロトコルヘッダの組立てを
行ない、フレームの受信完了前にプロトコルヘッダの解
析処理を開始できるため、上記ヘッダ解析結果を利用し
て各コネクションのフレーム受信処理を高速化すること
ができる。

【００１５】また、予め次回の受信フレームに含まれる
であろう予測ヘッダ情報をコネクション対応に記憶して
おき、これと実際に受信したフレームヘッダとを照合す
る方式を採用した場合、プロトコル処理を高速化でき、
この照合結果に応答して受信フレームの計算機への転送
を開始する方式を採用すると、ネットワークからのセル
の受信と、受信フレームの計算機への転送をオーバラッ
プして受信処理を高速化できる。

【００１６】

【実施例】以下、本発明の実施例を図面を参照しながら
説明する。

【００１７】〔実施例１〕まず、本実施例の前提となる
システムの概要を説明する。

【００１８】図２は、本発明に係る通信ネットワークシ
ステムの一例を示し、複数の計算機１（１Ａ〜１Ｄ）
が、それぞれ通信制御装置２（２Ａ〜２Ｄ）及びＡＴＭ
伝送路７を介してＡＴＭ（Asynchronous Transfer Mod
e)交換機３に接続されている。図１は、通信制御装置２
の構成の１例を示すブロック図であり、通信制御装置２
は、計算機１内のシステムバス６に接続され、上記計算
機１は、上記システムバス６で接続された主プロセッサ
４と主メモリ５とから構成されている。

【００１９】通信制御装置２は、通信制御処理を実行す
るマイクロプロセッサ１０と、プログラムメモリ２０
と、ローカルメモリ３０と、本発明の主要部をなすヘッ
ダ組立回路１００と、送受信データを一時的に格納する
バッファメモリ４０と、計算機１内の主メモリ５と、バ
ッファメモリ４０との間でデータ転送を行なうＤＭＡコ
ントローラ（以下、ＤＭＡＣと記す）５０と、ＡＴＭ伝
送路７へのデータの送受信制御を行なうＡＴＭコントロ
ーラ６０と、計算機インタフェース回路７０で構成され
る。ＡＴＭコントローラ６０は、例えば、Transwitch社
のＳＡＲＡチップセット等を使用して実現できる。

【００２０】通信制御装置２の内部バスは、２系統の内
部バスからなり、一つは、送受信データが転送されるデ
ータバス９０（９０Ａ、９０Ｂ、９０Ｃ）であり、もう
一つは、マイクロプロセッサ１０が接続され、通信制御
処理が行われる制御バス８０である。

【００２１】ＡＴＭコントローラ６０は、バッファメモ
リ４０に格納された可変長の送信データ（フレーム）を
固定長ミニパケット（以下、セルと記す）に分解してＡ
ＴＭ伝送路７に送出したり、ＡＴＭ伝送路７から受信し
たセルをバッファメモリ４０に転送しフレームに組立て
る機能を有する。

【００２２】ヘッダ組立回路１００は、ＡＴＭコントロ
ーラ６０からバッファメモリ４０にセル単位に転送され
る受信データを取り込み、フレーム単位に先頭のｎセル
分のデータを組立てる回路である。

【００２３】バッファメモリ４０は、３ポートメモリを
形成し、ＤＭＡＣ５０、ＡＴＭコントローラ６０、マイ
クロプロセッサ１０から同時にアクセスできるように構
成する。

【００２４】バッファアクセス調停回路４００は、ＤＭ
ＡＣ５０、ＡＴＭコントローラ６０、マイクロプロセッ
サ１０からバッファメモリ４０へのアクセスを調停す
る。

【００２５】マイクロプロセッサ１０は、計算機１から
データ送信要求を受けると、ＤＭＡＣ５０を用いて主メ
モリ５に格納された送信データをバッファメモリ４０に
転送し、プロトコル処理を行った後、ＡＴＭコントロー
ラ６０を起動してフレームをＡＴＭ伝送路７に送出す
る。一方、ＡＴＭコントローラ６０からデータ受信通知
を受けると、プロトコル処理を行った後、ＤＭＡＣ５０
を用いて受信データを主メモリ５に転送し、計算機１に
対してデータ受信を通知する。

【００２６】図３は、計算機１と通信制御装置２が分担
して実行する通信プロトコルの階層を示す。本実施例で
は、ＯＳＩ７階層モデルに対して、レイヤ５（プレゼン
テーションレイヤ）以上を、計算機の主プロセッサで実
行し、レイヤ４（トランスポートレイヤ）からレイヤ２
（ＬＬＣレイヤ）までを通信制御装置２内のマイクロプ
ロセッサ１０で実行し、レイヤ２（ＡＡＬレイヤ以下）
をＡＴＭコントローラ６０で実行する。

【００２７】図４は、通信制御装置２間で交わされるフ
レームのフォーマットを示す。計算機１間で転送される
データ４１には、マイクロプロセッサ１０によって、Ｔ
Ｌヘッダ４２−３と、ＮＬヘッダ４２−２と、ＬＬＣヘ
ッダ４２−１とが付加され、ＬＬＣフレーム４２を形成
する。

【００２８】ＡＴＭコントローラ６０では、トレイラ４
５を付加した後、送信フレームを４８バイトのデータ
（以下、ペイロードと記す）４６に分割する。ペイロー
ド４６には各々ＡＴＭヘッダ４５が付加され、セル４４
として伝送路７に送出される。受信処理では上記手順と
逆の手順を踏む。

【００２９】ＡＴＭ交換機３とＡＴＭ伝送路７で構成さ
れるＡＴＭネットワークは、コネクション型のネットワ
ークであり、ＡＴＭヘッダ４５内に設けられた２つのパ
ラメータＶＰＩ４７、ＶＣＩ４８の組み合わせによって
ＡＴＭコネクションを識別する。

【００３０】図５は、計算機１Ａ、計算機１Ｂ、計算機
１Ｃから、計算機１Ｄに対して、交換機３を介して、同
時にデータ送信が行われた場合のセルの到着シーケンス
の一例を示す図である。ＡＴＭネットワークにおいて
は、１つのフレームが複数のブロックに分割され、複数
のセルに分けて送信される。複数の局から同一の局１Ｄ
宛に略同時にフレームが送信されると、セル列４４で示
すように、受信局１Ｄでは送信元の異なるセルが入れ子
状態で交互に到着する。

【００３１】本実施例では、プロトコルヘッダが複数の
セルに分割され、かつ、複数のフレームのセルが入れ子
状態で受信される場合でも、フレームを受信しながらプ
ロトコルヘッダを効率良く解析するために以下に説明す
る手段を設ける。

【００３２】図６は、ＡＴＭコントローラ６０によるバ
ッファメモリ４０上でのフレームの組立て方法、および
ヘッダ組立回路１００の内部構成を示すブロック図であ
る。

【００３３】ＡＴＭコントローラ６０は、ＡＴＭ伝送路
７から受信されるセル４４に付加されているＡＴＭヘッ
ダ４５内のパラメータＶＰＩ４７とＶＣＩ４８とに基づ
き、バッファメモリ４０上の対応する組立てエリア
（ａ、ｂ、ｃ）のアドレスを求め、当該エリアに対して
ＡＴＭヘッダ４５を取り除いたペイロード４６を転送す
る。

【００３４】ヘッダ組立回路１００は、ＡＴＭコントロ
ーラ６０からバッファメモリ４０に転送されるペイロー
ド４６を取り込み、フレーム単位に先頭のｎペイロード
を組立てる回路である。

【００３５】ヘッダ組立回路１００は、フレーム識別回
路１３０と、ペイロード振り分け回路１２０と、カウン
タ１３２と、ヘッダ組立メモリ１１０で構成される。ヘ
ッダ組立メモリ１１０は、組立中のプロトコルヘッダを
ｎ面保持できるＦＩＦＯ型式のメモリであり、マイクロ
プロセッサ１０からアクセスできるように構成されてい
る。

【００３６】フレーム識別回路１３０は、ＡＴＭコント
ローラ６０から出力されるＶＰＩ／ＶＣＩ６１−２に基
づいて、受信中のペイロード４６がどのＡＴＭコネクシ
ョンに関するフレームのペイロード４６かを識別するた
めのものである。

【００３７】ペイロード振り分け回路１２０は、受信デ
ータバス９０Ｂを流れるペイロード４６を取り込み、フ
レーム識別回路１３０からの出力信号１３１に基づい
て、対応するヘッダ組立メモリ１１０に振り分けて転送
する。

【００３８】カウンタ１３２は、ヘッダ組立メモリ１１
０の面数と同一面数のカウンタであり、各フレーム対応
に組立てが完了したペイロード数を保持する。

【００３９】図７は、ヘッダ組立回路１００の動作を示
すフローチャートである。なお、本実施例では、フレー
ムのプロトコルヘッダ部が２つのセルにまたがって送信
されるものと仮定して説明するが、本発明は、ペイロー
ド数が２以外の場合でも適用できる。

【００４０】フレーム識別回路１３０は、ＡＴＭコント
ローラ６０が出力するセル受信開始信号６１−１を検出
すると（ステップ３００）、ＶＰＩ／ＶＰＩ６１−２を
取り込み、対応するヘッダ組立メモリ１１０のエントリ
番号を得る（３０１）。

【００４１】ペイロード振り分け回路１２０は、受信デ
ータバス９０Ｂ上を流れるペイロード４６を取り込み、
フレーム識別回路１３０から出力されるエントリ番号１
３１に基づいて、受信データを対応するヘッダ組立メモ
リ１１０に転送した後（３０２）、対応するカウンタ１
３２をインクリメントする（３０３）。カウンタ１３２
が「２」に達すると、制御信号１０１−２を介して、マ
イクロプロセッサ１０に、ヘッダ受信完了とヘッダ組立
メモリのエントリ番号を通知する（３０４、３０５）。
次に、ＦＩＦＯ型式のヘッダ組立メモリ１１０から出力
されるエンプティ信号１３３により、マイクロプロセッ
サ１０が受信ヘッダを読み終えたことを検出すると（３
０６）、対応するカウンタ１３２をクリアする（３０
７）。

【００４２】図８は、マイクロプロセッサ１０で実行さ
れる通信制御装置２の受信処理時の動作を示すプログラ
ムフローチャートである。マイクロプロセッサ１０は、
ヘッダ組立回路１００からのヘッダ受信完了通知を待ち
（３１０）、ヘッダの受信が完了すると、ヘッダ組立メ
モリ１１０から、組立られたプロトコルヘッダを読み込
み（３１１）、これを解析する（３１２）。フレームの
受信が完了し（３１３）、受信結果に異常がなければ
（３１４）、ＤＭＡＣ５０を起動して、受信データの計
算機１への転送を開始する（３１６）。データ転送が完
了すれと（３１７）、計算機にデータ受信を通知した後
（３１８）、受信バッファを解放する（３１９）。

【００４３】上記動作フローチャートによって、通信制
御装置２内でのフレーム受信動作は、図９に示すタイム
チャートのように行われる。

【００４４】上記実施例においては、プロトコルヘッダ
の組立てを、ＡＴＭコントローラ６０から出力されるＶ
ＰＩ／ＶＣＩ６１−２に基づいて行うようにしている
が、ヘッダの組立ては他の手段で行っても良い。例え
ば、セルからフレームへの組立てがバッファメモリ４０
上で行われることを利用して、ＡＴＭコントローラ６０
から出力される受信バッファメモリのアドレス情報に基
づいてヘッダを組立てるようにしても良い。

【００４５】本実施例によれば、フレームが複数のセル
に分割して送信され、相手装置で送信元の異なる複数種
のセルが入れ子状態で受信され得るＡＴＭネットワーク
において、プロトコルヘッダに組立てにヘッダ組立回路
１００を用い、フレームの受信完了前にプロトコル処理
を開始することによって、データ受信時のプロトコル処
理を高速化することができる。

【００４６】〔実施例２〕実施例１では、ＡＴＭネット
ワークにおけるプロトコル処理をフレームの受信完了前
に開始することによって受信処理を高速化したが、プロ
トコルヘッダの解析処理は、マイクロプロセッサ１０に
よるソフトウェア処理で行っているため、更に改良でき
る余地がある。

【００４７】以下に述べる実施例２は、プロトコルヘッ
ダをハードウェアで高速に解析するようにした点に特徴
がある。具体的には、フレーム受信に先立ち、自局が以
前に送信したフレームのプロトコルヘッダ、または自局
が以前に受信したフレームのプロトコルヘッダに基づい
て、次に受信するであろうフレームのプロトコルヘッダ
を予測し、受信したプロトコルヘッダと予測したプロト
コルヘッダをハードウエアで高速に比較することによ
り、受信フレームのヘッダ解析処理（以下、ヘッダ予測
処理と記す）を高速化している。

【００４８】図１０は、図１で示した通信制御装置２
に、上記ヘッダ予測処理を実現するヘッダ予測回路２０
０を追加した構成を示すブロック図である。ヘッダ予測
回路２００は、ヘッダ組立回路１００および制御バス８
０に接続されている。上記ヘッダ組立回路１００によっ
て組立てられたプロトコルヘッダは、パス１０１を介し
てヘッダ予測回路２００に転送される。ヘッダ予測回路
２００では、事前に予測し登録しておいた複数の予測ヘ
ッダと、ヘッダ組立回路１００から転送された受信ヘッ
ダとを比較し、比較結果を制御バス８０を介してマイク
ロプロセッサ１０に通知する。

【００４９】図１１は、ヘッダ予測回路２００の具体的
な構成の１例を示すブロック図である。ヘッダ予測回路
２００は、予測ヘッダを格納するｎバイト幅の予測ヘッ
ダレジスタ２１０（２１０Ａ、２１０Ｂ）と、受信ヘッ
ダを格納するｎバイト幅の受信ヘッダレジスタ２５０
（２５０Ａ、２５０Ｂ）と、予測ヘッダと受信ヘッダを
比較するヘッダ比較器２２０（２２０Ａ、２２０Ｂ）
と、ヘッダの比較において比較対象外のエリア（予測で
きない部分や、ｎバイト以下の予測ヘッダに対するパデ
ィング部分など）を指定したマスクデータを保持するｎ
バイト幅のマスクレジスタ２４０（２４０Ａ、２４０
Ｂ）と、受信ヘッダの内容をマスクデータでマスクした
データをヘッダ比較器２２０に与えるマスク回路２３０
（２３０Ａ、２３０Ｂ）で構成される複数のブロック
（以下、エントリと記す）と、登録・検索制御回路２６
０で構成される。

【００５０】登録・検索制御回路２６０は、マイクロプ
ロセッサ１０からのコマンドに応答して、予測ヘッダの
登録処理と、登録済みの予測ヘッダの中から受信ヘッダ
と一致するヘッダを検索する検索処理と、登録されてい
る予測ヘッダのうち、不要となったヘッダの削除処理と
を行う。

【００５１】図１２は、ヘッダ予測回路２００の動作を
示すフローチャートである。ここでは、予測ヘッダは既
に登録されているものとする。ヘッダ予測回路１００
は、ヘッダ組立回路２００からヘッダ受信完了通知１０
１−２を受けると（３２０）、ヘッダ組立メモリ１１０
内で組立てられた受信ヘッダを取り込み、各受信ヘッダ
レジスタ２５０に並列転送した後、予測ヘッダとの比較
要求信号２６６をＯＮ状態にする（３２１）。

【００５２】各ヘッダ比較器２２０は、受信ヘッダをマ
スクデータでマスクし、予測ヘッダと比較する（３２
２）。もし、受信したヘッダと一致する予測ヘッダが存
在した場合は（３２３）、マイクロプロセッサ１０に対
して予測成功を通知する（３２４）。受信したヘッダと
一致する予測ヘッダが存在しない場合は、マイクロプロ
セッサ１０に対して予測失敗を通知する（３２５）。

【００５３】図１３は、通信制御装置２の受信処理時に
マイクロプロセッサ１０が実行するプログラムフローチ
ャートを示す。マイクロプロセッサ１０は、ヘッダ予測
回路２００からのヘッダ予測完了通知を待っており（ス
テップ３３０）、予測完了通知を受けると、予測が成功
したか失敗したかを判断する（３３１）。もし、予測が
成功した場合は、ヘッダ組立メモリ１１０からヘッダを
読み込み、予測出来なかったヘッダ部分のみを解析する
（３３２）。予測が失敗した場合は、取り込んだヘッダ
の全ての部分を逐次解析する（３３３）。

【００５４】これらの動作が終わると、フレーム受信完
了を待ち（３３４）、フレームの受信が完了すると、異
常の有無をチェックする（３３５）。もし、異常があれ
ば、受信フレームを廃棄する（３３６）。異常がなけれ
ば、ＤＭＡＣ５０を起動し、受信データの計算機への転
送を開始する（３３７）。計算機１へのデータ転送が完
了すると（３３８）、計算機１対してデータ受信を通知
した後（３３９）、受信バッファを解放する（３４
０）。

【００５５】通信制御装置２内でのフレーム受信動作
は、図１４に示すタイムチャートのように行われる。

【００５６】本実施例によれば、ヘッダ組立回路１００
によって組立てられたプロトコルヘッダがヘッダ予測回
路２００によって高速に解析できるため、プロトコル処
理の取りかかりを早くするだけでなく、データ受信時の
プロトコル処理自体を高速化できる。

【００５７】〔実施例３〕上述した実施例１、実施例２
では、図９及び図１４から明らかなように、ネットワー
クからのフレーム受信と、受信データの計算機１への転
送処理がシーケンシャルに行われている。

【００５８】実施例３では、図１５に示すように、ネッ
トワークからのデータ受信と計算機への受信データの転
送をオーバラップさせ、通信制御装置全体の受信遅延時
間を短縮することを特徴とする。

【００５９】図１６は、マイクロプロセッサ１０で実行
する上述したオーバラップ処理機能をもつ受信処理のプ
ログラムフローチャートを示す。マイクロプロセッサ１
０は、ヘッダ予測回路２００からのヘッダ予測完了通知
を待っており（ステップ３５０）、予測完了通知を受け
ると、予測が成功したか失敗したかを判断する（３５
１）。もし、予測が成功した場合は、ヘッダ組立メモリ
１１０からヘッダを読み込み、予測出来なかったヘッダ
部分のみ解析する（３５２）。予測が失敗した場合は、
取り込んだヘッダの全ての部分を逐次解析する（３５
３）。

【００６０】マイクロプロセッサ１０は、次のステップ
でＤＭＡＣ５０を起動し、受信データの計算機への転送
を開始する（３５４）。ＤＭＡＣ５０を起動した後、フ
レームの受信完了を待つ（３５５）。

【００６１】フレームの受信が完了すると、異常の有無
をチェックし（３５６）、もし、異常があれば受信フレ
ームを廃棄する（３５７）。異常がなければ、計算機１
へのデータ転送が完了するのを待ち（３５８）、データ
転送が完了すると、計算機１にデータ受信を通知した後
（３５９）、受信バッファを解放する（３６０）。

【００６２】上記動作フローチャートによって、通信制
御装置２内でのフレーム受信処理は、図１５に示すタイ
ムチャートのように行われる。

【００６３】なお、ＡＴＭ伝送路７からのデータ受信と
計算機１への受信データの転送を並行して行うと、図１
５に示すタイムチャートから明らかなように、ＡＴＭ伝
送路７からのデータ受信速度より計算機１への受信デー
タの転送速度が速い場合には、データ転送の追越しが発
生する可能性がある。このような追越しを避けるために
は、例えば、ＤＭＡＣ５０を起動する際に、データ転送
の追越しが発生しないように、マイクロプロセッサ１０
がＤＭＡＣ５０の起動タイミングを調整することによっ
て、データ転送の追越しを最小限に留める。マイクロプ
ロセッサ１０によるタイミング調整で、データ転送の追
越しを完全に排除できない場合には、通信制御装置２内
のバッファアクセス調停回路４００に、データ転送の追
越しを検出する機能を持たせるとよい。

【００６４】図１７は、バッファアクセス調停回路４０
０の具体的な構成の１例を示すブロック図である。バッ
ファメモリ４０には、送受信データを格納するデータエ
リア４０−１の他に、バイト単位またはワード単位で、
その領域がネットワークからの受信データを格納したエ
リアか否かを示すスコアボードビット４０−２を設け
る。

【００６５】本実施例では、スコアボードビット４０−
２が「１」の場合は、当該エリアに有効な受信データが
存在した状態を示し、「０」の場合は、受信データが格
納されていない状態を示すものとする。

【００６６】バッファアクセス調停回路４００は、バッ
ファメモリ４０へのデータのリード／ライト制御を行う
ためのデータＲ／Ｗ制御回路４０４と、上記スコアボー
ドビット４０−２に「１」をセットするためのセット回
路４０２と、上記スコアボードビット４０−２の状態を
判定すると共に「０」を書き込むためのテスト＆セット
回路４０１と、スコアボードビット４０−２へのアクセ
スを制御するためのセレクタ４０３とで構成される。

【００６７】図１８は、データ受信時における、バッフ
ァアクセス調停回路４００の動作を示すフローチャート
である。バッファアクセス調停回路４００は、ＡＴＭコ
ントローラ６０からバッファメモリ４０への受信データ
のライト要求を受けると（ステップ３７０）、当該メモ
リアドレスに対応するスコアボードビット４０−２に
「１」をセットする（３７１）。

【００６８】一方、ＤＭＡＣ５０からリード要求を受け
る（３７２）、リードされたアドレスに対応するスコア
ボードビット４０−２の状態をリードし、その状態を記
憶すると共に（３７３）、当該スコアボードビット４０
−２に「０」をセットする（３７４）。

【００６９】ステップ３７３で記憶した状態が「１」で
あれば（３７５）、リードしたデータエリアのデータを
ＤＭＡＣ５０に渡す（３７６）。上記スコアボードビッ
ト４０−２の状態が「０」の場合は、ＤＭＡＣ５０に対
して追越し検出信号９０Ａ−２を出力する（３７７）。

【００７０】上記動作フローチャートによって、データ
転送の追越し発生を検出できる。なお、追越し検出信号
９０Ａ−２を検出した場合に、追越し検出信号９０Ａ−
２が検出されなくなるまで、ＤＭＡＣ５０が同一アドレ
スのアクセスを繰り返すようにしても良い。また、一端
データ転送を中断して、フレームの受信が完了した後、
マイクロプロセッサ１０から再度ＤＭＡＣ５０を起動す
るようにしても良い。

【００７１】本実施例によれば、ＡＴＭ伝送路７からの
データ受信と計算機１への受信データの転送をオーバラ
ップして実行でき、受信データが通信制御装置２を通過
する遅延時間を短縮できる。

【００７２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ＡＴＭネットワ−クのように、上位プロトコ
ルヘッダが複数の固定長パケット（セル）に分割して送
信され、宛先装置において複数フレ−ムのセルが入れ子
状態で受信される環境下において、上位レイヤのプロト
コルヘッダをフレ−ム単位に効率良く組立てることがで
きるため、１フレ−ムのデ−タ受信が完了する前に、プ
ロトコル処理を行うことができる。

【００７３】また、上記構成にヘッダ予測回路を併用す
ると、組立てられたプロトコルヘッダの高速解析によっ
て、デ−タ受信時のプロトコル処理を高速化でき、更
に、ＡＴＭ伝送路からのデ−タ受信動作と計算機への受
信デ−タの転送動作をオ−バラップすると、通信制御装
置における受信処理時間を一層短縮することができる。

【図面の簡単な説明】

【図１】本発明による通信制御装置の第１の実施例を示
すブロック図。

【図２】本発明で対象とするネットワ−クシステムの構
成を示す図。

【図３】プロトコル階層を示す図。

【図４】通信制御装置間でやりとりされるフレ−ムフォ
−マットの１例を示す図。

【図５】セルの受信シ−ケンスを示す図。

【図６】ヘッダ組立回路の構成を示すブロック図。

【図７】ヘッダ組立回路の動作を示すフロ−チャ−ト。

【図８】マイクロプロセッサで実行する受信処理プログ
ラムのフロ−チャ−ト。

【図９】通信制御装置の受信処理タイムチャ−ト。

【図１０】本発明による通信制御装置の第２の実施例を
示すブロック図。

【図１１】図１０におけるヘッダ予測回路の構成を示す
ブロック図。

【図１２】ヘッダ予測回路の動作フロ−チャ−ト。

【図１３】本発明の第２の実施例においてマイクロプロ
セッサで実行する受信処理プログラムのフロ−チャ−
ト。

【図１４】通信制御装置の受信処理タイムチャ−ト。

【図１５】本発明の第３の実施例における通信制御装置
の受信処理タイムチャ−ト。

【図１６】本発明の第３の実施例においてマイクロプロ
セッサで実行する受信処理プログラムのフローチャ−
ト。

【図１７】バッファメモリアクセス調停回路の構成を示
すブロック図。

【図１８】バッファアクセス調停回路の動作を示すフロ
−チャ−ト。

【符号の説明】

１…計算機、２…通信制御装置、３…ＡＴＭ交換機、７
…ＡＴＭ伝送路 １０…マイクロプロセッサ、２０…プログラムメモリ、
３０…ロ−カルメモリ ４０…バッファメモリ、４４…セル、４５…ＡＴＭヘッ
ダ、４６…ペイロ−ド ４７…ＶＰＩ、４８…ＶＣＩ、５０…ＤＭＡＣ、６０…
ＡＴＭコントロ−ラ、７０…計算機インタフェ−ス回路 ８０…制御バス、９０…デ−タバス、１００…ヘッダ組
立回路 １１０…ヘッダ組立メモリ、１２０…ペイロ−ド振り分
け回路、１３０…フレ−ム識別回路、２００…ヘッダ予
測回路、２１０…予測ヘッダレジスタ、２２０…ヘッダ
比較器、２３０…マスク回路 ２４０…マスクレジスタ、２５０…受信ヘッダレジス
タ、２６０…登録制御回路 ２７０…受信ヘッダ転送制御回路、４００…バッファア
クセス調停回路 ４０１…テスト＆セット回路、４０２…セット回路、４
０３…セレクタ ４０４…デ−タＲ／Ｗ制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 水谷 美加 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (72)発明者 高田 治 神奈川県川崎市麻生区王禅寺1099番地 株式会社 日立製作所 システム開発研 究所内 (56)参考文献 特開 昭64−82837（ＪＰ，Ａ) 特開 平２−238544（ＪＰ，Ａ) 特開 平３−183236（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56 H04L 29/06

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】通信制御処理を実行するマイクロプロセッ
   サと、受信データを一時的に格納するバッファメモリ
   と、ヘッダを含む固定長パケットをネットワークから受
   信してフレームに組立てるＡＴＭコントローラとを有す
   る通信制御装置におけるデータ受信方法において、 上記ＡＴＭコントローラから受信した上記固定長パケッ
   トに含まれるデータとコネクション識別子とを出力し、 上記コネクション識別子に基づいて、上記バッファメモ
   リに構成した複数のフレーム組立て領域からいずれかの
   組立て領域を選択し、 出力された上記データを、上記選択した組立て領域に格
   納し、 格納した上記データ数を、上記組立て領域別にカウント
   し、 上記データが所定個数格納された上記組立て領域におい
   て、当該組立て領域に格納されている上記データを用い
   て上位レイヤのプロトコル処理を開始することを特徴と
   するデータ受信方法。
2. 【請求項２】通信制御処理を実行するマイクロプロセッ
   サと、受信データを一時的に格納するバッファメモリ
   と、ヘッダを含む固定長パケットをネットワークから受
   信してフレームに組立てるＡＴＭコントローラとを有す
   る通信制御装置において、 上記ＡＴＭコントローラから受信した上記固定長パケッ
   トに含まれるデータとコネクション識別子とを出力する
   手段と、 上記コネクション識別子に基づいて、上記バッファメモ
   リに構成した複数のフレーム組立て領域からいずれかの
   組立て領域を選択する手段と、 出力された上記データを、上記選択した組立て領域に格
   納する手段と、 格納した上記データ数を、上記組立て領域別にカウント
   する手段と、 上記データが所定個数格納された上記組立て領域におい
   て、当該組立て領域に格納されている上記データを用い
   て上位レイヤのプロトコル処理を開始するプロトコル処
   理処理手段を備えることを特徴とする通信制御装置。
3. 【請求項３】請求項２に記載の通信制御装置において、 上記フレームに含まれる上位プロトコルのヘッダ情報に
   ついて、予測した前記ヘッダ情報を記憶しておくための
   手段を備え、 上記プロトコル処理処理手段は、上記所定個数格納され
   た前記データに含まれる上記上位プロトコルのヘッダ情 報と上記予測した前記ヘッダ情報とを照合し、照合結果
   に応じて、予測に対する成否を示す信号を出力する手段
   を有することを特徴とする通信制御装置。
4. 【請求項４】請求項３に記載の通信制御装置において、 プロトコル処理処理手段は、 前記予測の成功に応答して、上記データを計算機へ転送
   開始する手段を備えることを特徴とする通信制御装置。