JPH06268620A - データ多重化装置 - Google Patents
データ多重化装置Info
- Publication number
- JPH06268620A JPH06268620A JP7283993A JP7283993A JPH06268620A JP H06268620 A JPH06268620 A JP H06268620A JP 7283993 A JP7283993 A JP 7283993A JP 7283993 A JP7283993 A JP 7283993A JP H06268620 A JPH06268620 A JP H06268620A
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- Japan
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- data
- serial
- transmission
- parallel
- highway
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Abstract
(57)【要約】 (修正有)
【目的】 CPUの負荷を伴わずに多重化の再設定を実
行できるデータ多重化装置を提供する。 【構成】 ハイウエイ2で伝送されるパラレルPデータ
の多重化ビット数をa、ハイウエイの1フレーム周期内
におけるシリアルSデータの伝送クロック数をbとする
とき、入力SデータをbビットのPデータに変換するS
P変換手段4と、bがaより小さいとき、a−bの空き
ビットに他の送信Sデータを割り当てるセレクト手段4
と、受信したデータの内から、bビットのPデータをS
データに変換するPS変換手段5と、a−bのビットに
割り当てられたデータを他の受信データとして分配する
手段5とを設ける。S送受信用の伝送クロックの情報だ
けを基に、ハードウェアによって多重化の方法を決定し
ているので、S伝送速度が変更になっても即座に追従し
て多重化の方法を決定できる。
行できるデータ多重化装置を提供する。 【構成】 ハイウエイ2で伝送されるパラレルPデータ
の多重化ビット数をa、ハイウエイの1フレーム周期内
におけるシリアルSデータの伝送クロック数をbとする
とき、入力SデータをbビットのPデータに変換するS
P変換手段4と、bがaより小さいとき、a−bの空き
ビットに他の送信Sデータを割り当てるセレクト手段4
と、受信したデータの内から、bビットのPデータをS
データに変換するPS変換手段5と、a−bのビットに
割り当てられたデータを他の受信データとして分配する
手段5とを設ける。S送受信用の伝送クロックの情報だ
けを基に、ハードウェアによって多重化の方法を決定し
ているので、S伝送速度が変更になっても即座に追従し
て多重化の方法を決定できる。
Description
【0001】
【産業上の利用分野】本発明は、シリアル・データを多
重化する時分割データ多重化装置に関し、特に、ハード
ウエアのみによって効率的なデータの多重化が実行でき
るように構成したものである。
重化する時分割データ多重化装置に関し、特に、ハード
ウエアのみによって効率的なデータの多重化が実行でき
るように構成したものである。
【0002】
【従来の技術】従来の時分割データ多重化装置は、図6
に示すように、収容する端末から出力されたシリアル・
データを多重化して時分割データ・ハイウエイ2に送出
するとともに、時分割データ・ハイウエイ2から受信し
た多重化データをシリアル・データに分離して収容する
端末に伝えるデータ多重/分離ユニット3と、各データ
多重/分離ユニット3に対してアクセス・タイムスロッ
トの指定を行なうCPU1とを備えている。
に示すように、収容する端末から出力されたシリアル・
データを多重化して時分割データ・ハイウエイ2に送出
するとともに、時分割データ・ハイウエイ2から受信し
た多重化データをシリアル・データに分離して収容する
端末に伝えるデータ多重/分離ユニット3と、各データ
多重/分離ユニット3に対してアクセス・タイムスロッ
トの指定を行なうCPU1とを備えている。
【0003】この時分割データ多重化装置では、各デー
タ多重/分離ユニット3の使用回線であるアクセス・タ
イムスロットが、CPU1の各データ多重/分離ユニッ
ト3へのレジスタ登録等によって設定され、各データ多
重・分離ユニット3は、指定を受けたタイムスロットに
アクセスすることでデータの多重・分離処理機能を実現
している。
タ多重/分離ユニット3の使用回線であるアクセス・タ
イムスロットが、CPU1の各データ多重/分離ユニッ
ト3へのレジスタ登録等によって設定され、各データ多
重・分離ユニット3は、指定を受けたタイムスロットに
アクセスすることでデータの多重・分離処理機能を実現
している。
【0004】
【発明が解決しようとする課題】この多重化方式では、
シリアル・データの多重化は、収容する端末の伝送速度
の組合わせに依存する。そのため、端末の伝送速度の変
更が生じた場合には、従来のデータ多重化装置では、再
び多重化の設定を行なったり、または、端末の伝送速度
変更だけに対応し多重化の再設定は実行せずに、空きチ
ャネルを発生させたままの状態にする等の措置を取って
いる。
シリアル・データの多重化は、収容する端末の伝送速度
の組合わせに依存する。そのため、端末の伝送速度の変
更が生じた場合には、従来のデータ多重化装置では、再
び多重化の設定を行なったり、または、端末の伝送速度
変更だけに対応し多重化の再設定は実行せずに、空きチ
ャネルを発生させたままの状態にする等の措置を取って
いる。
【0005】しかし、多重化の再設定は繁雑であり、C
PUに大きな負担を強いることになる。そうかと言っ
て、再設定を行なわずに、空きチャネルを発生させるこ
とは、多重化効率の低下をもたらす。
PUに大きな負担を強いることになる。そうかと言っ
て、再設定を行なわずに、空きチャネルを発生させるこ
とは、多重化効率の低下をもたらす。
【0006】本発明は、こうした従来の問題点を解決す
るものであり、ソフトウェアやCPUの負荷を伴わずに
多重化の再設定を実行することができ、それによって、
データの多重化効率の向上を図ることができるデータ多
重化装置を提供することを目的としている。
るものであり、ソフトウェアやCPUの負荷を伴わずに
多重化の再設定を実行することができ、それによって、
データの多重化効率の向上を図ることができるデータ多
重化装置を提供することを目的としている。
【0007】
【課題を解決するための手段】そこで、本発明では、シ
リアル・データをパラレル・データに変換して時分割パ
ラレル・データ・ハイウエイに送出すると共に、時分割
パラレル・データ・ハイウエイから受信したデータをシ
リアル・データに変換するデータ多重化装置において、
時分割パラレル・データ・ハイウエイで伝送されるパラ
レル・データの多重化ビット数をa、時分割パラレル・
データ・ハイウエイの1フレーム周期内に存在するシリ
アル・データの伝送クロック数をbとするとき、入力す
るシリアル・データをbビットのパラレル・データに変
換するシリアル・パラレル変換手段と、bがaより小さ
いとき、a−bの空きビットに他の送信シリアル・デー
タを割り当てるセレクト手段と、受信したデータの内か
ら、前記bビットのパラレル・データをシリアル・デー
タに変換するパラレル・シリアル変換手段と、前記a−
bのビットに割り当てられたデータを他の受信データと
して分配する手段とを設けている。
リアル・データをパラレル・データに変換して時分割パ
ラレル・データ・ハイウエイに送出すると共に、時分割
パラレル・データ・ハイウエイから受信したデータをシ
リアル・データに変換するデータ多重化装置において、
時分割パラレル・データ・ハイウエイで伝送されるパラ
レル・データの多重化ビット数をa、時分割パラレル・
データ・ハイウエイの1フレーム周期内に存在するシリ
アル・データの伝送クロック数をbとするとき、入力す
るシリアル・データをbビットのパラレル・データに変
換するシリアル・パラレル変換手段と、bがaより小さ
いとき、a−bの空きビットに他の送信シリアル・デー
タを割り当てるセレクト手段と、受信したデータの内か
ら、前記bビットのパラレル・データをシリアル・デー
タに変換するパラレル・シリアル変換手段と、前記a−
bのビットに割り当てられたデータを他の受信データと
して分配する手段とを設けている。
【0008】
【作用】このデータ多重化装置では、時分割パラレル・
データ・ハイウェイの1フレーム周期内に存在するシリ
アル送受信用の伝送クロック数をカウントすることによ
ってシリアル・パラレル変換する有効ビット幅(b)を
検出し、このビット幅が多重化するパラレル・データの
ビット幅数(a)より小さい場合には、空きビットが生
じないように、空きビットの領域に他の送信データが割
り当てられる。
データ・ハイウェイの1フレーム周期内に存在するシリ
アル送受信用の伝送クロック数をカウントすることによ
ってシリアル・パラレル変換する有効ビット幅(b)を
検出し、このビット幅が多重化するパラレル・データの
ビット幅数(a)より小さい場合には、空きビットが生
じないように、空きビットの領域に他の送信データが割
り当てられる。
【0009】これらのデータは、時分割パラレル・デー
タ・ハイウェイに時間圧縮されて送出される。
タ・ハイウェイに時間圧縮されて送出される。
【0010】一方、受信に際しては、時分割パラレル・
データ・ハイウェイから取り出したデータから、有効ビ
ット幅のデータのみをパラレル・シリアル変換し、有効
ビット幅以外のデータは、他のデータに割り当てられて
いるので、他の受信データとして分配する。
データ・ハイウェイから取り出したデータから、有効ビ
ット幅のデータのみをパラレル・シリアル変換し、有効
ビット幅以外のデータは、他のデータに割り当てられて
いるので、他の受信データとして分配する。
【0011】このように、この装置では、シリアル送受
信用の伝送クロックの情報だけを基に、ハードウェアに
よって多重化の方法を決定しているので、シリアル伝送
速度が変更になっても即座に追従して多重化の方法を決
定することができる。
信用の伝送クロックの情報だけを基に、ハードウェアに
よって多重化の方法を決定しているので、シリアル伝送
速度が変更になっても即座に追従して多重化の方法を決
定することができる。
【0012】
【実施例】本発明の実施例におけるデータ多重化装置
は、データ多重/分離ユニットとして、図1に示すよう
に、送信シリアル・データをパラレル・データに変換す
る可変長シリアル・パラレル(SP)変換器4と、変換
されたデータを一時蓄積して時分割パラレル・データ・
ハイウエイ2に送出する送信バッファ・メモリ6と、時
分割パラレル・データ・ハイウエイ2から受信した多重
化データを一時保持する受信バッファ・メモリ7と、受
信バッファ・メモリ7から出力された多重化データをシ
リアル・データに変換する可変長パラレル・シリアル
(PS)変換器5とを備えている。
は、データ多重/分離ユニットとして、図1に示すよう
に、送信シリアル・データをパラレル・データに変換す
る可変長シリアル・パラレル(SP)変換器4と、変換
されたデータを一時蓄積して時分割パラレル・データ・
ハイウエイ2に送出する送信バッファ・メモリ6と、時
分割パラレル・データ・ハイウエイ2から受信した多重
化データを一時保持する受信バッファ・メモリ7と、受
信バッファ・メモリ7から出力された多重化データをシ
リアル・データに変換する可変長パラレル・シリアル
(PS)変換器5とを備えている。
【0013】この可変長シリアル・パラレル変換器4
は、図2に示すように、時分割パラレル・データ・ハイ
ウエイ2の1フレーム間におけるシリアル送受信の伝送
クロック数をカウントするカウンタ44と、伝送クロック
数がカウンタ44から知らされたカウント数に達する毎に
1パルスを発生するラッチ・タイミング作成回路45と、
D端子に入力するシリアル・データを伝送クロックの立
ち下がりエッジで順次シフトするSP変換型シフト・レ
ジスタ41と、ラッチ・タイミング作成回路45から出力さ
れるパルスの間にシフトされたデータをパラレル・デー
タとしてラッチするラッチ回路42と、ラッチ回路42の出
力するパラレル・データが時分割パラレル・データ・ハ
イウェイのデータ・ビット幅に満たないときに、不足分
を他の送信シリアル・データに割り当てるセレクト回路
43とから成る。
は、図2に示すように、時分割パラレル・データ・ハイ
ウエイ2の1フレーム間におけるシリアル送受信の伝送
クロック数をカウントするカウンタ44と、伝送クロック
数がカウンタ44から知らされたカウント数に達する毎に
1パルスを発生するラッチ・タイミング作成回路45と、
D端子に入力するシリアル・データを伝送クロックの立
ち下がりエッジで順次シフトするSP変換型シフト・レ
ジスタ41と、ラッチ・タイミング作成回路45から出力さ
れるパルスの間にシフトされたデータをパラレル・デー
タとしてラッチするラッチ回路42と、ラッチ回路42の出
力するパラレル・データが時分割パラレル・データ・ハ
イウェイのデータ・ビット幅に満たないときに、不足分
を他の送信シリアル・データに割り当てるセレクト回路
43とから成る。
【0014】今、時分割パラレル・データ・ハイウェイ
のデータ・ビットの幅が8ビット、時分割パラレル・デ
ータ・ハイウェイの1フレーム周期が125μs、そし
て、送受信シリアル・データの伝送速度が48kb/s
であるものとする。
のデータ・ビットの幅が8ビット、時分割パラレル・デ
ータ・ハイウェイの1フレーム周期が125μs、そし
て、送受信シリアル・データの伝送速度が48kb/s
であるものとする。
【0015】伝送レート・カウンタ44は、時分割パラレ
ル・データ・ハイウェイ2の1フレーム周期内の伝送ク
ロック数をカウントし、そのカウント情報を保持する。
その保持したカウント情報が有効ビット幅情報に相当す
る。実施例では伝送クロックが48kнzであるため、
1フレーム周期125μsの間に0〜5までをカウント
するので有効ビット幅情報は5である。
ル・データ・ハイウェイ2の1フレーム周期内の伝送ク
ロック数をカウントし、そのカウント情報を保持する。
その保持したカウント情報が有効ビット幅情報に相当す
る。実施例では伝送クロックが48kнzであるため、
1フレーム周期125μsの間に0〜5までをカウント
するので有効ビット幅情報は5である。
【0016】この有効ビット幅情報は、ラッチタイミン
グ回路45とセレクト回路43とに伝えられ、ラッチタイミ
ング作成回路45では、伝送クロックを基準として、6ク
ロック毎に1パルスを発生する。
グ回路45とセレクト回路43とに伝えられ、ラッチタイミ
ング作成回路45では、伝送クロックを基準として、6ク
ロック毎に1パルスを発生する。
【0017】SP変換型シフトレジスタ41は、シリアル
・データAに入力されたデータを伝送クロックの立ち下
がりエッジで順次シフトし、ラッチ回路42は、6ビット
のデ−タシフトが完了した時点でラッチタイミング作成
回路9からパルスを受けて、6ビットのパラレル・デー
タをラッチする。
・データAに入力されたデータを伝送クロックの立ち下
がりエッジで順次シフトし、ラッチ回路42は、6ビット
のデ−タシフトが完了した時点でラッチタイミング作成
回路9からパルスを受けて、6ビットのパラレル・デー
タをラッチする。
【0018】しかし、送信バッファ・メモリ6に記憶す
るパラレル・データの単位は8ビットであるから2ビッ
トの空きが生じる。そこで、セレクト回路43は、有効ビ
ット幅情報に基づいて空きビット数を認識し、空き2ビ
ットに送信シリアル・データB、送信シリアル・データ
Cを割り当てるように選択を行なう。
るパラレル・データの単位は8ビットであるから2ビッ
トの空きが生じる。そこで、セレクト回路43は、有効ビ
ット幅情報に基づいて空きビット数を認識し、空き2ビ
ットに送信シリアル・データB、送信シリアル・データ
Cを割り当てるように選択を行なう。
【0019】セレクト回路43の8ビット出力には、LS
Bから順にシリアル・データAの情報が入っており、7
ビット目に送信シリアル・データB、8ビット目に送信
シリアル・データCの情報が入っている。
Bから順にシリアル・データAの情報が入っており、7
ビット目に送信シリアル・データB、8ビット目に送信
シリアル・データCの情報が入っている。
【0020】次いで、セレクト回路43の8ビット・パラ
レル・データ出力を送信バッファ・メモリ6に書き込
み、所定の時間位置でリードを行ない、時分割パラレル
・データ・ハイウェイ2へ時間圧縮されたデータを送出
することによって送信方向のデータが多重化される。
レル・データ出力を送信バッファ・メモリ6に書き込
み、所定の時間位置でリードを行ない、時分割パラレル
・データ・ハイウェイ2へ時間圧縮されたデータを送出
することによって送信方向のデータが多重化される。
【0021】なお、この送信側の動作は、図4のタイミ
ングチャートに示している。
ングチャートに示している。
【0022】一方、受信側に配置された可変長パラレル
・シリアル変換器5は、図3に示すように、伝送クロッ
クと有効ビット幅情報とに基づいてシリアル・データA
のパラレル・シリアル変換のタイミング信号を作成する
ロード・タイミング作成回路52と、シリアル・データA
用の6ビット・データをPS変換するためのPS変換型
シフト・レジスタ51とを備えている。
・シリアル変換器5は、図3に示すように、伝送クロッ
クと有効ビット幅情報とに基づいてシリアル・データA
のパラレル・シリアル変換のタイミング信号を作成する
ロード・タイミング作成回路52と、シリアル・データA
用の6ビット・データをPS変換するためのPS変換型
シフト・レジスタ51とを備えている。
【0023】受信方向においては、時分割パラレル・デ
ータ・ハイウェイ2の所定の時間位置のデータを受信バ
ッファ・メモリ7にライトし、シリアル・データAの伝
送クロック周期の6倍の周期で受信バッファ・メモリ7
からデータをリードする。この6倍周期という情報は、
可変長SP変換器で検出された有効ビット幅情報に基づ
くものである。受信バッファ・メモリ7からリードされ
たデータの1ビット目から順に6ビット目までは、シリ
アル・データAの情報が入っており、7ビット目にはシ
リアル・データBの情報が、8ビット目にはシリアル・
データCの情報が入っている。
ータ・ハイウェイ2の所定の時間位置のデータを受信バ
ッファ・メモリ7にライトし、シリアル・データAの伝
送クロック周期の6倍の周期で受信バッファ・メモリ7
からデータをリードする。この6倍周期という情報は、
可変長SP変換器で検出された有効ビット幅情報に基づ
くものである。受信バッファ・メモリ7からリードされ
たデータの1ビット目から順に6ビット目までは、シリ
アル・データAの情報が入っており、7ビット目にはシ
リアル・データBの情報が、8ビット目にはシリアル・
データCの情報が入っている。
【0024】この受信バッファ・メモリ7からのリード
・データは、シリアル・データAを得るためのPS変換
型シフト・レジスタ51に入力すると共に、他のシリアル
・データB〜Iを得るための手段に分配される。PS変
換型シフト・レジスタ51では、ロード・タイミング作成
回路52で作成されたロード・タイミングに基づいて、リ
ード・データの1から6ビット目までの有効ビット幅の
データのみをPS変換し、シリアル・データAとして取
り出す。その他のデータは、分配された先でシリアル・
データB〜Iとして取り出される。
・データは、シリアル・データAを得るためのPS変換
型シフト・レジスタ51に入力すると共に、他のシリアル
・データB〜Iを得るための手段に分配される。PS変
換型シフト・レジスタ51では、ロード・タイミング作成
回路52で作成されたロード・タイミングに基づいて、リ
ード・データの1から6ビット目までの有効ビット幅の
データのみをPS変換し、シリアル・データAとして取
り出す。その他のデータは、分配された先でシリアル・
データB〜Iとして取り出される。
【0025】この受信側の動作は、図5のタイミング・
チャートに示している。
チャートに示している。
【0026】このように、実施例のデータ多重化装置で
は、シリアル送受信用伝送クロックに基づいて送信シリ
アル・データAにおけるパラレル・データのビット数が
検出され、そのビット幅が8ビットより小さい場合に
は、空きビットが生じないように、他のシリアル・デー
タB〜Iが空き領域に割り当てられる。
は、シリアル送受信用伝送クロックに基づいて送信シリ
アル・データAにおけるパラレル・データのビット数が
検出され、そのビット幅が8ビットより小さい場合に
は、空きビットが生じないように、他のシリアル・デー
タB〜Iが空き領域に割り当てられる。
【0027】端末の伝送速度に変更が生じ、伝送クロッ
クが変化した場合には、それに応じて、こうした動作が
ハードウエアによって自動的に行なわれ、空きビットを
生じること無く、新たな組み合わせによる多重化が実行
される。
クが変化した場合には、それに応じて、こうした動作が
ハードウエアによって自動的に行なわれ、空きビットを
生じること無く、新たな組み合わせによる多重化が実行
される。
【0028】
【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のデータ多重化装置では、シリアル・データ
の伝送速度に変更が生じた場合でも、外部からの設定を
必要とすること無く、ハードウェアのみによって、変更
された伝送速度を検出し、その伝送速度に対応して、空
きチャネルを発生しない無駄の無いデータの多重化方式
を決定し、それを実行することができる。そのため、本
発明のデータ多重化装置では、収容する端末の伝送速度
がどのような場合にも、効率的な多重化データの伝送を
CPU等に負担を掛けずに行なうことができる。
に、本発明のデータ多重化装置では、シリアル・データ
の伝送速度に変更が生じた場合でも、外部からの設定を
必要とすること無く、ハードウェアのみによって、変更
された伝送速度を検出し、その伝送速度に対応して、空
きチャネルを発生しない無駄の無いデータの多重化方式
を決定し、それを実行することができる。そのため、本
発明のデータ多重化装置では、収容する端末の伝送速度
がどのような場合にも、効率的な多重化データの伝送を
CPU等に負担を掛けずに行なうことができる。
【図1】本発明の実施例におけるデータ多重化装置の構
成を示すブロック図、
成を示すブロック図、
【図2】前記実施例における可変長SP変換器の構成を
示すブロック図、
示すブロック図、
【図3】前記実施例における可変長PS変換器の構成を
示すブロック図、
示すブロック図、
【図4】前記実施例におけるデータ多重化動作を示すタ
イミングチャート、
イミングチャート、
【図5】前記実施例における多重化データの分離動作を
示すタイミングチャート、
示すタイミングチャート、
【図6】従来の時分割データ多重化装置の構成を示すブ
ロック図である。
ロック図である。
1 CPU 2 時分割データ・ハイウエイ 3 データ多重/分離ユニット 4 可変長SP変換器 41 SP変換型シフトレジスタ 42 ラッチ回路 43 セレクト回路 44 伝送レート・カウンタ 45 ラッチ・タイミング作成回路 5 可変長PS変換器 51 PS変換型シフトレジスタ 52 ロード・タイミング作成回路 6 送信バッファ・メモリ 7 受信バッファ・メモリ
Claims (1)
- 【請求項1】 シリアル・データをパラレル・データに
変換して時分割パラレル・データ・ハイウエイに送出す
るとともに、前記時分割パラレル・データ・ハイウエイ
から受信したデータをシリアル・データに変換するデー
タ多重化装置において、 前記時分割パラレル・データ・ハイウエイで伝送される
パラレル・データの多重化ビット数をa、前記時分割パ
ラレル・データ・ハイウエイの1フレーム周期内に存在
する前記シリアル・データの伝送クロック数をbとする
とき、 入力するシリアル・データをbビットのパラレル・デー
タに変換するシリアル・パラレル変換手段と、 bがaより小さいとき、a−bの空きビットに他の送信
シリアル・データを割り当てるセレクト手段と、 受信したデータの内から、前記bビットのパラレル・デ
ータをシリアル・データに変換するパラレル・シリアル
変換手段と、 前記a−bのビットに割り当てられたデータを他の受信
データとして分配する手段とを設けたことを特徴とする
データ多重化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7283993A JPH06268620A (ja) | 1993-03-09 | 1993-03-09 | データ多重化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7283993A JPH06268620A (ja) | 1993-03-09 | 1993-03-09 | データ多重化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06268620A true JPH06268620A (ja) | 1994-09-22 |
Family
ID=13500977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7283993A Pending JPH06268620A (ja) | 1993-03-09 | 1993-03-09 | データ多重化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06268620A (ja) |
-
1993
- 1993-03-09 JP JP7283993A patent/JPH06268620A/ja active Pending
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