JPH06268620A - データ多重化装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＣＰＵの負荷を伴わずに多重化の再設定を実
行できるデータ多重化装置を提供する。 【構成】 ハイウエイ２で伝送されるパラレルＰデータ
の多重化ビット数をａ、ハイウエイの１フレーム周期内
におけるシリアルＳデータの伝送クロック数をｂとする
とき、入力ＳデータをｂビットのＰデータに変換するＳ
Ｐ変換手段４と、ｂがａより小さいとき、ａ−ｂの空き
ビットに他の送信Ｓデータを割り当てるセレクト手段４
と、受信したデータの内から、ｂビットのＰデータをＳ
データに変換するＰＳ変換手段５と、ａ−ｂのビットに
割り当てられたデータを他の受信データとして分配する
手段５とを設ける。Ｓ送受信用の伝送クロックの情報だ
けを基に、ハードウェアによって多重化の方法を決定し
ているので、Ｓ伝送速度が変更になっても即座に追従し
て多重化の方法を決定できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアル・データを多
重化する時分割データ多重化装置に関し、特に、ハード
ウエアのみによって効率的なデータの多重化が実行でき
るように構成したものである。

【０００２】

【従来の技術】従来の時分割データ多重化装置は、図６
に示すように、収容する端末から出力されたシリアル・
データを多重化して時分割データ・ハイウエイ２に送出
するとともに、時分割データ・ハイウエイ２から受信し
た多重化データをシリアル・データに分離して収容する
端末に伝えるデータ多重／分離ユニット３と、各データ
多重／分離ユニット３に対してアクセス・タイムスロッ
トの指定を行なうＣＰＵ１とを備えている。

【０００３】この時分割データ多重化装置では、各デー
タ多重／分離ユニット３の使用回線であるアクセス・タ
イムスロットが、ＣＰＵ１の各データ多重／分離ユニッ
ト３へのレジスタ登録等によって設定され、各データ多
重・分離ユニット３は、指定を受けたタイムスロットに
アクセスすることでデータの多重・分離処理機能を実現
している。

【０００４】

【発明が解決しようとする課題】この多重化方式では、
シリアル・データの多重化は、収容する端末の伝送速度
の組合わせに依存する。そのため、端末の伝送速度の変
更が生じた場合には、従来のデータ多重化装置では、再
び多重化の設定を行なったり、または、端末の伝送速度
変更だけに対応し多重化の再設定は実行せずに、空きチ
ャネルを発生させたままの状態にする等の措置を取って
いる。

【０００５】しかし、多重化の再設定は繁雑であり、Ｃ
ＰＵに大きな負担を強いることになる。そうかと言っ
て、再設定を行なわずに、空きチャネルを発生させるこ
とは、多重化効率の低下をもたらす。

【０００６】本発明は、こうした従来の問題点を解決す
るものであり、ソフトウェアやＣＰＵの負荷を伴わずに
多重化の再設定を実行することができ、それによって、
データの多重化効率の向上を図ることができるデータ多
重化装置を提供することを目的としている。

【０００７】

【課題を解決するための手段】そこで、本発明では、シ
リアル・データをパラレル・データに変換して時分割パ
ラレル・データ・ハイウエイに送出すると共に、時分割
パラレル・データ・ハイウエイから受信したデータをシ
リアル・データに変換するデータ多重化装置において、
時分割パラレル・データ・ハイウエイで伝送されるパラ
レル・データの多重化ビット数をａ、時分割パラレル・
データ・ハイウエイの１フレーム周期内に存在するシリ
アル・データの伝送クロック数をｂとするとき、入力す
るシリアル・データをｂビットのパラレル・データに変
換するシリアル・パラレル変換手段と、ｂがａより小さ
いとき、ａ−ｂの空きビットに他の送信シリアル・デー
タを割り当てるセレクト手段と、受信したデータの内か
ら、前記ｂビットのパラレル・データをシリアル・デー
タに変換するパラレル・シリアル変換手段と、前記ａ−
ｂのビットに割り当てられたデータを他の受信データと
して分配する手段とを設けている。

【０００８】

【作用】このデータ多重化装置では、時分割パラレル・
データ・ハイウェイの１フレーム周期内に存在するシリ
アル送受信用の伝送クロック数をカウントすることによ
ってシリアル・パラレル変換する有効ビット幅（ｂ）を
検出し、このビット幅が多重化するパラレル・データの
ビット幅数（ａ）より小さい場合には、空きビットが生
じないように、空きビットの領域に他の送信データが割
り当てられる。

【０００９】これらのデータは、時分割パラレル・デー
タ・ハイウェイに時間圧縮されて送出される。

【００１０】一方、受信に際しては、時分割パラレル・
データ・ハイウェイから取り出したデータから、有効ビ
ット幅のデータのみをパラレル・シリアル変換し、有効
ビット幅以外のデータは、他のデータに割り当てられて
いるので、他の受信データとして分配する。

【００１１】このように、この装置では、シリアル送受
信用の伝送クロックの情報だけを基に、ハードウェアに
よって多重化の方法を決定しているので、シリアル伝送
速度が変更になっても即座に追従して多重化の方法を決
定することができる。

【００１２】

【実施例】本発明の実施例におけるデータ多重化装置
は、データ多重／分離ユニットとして、図１に示すよう
に、送信シリアル・データをパラレル・データに変換す
る可変長シリアル・パラレル（ＳＰ）変換器４と、変換
されたデータを一時蓄積して時分割パラレル・データ・
ハイウエイ２に送出する送信バッファ・メモリ６と、時
分割パラレル・データ・ハイウエイ２から受信した多重
化データを一時保持する受信バッファ・メモリ７と、受
信バッファ・メモリ７から出力された多重化データをシ
リアル・データに変換する可変長パラレル・シリアル
（ＰＳ）変換器５とを備えている。

【００１３】この可変長シリアル・パラレル変換器４
は、図２に示すように、時分割パラレル・データ・ハイ
ウエイ２の１フレーム間におけるシリアル送受信の伝送
クロック数をカウントするカウンタ44と、伝送クロック
数がカウンタ44から知らされたカウント数に達する毎に
１パルスを発生するラッチ・タイミング作成回路45と、
Ｄ端子に入力するシリアル・データを伝送クロックの立
ち下がりエッジで順次シフトするＳＰ変換型シフト・レ
ジスタ41と、ラッチ・タイミング作成回路45から出力さ
れるパルスの間にシフトされたデータをパラレル・デー
タとしてラッチするラッチ回路42と、ラッチ回路42の出
力するパラレル・データが時分割パラレル・データ・ハ
イウェイのデータ・ビット幅に満たないときに、不足分
を他の送信シリアル・データに割り当てるセレクト回路
43とから成る。

【００１４】今、時分割パラレル・データ・ハイウェイ
のデータ・ビットの幅が８ビット、時分割パラレル・デ
ータ・ハイウェイの１フレーム周期が１２５μｓ、そし
て、送受信シリアル・データの伝送速度が４８ｋｂ／ｓ
であるものとする。

【００１５】伝送レート・カウンタ44は、時分割パラレ
ル・データ・ハイウェイ２の１フレーム周期内の伝送ク
ロック数をカウントし、そのカウント情報を保持する。
その保持したカウント情報が有効ビット幅情報に相当す
る。実施例では伝送クロックが４８ｋнｚであるため、
１フレーム周期１２５μｓの間に０〜５までをカウント
するので有効ビット幅情報は５である。

【００１６】この有効ビット幅情報は、ラッチタイミン
グ回路45とセレクト回路43とに伝えられ、ラッチタイミ
ング作成回路45では、伝送クロックを基準として、６ク
ロック毎に１パルスを発生する。

【００１７】ＳＰ変換型シフトレジスタ41は、シリアル
・データＡに入力されたデータを伝送クロックの立ち下
がりエッジで順次シフトし、ラッチ回路42は、６ビット
のデ−タシフトが完了した時点でラッチタイミング作成
回路９からパルスを受けて、６ビットのパラレル・デー
タをラッチする。

【００１８】しかし、送信バッファ・メモリ６に記憶す
るパラレル・データの単位は８ビットであるから２ビッ
トの空きが生じる。そこで、セレクト回路43は、有効ビ
ット幅情報に基づいて空きビット数を認識し、空き２ビ
ットに送信シリアル・データＢ、送信シリアル・データ
Ｃを割り当てるように選択を行なう。

【００１９】セレクト回路43の８ビット出力には、ＬＳ
Ｂから順にシリアル・データＡの情報が入っており、７
ビット目に送信シリアル・データＢ、８ビット目に送信
シリアル・データＣの情報が入っている。

【００２０】次いで、セレクト回路43の８ビット・パラ
レル・データ出力を送信バッファ・メモリ６に書き込
み、所定の時間位置でリードを行ない、時分割パラレル
・データ・ハイウェイ２へ時間圧縮されたデータを送出
することによって送信方向のデータが多重化される。

【００２１】なお、この送信側の動作は、図４のタイミ
ングチャートに示している。

【００２２】一方、受信側に配置された可変長パラレル
・シリアル変換器５は、図３に示すように、伝送クロッ
クと有効ビット幅情報とに基づいてシリアル・データＡ
のパラレル・シリアル変換のタイミング信号を作成する
ロード・タイミング作成回路52と、シリアル・データＡ
用の６ビット・データをＰＳ変換するためのＰＳ変換型
シフト・レジスタ51とを備えている。

【００２３】受信方向においては、時分割パラレル・デ
ータ・ハイウェイ２の所定の時間位置のデータを受信バ
ッファ・メモリ７にライトし、シリアル・データＡの伝
送クロック周期の６倍の周期で受信バッファ・メモリ７
からデータをリードする。この６倍周期という情報は、
可変長ＳＰ変換器で検出された有効ビット幅情報に基づ
くものである。受信バッファ・メモリ７からリードされ
たデータの１ビット目から順に６ビット目までは、シリ
アル・データＡの情報が入っており、７ビット目にはシ
リアル・データＢの情報が、８ビット目にはシリアル・
データＣの情報が入っている。

【００２４】この受信バッファ・メモリ７からのリード
・データは、シリアル・データＡを得るためのＰＳ変換
型シフト・レジスタ51に入力すると共に、他のシリアル
・データＢ〜Ｉを得るための手段に分配される。ＰＳ変
換型シフト・レジスタ51では、ロード・タイミング作成
回路52で作成されたロード・タイミングに基づいて、リ
ード・データの１から６ビット目までの有効ビット幅の
データのみをＰＳ変換し、シリアル・データＡとして取
り出す。その他のデータは、分配された先でシリアル・
データＢ〜Ｉとして取り出される。

【００２５】この受信側の動作は、図５のタイミング・
チャートに示している。

【００２６】このように、実施例のデータ多重化装置で
は、シリアル送受信用伝送クロックに基づいて送信シリ
アル・データＡにおけるパラレル・データのビット数が
検出され、そのビット幅が８ビットより小さい場合に
は、空きビットが生じないように、他のシリアル・デー
タＢ〜Ｉが空き領域に割り当てられる。

【００２７】端末の伝送速度に変更が生じ、伝送クロッ
クが変化した場合には、それに応じて、こうした動作が
ハードウエアによって自動的に行なわれ、空きビットを
生じること無く、新たな組み合わせによる多重化が実行
される。

【００２８】

【発明の効果】以上の実施例の説明から明らかなよう
に、本発明のデータ多重化装置では、シリアル・データ
の伝送速度に変更が生じた場合でも、外部からの設定を
必要とすること無く、ハードウェアのみによって、変更
された伝送速度を検出し、その伝送速度に対応して、空
きチャネルを発生しない無駄の無いデータの多重化方式
を決定し、それを実行することができる。そのため、本
発明のデータ多重化装置では、収容する端末の伝送速度
がどのような場合にも、効率的な多重化データの伝送を
ＣＰＵ等に負担を掛けずに行なうことができる。

【図面の簡単な説明】

【図１】本発明の実施例におけるデータ多重化装置の構
成を示すブロック図、

【図２】前記実施例における可変長ＳＰ変換器の構成を
示すブロック図、

【図３】前記実施例における可変長ＰＳ変換器の構成を
示すブロック図、

【図４】前記実施例におけるデータ多重化動作を示すタ
イミングチャート、

【図５】前記実施例における多重化データの分離動作を
示すタイミングチャート、

【図６】従来の時分割データ多重化装置の構成を示すブ
ロック図である。

【符号の説明】

１ ＣＰＵ ２ 時分割データ・ハイウエイ ３ データ多重／分離ユニット ４ 可変長ＳＰ変換器 41 ＳＰ変換型シフトレジスタ 42 ラッチ回路 43 セレクト回路 44 伝送レート・カウンタ 45 ラッチ・タイミング作成回路 ５ 可変長ＰＳ変換器 51 ＰＳ変換型シフトレジスタ 52 ロード・タイミング作成回路 ６ 送信バッファ・メモリ ７ 受信バッファ・メモリ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 シリアル・データをパラレル・データに
   変換して時分割パラレル・データ・ハイウエイに送出す
   るとともに、前記時分割パラレル・データ・ハイウエイ
   から受信したデータをシリアル・データに変換するデー
   タ多重化装置において、 前記時分割パラレル・データ・ハイウエイで伝送される
   パラレル・データの多重化ビット数をａ、前記時分割パ
   ラレル・データ・ハイウエイの１フレーム周期内に存在
   する前記シリアル・データの伝送クロック数をｂとする
   とき、 入力するシリアル・データをｂビットのパラレル・デー
   タに変換するシリアル・パラレル変換手段と、 ｂがａより小さいとき、ａ−ｂの空きビットに他の送信
   シリアル・データを割り当てるセレクト手段と、 受信したデータの内から、前記ｂビットのパラレル・デ
   ータをシリアル・データに変換するパラレル・シリアル
   変換手段と、 前記ａ−ｂのビットに割り当てられたデータを他の受信
   データとして分配する手段とを設けたことを特徴とする
   データ多重化装置。