KR100358386B1 - 전송장비에서의 서비스 대역폭 가변 할당장치 - Google Patents

Abstract

본 발명은 동기식 광전송 교환장비에서 서비스 대역폭을 가변적으로 할당할 수 있는 장치에 관한 것으로. 특히, 구성이 간단하고 크기를 줄일 수 있으며 프로세서의 부하를 줄일 수 있는 대역폭 가변 할당 장치에 관한 것이며, 교환기의 제어부로부터 가변할당을 시작하는 서비스 채널의 위치 제어신호를 인가받고 기록저장하는 제1 레지스터와; 교환기의 제어부로부터 가변할당 되는 서비스 채널의 대역폭에 대한 제어신호를 인가받고 기록저장하는 제2 레지스터와; 교환기에서 가변 할당할 수 있는 채널 프레임의 시작 신호와, 각 채널과 동일한 주기를 갖는 클럭신호와, 상기 제1 레지스터에 기록저장된 신호를 인가받아 가변 할당이 시작되는 채널의 위치를 표시하는 시작부와; 상기 제1 레지스터에 기록저장된 신호와 교환기에서 인가되는 5 단계의 클럭신호에 의하여 할당되는 채널의 시작을 지시하는 신호를 출력하는 로딩부와; 상기 로딩부로부터 인가되는 시작신호와, 각 채널과 동일한 주기를 갖는 클럭신호와, 상기 제2 레지스터에 기록저장된 신호를 인가받아 가변할당 되는 채널의 종료채널 위치를 표시하는 종료부와; 상기 시작부와 종료부로부터 인가되는 신호를 인가받아 가변할당 되는 채널의 폭을 확정하여 출력하는 설정부로 이루어지는 특징이 있다.

Description

전송장비에서의 서비스 대역폭 가변 할당장치{A DEVICE OF VARIABLE ASSIGN BANDWIDTH FOR OPTICAL EXCHANGER}

본 발명은 동기식 광전송 교환장비 또는 교환장비에서 서비스 대역폭을 가변적으로 할당할 수 있는 장치에 관한 것으로. 특히, 구성이 간단하고 크기를 줄일 수 있으며 프로세서의 부하를 줄일 수 있는 대역폭 가변 할당 장치에 관한 것이다.

광전송장비 또는 교환기는 고속으로 데이터 신호를 전송할 수 있는 것으로, 장비의 구성에 따라 차이는 있으나, 일 예로서, STM-1 급의 경우, 데이터의 전송속도 또는 전송 대역폭이 약 155 Mbps 이므로, 음성신호를 32개 채널로 전송할 수 있는 E1급 채널을 약 70개 이상 전송할 수 있는 전송속도 또는 대역폭이다.

광전송 교환장비의 가입자는 음성신호만 전송하는 것이 아니고, 필요에 의하여 영상신호, 음악신호 데이터 등을 전송하고자 하는 경우가 있으며, 상기와 같은 멀티미디어 신호를 신속하게 전송하려면, 데이터 전송속도를 빠르게 또는 데이터전송 대역폭을 넓게 할당받아야 한다.

상기와 같은 고속 데이터전송이 가능한 광전송장비 또는 교환기에서는 가입자의 요구에 의하여 대역폭 또는 채널을 가변 할당 할 수 있는 서비스 대역폭 가변 할당장치가 구비되어 있다.

이하, 종래 기술에 의한 전송장비에서의 서비스 대역폭 가변 할당장치를 첨부된 도면을 참조하여 설명한다.

종래 기술을 설명하기 위하여 첨부된 것으로, 도1 은 종래 기술에 의한 전송장비에서의 서비스 대역폭 가변 할당장치 기능 블록도 이고, 도2 는 종래 기술에 의한 채널지정부의 세부 회로도이며, 도3 은 종래 기술에 의한 서비스 대역폭 가변 할당장치의 타이밍도 이다.

상기 첨부된 도1을 참조하면, 종래 기술에 의한 전송장비에서의 서비스 대역폭 가변 할당장치는, 5 단계의 각각 다른 주기를 갖는 클럭신호, 일 예로서, 8 KHz의 클럭 신호부터 배수로써, 128 KHz 까지의 클럭 신호를 출력하는 카운터부(10)와,

교환기 제어부로부터 채널 또는 대역폭을 할당하는 제어신호를 인가받고 기록저장하는 다수의 레지스터(20)와,

상기 카운터의 출력을 인가받음과 동시에 상기 다수의 레지스터와 각각 개별적으로 연결되는 것으로, 상기 레지스터의 숫자만큼 구비되는 다수의 채널지정부(30)와,

상기 다수의 채널지정부(30)로부터 출력되는 신호를 인가받고 앤드(AND) 연산하여 출력하는 앤드 게이트(40)로 구성된다.

상기 다수의 채널지정부(30)는 모두 동일한 구성으로서, 각각 개별적으로 연결되는 해당 레지스터(20)의 데이터 값에 차이가 있는 것이며, 그 상세한 회로 구성은, 첨부된 도2 에 도시된 것과 같이, 카운터(10)로부터 인가되는 5 종류의 클럭신호, 일 예로서, TSAT0, TSAT1, TSAT2, TSAT3, TSAT4를 각각 인가받고, 동시에 해당 레지스터(20)로부터 인가되는 것으로, TSS0, TSS1, TSS2, TSS3, TSS4로 이루어지는 채널 지정신호를 각각 인가받는 5개의 익스크루시브노어(XNOR) 게이트(32)로 이루어지는 XNOR부(34)와,

상기 XNOR부(34)로부터 출력되는 5개의 신호를 낸드(NAND) 연산하여 TSCA 신호로 출력하는 낸드부(36)로 구성된다.

이하, 상기와 같은 구성의 종래 기술에 의한 것으로, 전송장비 또는 교환기에서의 서비스 대역폭 가변 할당장치를 첨부된 도면을 참조하여 상세히 설명한다.

전송장비 또는 교환기에서 전송하는 데이터를 고속으로 전송하고자 하거나 또는 영상신호가 포함되는 멀티미디어 신호를 신속히 전송하고자 하는 경우, 많은 대역폭 또는 채널을 할당받아 전송하여야 한다.

상기와 같이 가입자의 요청에 의하여 서비스 대역폭을 임의로 가변 할당할 수 있는 종래 기술에 의한 장치는, 도1 에 도시된 것과 같은 구성으로서, 카운터부(10)로부터 128 KHz, 64 KHz, 32 KHz, 16 KHz, 8 KHz의 5가지 종류의 클럭 신호를 인가받고, 동시에, 도면에 상세히 도시되지 않은 제어부로부터 채널 또는 타임슬롯(TS: Time Slot)을 할당 또는 지정하는 5비트 단위의 신호를 저장하였다가출력하는 레지스터(20)로부터 각각 신호를 인가받는 채널지정부(30)에 의하여 채널 또는 타임슬롯이 할당된다.

상기 채널지정부(30)는 5개의 XNOR 게이트(32)로 구성되는 XNOR부(34)의 출력신호를 NAND 게이트로 이루어지는 낸드부(36)에서 낸드 연산하므로써, 해당 채널 또는 타임 슬롯을 할당하게 된다.

상기 XNOR부(34)가 5개의 XNOR 게이트로 구성되는 것은, 5비트로써, 32개의 채널 또는 타임슬롯을 할당 또는 지정 할 수 있도록 하는 것이고, E1급의 채널인 경우, 0 채널부터 31번 채널까지 총 32개의 음성채널을 수용할 수 있으나, 0번 채널은 E1 프레임 정보 전송에 사용되고, 16번 채널은 시그널링 정보 전송에 사용되므로, 가입자에게 할당할 수 있는 서비스 채널은 30개의 채널 또는 타임슬롯이 된다.

상기 일 예에 의하여, 교환기는 가입자 또는 사용자에게 총 30개의 음성급 채널을 할당할 수 있으며, 따라서, 상기 채널지정부(30)가 30개로 구비되어야 한다.

상기 채널지정부(30)는 레지스터(20)가 할당한 음성급 채널 또는 타임슬롯을 카운터부(10)로부터 출력되는 5개의 클럭 신호와 제어부가 할당한 5 비트(Bit)의 타임슬롯 할당(TSS0~TSS4) 값이 각각 같을 때, 각각의 채널지정부(30)는 로우(L; Low)의 신호를 출력하고, 상기 다수의 채널지정부(30)에서 각각 할당되어 출력되는 음성급 채널은 상기 앤드게이트(40)에 의하여 취합되므로써, 채널지정부(30)의 출력 값이 어느 하나라도 로우(Low) 값이면, 다수의 음성급 채널을 할당하는신호(TSEN)가 로우(Low)의 신호로 출력되며, 상기 첨부된 도3 에 TS1의 음성급 채널 또는 타임슬롯이 할당되는 타이밍도를 상세히 도시하였다.

좀더 상세히 설명하면, 상기 다수의 채널지정부(30)는 각각 1개의 음성급 채널을 할당 또는 지정하고, 다수의 채널지정부(30)가 채널을 지정하는 경우, 앤드게이트(40)에서 취합하므로, 할당된 채널을 모두 지정 받아 서비스 채널 또는 대역폭으로써, 데이터 전송에 사용할 수 있게된다.

따라서, 상기와 같은 구성의 종래 기술에 의한 서비스 대역폭 가변 할당 장치는. 할당할 수 있는 채널 또는 타임슬롯 또는 대역폭의 숫자만큼 채널지정부(30)가 필요하고, 또한 가격이 비싼 레지스터(20)가 동일한 숫자로 구비되어야 하는 문제가 있었다.

또한, 가변 할당할 수 있는 채널이 증가할수록, 회로의 구성이 복잡하고, 크기가 커지는 문제 및 유지보수가 어려워지는 문제가 있었다.

또한, 각각의 채널을 가변 할당하는데 있어서, 각각의 레지스터(20)에 해당 채널을 지정하는 제어신호를 교환기의 제어부에서 직접 출력하여야 하므로, 제어부의 부하(Load)가 증가하고, 해당 프로그램의 구조가 복잡하게 되므로, 시스템의 안정성이 저해되는 문제가 있었다.

본 발명의 기술은, 교환 전송장비의 서비스 채널 또는 대역폭을 가변 할당함에 있어서, 구성되는 게이트 회로 소자의 숫자를 줄이고, 교환기 제어부의 부하를 줄이며, 크기를 작게 할 수 있음과 동시에, 관리가 용이한 구조의 서비스 대역폭가변할당장치를 제공하는 것이 그 목적이다.

상기와 같은 목적을 달성하기 위하여 안출한 본 발명은, 교환기의 제어부로부터 가변할당을 시작하는 서비스 채널의 위치 제어신호를 인가받고 기록저장하는 제1 레지스터와; 교환기의 제어부로부터 가변할당 되는 서비스 채널의 대역폭에 대한 제어신호를 인가받고 기록저장하는 제2 레지스터와; 교환기에서 가변 할당할 수 있는 채널 프레임의 시작 신호와, 각 채널과 동일한 주기를 갖는 클럭신호와, 상기 제1 레지스터에 기록저장된 신호를 인가받아 가변 할당이 시작되는 채널의 위치를 표시하는 시작부와; 상기 제1 레지스터에 기록저장된 신호와 교환기에서 인가되는 5 단계의 클럭신호에 의하여 할당되는 채널의 시작을 지시하는 신호를 출력하는 로딩부와; 상기 로딩부로부터 인가되는 시작신호와, 각 채널과 동일한 주기를 갖는 클럭신호와, 상기 제2 레지스터에 기록저장된 신호를 인가받아 가변할당 되는 채널의 종료채널 위치를 표시하는 종료부와; 상기 시작부와 종료부로부터 인가되는 신호를 인가받아 가변할당 되는 채널의 폭을 확정하여 출력하는 설정부로 이루어지는 특징이 있다.

도1 은 종래 기술에 의한 전송장비에서의 서비스 대역폭 가변 할당장치 기능 블록도 이고,

도2 는 종래 기술에 의한 채널지정부의 세부 회로도이며,

도3 은 종래 기술에 의한 서비스 대역폭 가변 할당장치의 타이밍도 이고,

도4 는 본 발명 기술에 의한 전송장비에서의 서비스 대역폭 가변 할당장치 기능블록도 이며,

도5 는 본 발명 기술에 의한 시작부의 세부회로도 이고,

도6 은 본 발명 기술에 의한 종료부의 세부회로도 이며,

도7 은 본 발명 기술에 의한 로딩부의 세부회로도 이고,

도8 은 본 발명 기술에 의한 설정부의 세부회로도 이며,

도9 는 본 발명 기술에 의한 각 신호의 타이밍도 이다.

** 도면의 주요 부분에 대한 부호 설명 **

10 : 카운터부 20,50,60 : 레지스터

30 : 채널지정부 32,120,150,180,210260,290,320,350 : XNOR

34 : XNOR부 36 : 낸드부

40 : 앤드 게이트 70 : 시작부

80 : 로딩부 90 : 종료부

95 : 설정부 100,240 : 인버터

110,130,160,190,220,250,270,300,330,360,510,520,590 : 프리플롭

140,170,200,280,310,340,530 : 오어 게이트

230,500,540,550 : 노어 게이트 560,570 : 낸드 게이트

580 : 앤드 게이트

이하, 본 발명 기술에 의한 전송장비에서의 서비스 대역폭 가변 할당장치를 첨부된 도면을 참조하여 설명한다.

본 발명의 기술을 설명하기 위하여 첨부된 것으로, 도4 는 본 발명 기술에 의한 전송장비에서의 서비스 대역폭 가변 할당장치 기능블록도 이며, 도5 는 본 발명 기술에 의한 시작부의 세부회로도 이고, 도6 은 본 발명 기술에 의한 종료부의세부회로도 이며, 도7 은 본 발명 기술에 의한 로딩부의 세부회로도 이고, 도8 은 본 발명 기술에 의한 설정부의 세부회로도 이며, 도9 는 본 발명 기술에 의한 각 신호의 타이밍도이다.

상기 첨부된 도4 내지 도9 를 참조하면, 본 발명 기술에 의한 교환전송장비의 서비스 대역폭 가변 할당장치는, 상기 도면에 도시되지 않은 교환전송장비의 제어부로부터 가변할당을 시작하는 서비스 채널의 위치 제어신호를 인가받고 기록저장하는 제1 레지스터(50)와,

상기 교환전송장비의 제어부로부터 가변할당 되는 서비스 채널의 폭에 대한 제어신호를 인가받고 기록저장하는 제2 레지스터(60)와,

상기 교환전송장비에서 가변 할당할 수 있는 모든 채널 프레임(Frame)의 시작 신호와, 각 채널의 주기(Period)와 동일한 주기(Period)를 갖는 클럭신호(CK256K)와, 상기 제1 레지스터(50)에 기록저장된 신호를 인가받아 가변 할당이 시작되는 채널의 위치를 표시하는 것으로써, 상기 제1 레지스터(50)로부터 출력되는 첫 번째 비트의 신호(TSS0)를 제1 입력(D0)으로 인가받고, 교환기로의 제어부로부터 인가되는 것으로 가변 할당되는 모든 채널 프레임의 시작 신호(LOAD-F)를 데이터 선택단자(SD)로 입력받으며, 할당되는 채널 또는 타임슬롯(TS)과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 입력받음과 동시에, 자체 출력 신호(TSX01)를 인버터(Inverter) 게이트(Gate)(100)를 통하여 제2 입력(D1)으로 인가 받는 제1 프리플롭(110);

상기 제1 레지스터(50)로부터 출력되는 두 번째 비트의 신호(TSS1)를 제1 입력(D0)으로 인가받고, 교환기의 제어부로부터 인가되는 것으로, 가변 할당되는 모든 채널 프레임의 시작 신호(LOAD-F)를 데이터 선택단자(SD)로 입력받으며, 교환기의 제어부에 의하여 할당되는 채널(Channel) 또는 타임슬롯(TS)과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 클럭단자로 입력받음과 동시에, 자체 출력 신호(TSX11)와 상기 제1 프리플롭(110)의 출력신호(TSX01)를 익스크루시브노어(XNOR) 게이트(120)를 통하여 제2 입력(D1)으로 인가 받는 제2 프리플롭(130);

상기 제1 레지스터(50)로부터 출력되는 세 번째 비트의 신호(TSS2)를 제1 입력(D0)으로 인가받고, 교환기의 제어부로부터 인가되는 것으로, 가변 할당되는 모든 채널 프레임의 시작 신호(LOAD-F)를 데이터 선택단자(SD)로 입력받으며, 할당되는 채널과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 클럭단자로 입력받음과 동시에, 상기 제1 프리플롭(110)과 제2 프리플롭(130)의 출력신호(TSX01,TSX11)를 오어 게이트(OR Gate)(140)에 의하여 오어 연산하고, 상기 오어 게이트(140)의 출력 신호와 자체 출력의 신호(TSX21)를 익스크루시브노어(XNOR) 게이트(150)를 통하여 익스크루시브노어(XNOR) 연산한 후, 제2 입력(D1)으로 인가받는 제3 프리플롭(160);

상기 제1 레지스터(50)로부터 출력되는 네 번째 비트의 신호(TSS3)를 제1 입력(D0)으로 인가받고, 교환기의 제어부로부터 인가되는 것으로, 가변 할당되는 전체 채널 프레임(Frame)의 시작 신호(LOAD-F)를 데이터 선택단자(SD)로 입력받으며, 교환기의 제어부에 의하여 가변 할당되는 각각의 채널과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 입력받음과 동시에, 상기 제1 프리플롭 내지 제3 프리플롭(110,130,160)의 출력신호(TSX01,TSX11,TSX21)를 오어 게이트(170)에 의하여 오어 연산하고, 상기 오어 게이트(170)의 출력 신호와 자체 출력의 신호(TSX31)를 익스크루시브노어(XNOR) 게이트(180)를 통하여 익스크루시브노어(XNOR) 연산한 출력을 제2 입력(D1)으로 인가받는 제4 프리플롭(190);

상기 제1 레지스터(50)로부터 출력되는 다섯 번째 비트의 신호(TSS4)를 제1 입력(D0)으로 인가받고, 교환기의 제어부로부터 출력되는 것으로, 가변 할당되는 모든 채널 프레임(Frame)의 시작 신호(LOAD-F)를 데이터 선택단자(SD)로 입력받으며, 상기 가변 할당되는 채널 또는 타임슬롯(TS)과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 클럭단자를 통하여 입력받음과 동시에, 상기 제1 프리플롭 내지 제4 프리플롭(110,130,160,190)의 출력신호(TSX01,TSX11,TSX21,TSX31)를 오어 게이트(200)에 의하여 오어 연산하고, 상기 오어 게이트(200)에 의하여 오어 연산된 출력 신호와 자체 출력의 신호(TSX41)를 익스크루시브노어(XNOR) 게이트(210)를 통하여 익스크루시브노어 연산한 값을 제2 입력(D1)으로 인가받는 제5 프리플롭(220)으로 이루어지는 시작부(70)와,

상기 제1 레지스터(50)에 기록저장된 신호와 교환기의 클럭생성부로부터 시스템 클럭으로 다시 생성하여 인가되는 5 단계의 클럭신호에 의하여 할당되는 채널의 시작을 지시하는 신호(LOAD-T)를 출력하는 것으로써, 상기 제1 레지스터(50)로부터 출력되는 첫 번째 비트의 신호(TSS0)와 상기 교환기의 클럭생성부로부터 인가되는 128 KHz의 클럭신호(CK128K)를 인가받고 익스크루시브오어(XOR) 연산하는 제1익스크루시브오어 게이트(370);

상기 제1 레지스터(50)로부터 출력되는 두 번째 비트의 신호(TSS1)와 교환기의 클럭생성부로부터 인가되는 64 KHz의 클럭신호(CK64K)를 인가받고 익스크루시브오어(XOR) 연산하여 출력하는 제2 익스크루시브오어 게이트(380);

상기 제1 레지스터(50)로부터 출력되는 세 번째 비트의 신호(TSS2)와 교환기의 클럭생성부로부터 인가되는 32 KHz의 클럭신호(CK32K)를 인가받고 익스크루시브오어(XOR) 연산하는 제3 익스크루시브오어 게이트(390);

상기 제1 레지스터(50)로부터 출력되는 네 번째 비트의 신호(TSS3)와 교환기의 클럭생성부로부터 인가되는 16 KHz의 클럭신호(CK16K)를 인가받고 익스크루시브오어(XOR) 연산하는 제4 익스크루시브오어 게이트(400);

상기 제1 레지스터(50)로부터 출력되는 다섯 번째 비트의 신호(TSS4)와 교환기의 클럭생성부로부터 출력되는 8 KHz의 클럭신호(CK8K)를 인가받고 익스크루시브오어(XOR) 연산하는 제5 익스크루시브오어 게이트(410);

상기 제1 익스크루시브오어 게이트 내지 제5 익스크루시브오어 게이트(370,380,390,400,410)의 출력신호를 입력받아 노어(NOR) 연산하여 출력하는 노어 게이트(NOR Gate)(500);

상기 노어 게이트(500)의 출력을 데이터(D)로 입력받고, 교환기의 클럭생성부로부터 인가되는 시스템 비트 클럭신호(BITCKB)에 의하여 출력(Q)하는 제11 프리플롭(510);

상기 제11 프리플롭(510)의 출력(Q)을 데이터(D)로 입력받고, 교환기의 클럭생성부로부터 인가되는 시스템 비트 클럭(BITCKB)에 의하여 출력(Q)하는 제12 프리플롭(520);

상기 제11 프리플롭(510)의 반전된 출력(QN)과 상기 제12 프리플롭의 정상출력(Q)을 입력받고, 오어(OR) 연산하여 시작신호(LOAD-T)로써 출력하는 오어게이트(530)로 이루어는 로딩부(80)와,

상기 로딩부(80)로부터 인가되는 시작신호(LOAD-T)와, 교환기의 제어부에 의하여 가변 할당되는 각 채널과 동일한 주기를 갖는 클럭신호(CK256K)와, 상기 제2 레지스터(60)에 기록저장된 신호를 인가받아 가변할당 되는 채널의 종료채널 위치를 표시하는 것으로, 이원(E1)급 채널의 첫 번째(PTSO)와 16번째 채널 선택 신호(PTS16)를 입력받고 노어(NOR) 연산하여 출력하는 노어 게이트(NOR Gate)(230);

상기 제2 레지스터(60)로부터 출력되는 첫 번째 비트의 신호(TSST0)를 제1 입력(D0)으로 인가받고, 상기 로딩부(80)로부터 출력되는 시작신호(LOAD-T)를 데이터 선택단자(SD)로 입력받으며, 상기 노어게이트(230)로부터 출력되는 신호를 위상 선택단자(SP)로 입력받고, 교환기에 의하여 가변 할당되는 채널과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 클럭단자(CK)로 입력받음과 동시에, 자체 출력 신호(TSX02)를 인버터 게이트(240)를 통하여 제2 입력(D1)으로 인가받는 제6 프리플롭(250);

상기 제2 레지스터(60)로부터 출력되는 두 번째 비트의 신호(TSST1)를 제1 입력(D0)으로 인가받고, 상기 로딩부(80)로부터 출력되는 시작신호(LOAD-T)를 데이터 선택단자(SD)로 입력받으며, 상기 노어게이트(230)로부터 출력되는 신호를 위상 선택단자(SP)로 입력받고, 교환기의 제어부가 가변 할당하는 채널과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 클럭단자(CK)로 입력받음과 동시에, 상기 제6 프리플롭(250)의 출력신호(TSX02)와 자체 출력 신호(TSX12)를 익스크루시브노어(XNOR) 게이트(260)를 통하여 익스크루시브노어 연산을 한 후, 제2 입력(D1)으로 인가받는 제7 프리플롭(270);

상기 제2 레지스터(60)로부터 출력되는 세 번째 비트의 신호(TSST2)를 제1 입력(D0)으로 인가받고, 상기 로딩부(80)로부터 출력되는 시작신호(LOAD-T)를 데이터 선택단자(SD)로 입력받으며, 상기 노어게이트(230)로부터 출력되는 신호를 위상 선택단자(SP)로 입력받고, 교환기의 제어부에 의하여 가변 할당되는 채널과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 클럭단자(CK)로 입력받음과 동시에, 상기 제6 프리플롭(250)과 제7 프리플롭(270)의 출력신호(TSX02,TSX01)를 오어 게이트(280)에 의하여 오어 연산하고, 상기 오어 게이트(280)의 출력 신호와 자체 출력의 신호(TSX22)를 익스크루시브노어(XNOR) 게이트(290)를 통하여 익스크루시브노어 연산을 한 후, 제2 입력(D1)으로 인가받는 제8 프리플롭(300);

상기 제2 레지스터(60)로부터 출력되는 네 번째 비트의 신호(TSST3)를 제1 입력(D0)으로 인가받고, 상기 로딩부(80)로부터 출력되는 시작신호(LOAD-T)를 데이터 선택단자(SD)로 입력받으며, 상기 노어게이트(230)로부터 출력되는 신호를 위상 선택단자(SP)로 입력받고, 교환기의 제어부에 의하여 가변 할당되는 채널과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 클럭단자(CK)로 입력받음과 동시에, 상기제6 프리플롭 내지 제8 프리플롭(250,270,300)의 출력신호(TSX02,TSX12,TSX22)를 오어 게이트(310)에 의하여 오어 연산하고, 상기 오어 게이트(310)의 출력 신호와 자체 출력의 신호(TSX32)를 익스크루시브노어(XNOR) 게이트(320)를 통하여 제2 입력(D1)으로 인가받는 제9 프리플롭(330);

상기 제2 레지스터(60)로부터 출력되는 다섯 번째 비트의 신호(TSST4)를 제1 입력(D0)으로 인가받고, 상기 로딩부(80)로부터 출력되는 시작신호(LOAD-T)를 데이터 선택단자(SD)로 입력받으며, 상기 노어게이트(230)로부터 출력되는 신호를 위상 선택단자(SP)로 입력받고, 교환기의 제어부에 의하여 가변 출력되는 채널 또는 타임슬롯(TS)과 동일한 주기(Period)를 갖는 클럭신호(CK256K)를 클럭단자(CK)로 입력받음과 동시에 상기 제6 프리플롭 내지 제9 프리플롭(250,270,300,330)의 출력신호(TSX02,TSX12,TSX22,TSX32)를 오어 게이트(340)에 의하여 오어 연산하고, 상기 오어 게이트(340)의 출력 신호와 자체 출력의 신호(TSX42)를 익스크루시브노어(XNOR) 게이트(350)를 통하여 제2 입력(D1)으로 인가받는 제10 프리플롭(360)으로 이루어지는 종료부(90)와,

상기 시작부(70)와 종료부(90)로부터 출력되어 입력되는 신호를 인가받아, 교환기의 제어부에 의하여 가변할당 되는 채널 또는 타임슬롯(TS)의 전체 폭을 확정하여 출력하는 것으로, 상기 시작부(70)로부터 출력되는 5비트의 신호(TSX01, TSX11, TSX21, TSX31, TSX41)를 노어(NOR) 연산하여 제1 스타트 신호(START1)로써 출력하는 제1 노어 게이트(540);

상기 종료부(90)로부터 출력되는 5비트의 신호(TSX02, TSX12, TSX22, TSX32,TSX42)를 노어(NOR) 연산하여 제1 엔드 신호(END1)로써 출력하는 제2 노어 게이트(550)와,

상기 제1 노어 게이트(540)로부터 출력되는 신호(START1)를 인버터(Inverter)시켜 일측 입력단으로 입력받고, 후술하는 제2 낸드 게이트(570)로부터 출력되는 신호를 다른측 입력단으로 입력받아, 낸드(NAND) 연산하여 제2 스타트 신호(START2)로써 출력하는 제1 낸드 게이트(560);

상기 제2 노어 게이트(550)로부터 출력되는 신호(END1)를 인버터(Inverter)시켜 일측 입력단으로 입력받고, 상기 제1 낸드 게이트(560)로부터 출력되는 신호를 다른측 입력단으로 입력하여 낸드(NAND) 연산 후 제2 엔드 신호(END2)로써 출력하는 제2 낸드 게이트(570);

상기 제1 낸드 게이트(560)의 출력신호(START2)와 이원(E1)급 채널의 16번 채널을 지정하는 신호(TSO16)를 입력받고 앤드(AND) 연산하여 출력하는 앤드게이트(580);

상기 앤드게이트(580)의 출력을 입력받고 시스템 비트 클럭신호(BITCK)에 의하여 반전된 출력(QN)으로써, 교환기에 의하여 가변 할당되는 채널 또는 타임슬롯(TS)의 전체 폭을 나타내는 신호(TSEN)를 발생하는 제13 프리플롭(590)으로 이루어지는 설정부(95)로 구성된다.

이하, 상기와 같은 구성의 본 발명 기술에 의한 것으로, 교환전송장비에서의 서비스 대역폭 가변 할당장치를 첨부된 도면을 참조하여 상세히 설명한다.

본 발명 기술에 의한 상기 제1 레지스터(50)는 도면에 도시되지 않은 교환전송장비의 제어부로부터 가변 할당하는 서비스 채널의 시작 위치 제어신호를 5 비트의 신호로써 인가받아 기록저장하고, 제2 레지스터(60)는 상기 교환전송장비의 제어부로부터 가변 할당하는 서비스 채널의 대역폭 종료 위치 제어신호를 5 비트의 신호로써 인가받아 기록저장한다.

상기 시작부(70)는 교환전송장비로부터 인가되는 신호로써, 가변 할당되는 모든 서비스 채널의 신호, 즉, 프레임(Frame) 단위 가변 채널의 시작 위치를 알려주는 채널프레임 시작신호(LOAD-F)와 각각의 서비스 채널 또는 타임 슬롯의 주기(Period)에 해당하는 클럭신호(CK256K) 신호를 인가받고, 상기 제1 레지스터(50)에 기록저장된 서비스 채널 시작위치 제어 신호를 인가 받는다.

상기 시작부(70)는 상기 제1 레지스터(50)로부터 인가되는 신호를 LOAD-F 신호가 인가되는 시점부터 읽고, 상기 CK256K에 의하여 다운카운트(Down Count)하여, 즉, 제1 내지 제5 프리플롭(110,130,160,190,220)에 의하여 다운카운트 하여, 설정부(95)의 제1 노어게이트(540)에 출력한다.

따라서, 상기 설정부(95)의 제1 노어 게이트(540)는 상기 시작부(70)로부터 다운카운트 된 서비스 채널 시작 신호를 인가받고 노어 연산하여 출력하므로써, 서비스 채널이 시작되는 제1 스타트 신호(START1)를 출력한다.

상기 로딩부(80)는 상기 제1 레지스터(50)를 통하여 상기 교환전송장비의 제어부로부터 가변 할당하는 서비스 채널의 시작 위치 제어신호를 5 비트의 신호로써 인가받고 5 단계의 클럭신호(CK128K, CK64K, CK32K, CK16K, CK8K)와 XOR 연산하고, 상기 결과를 NOR 연산한 후, 제11 및 제12 프리플롭(510,520)에 의하여 시스템 비트클럭(BITCKB) 단위로 래치 처리한 후, 제11 프리플롭(510)의 반전된 출력과 제12 프리플롭(520)의 정상출력을 오어연산(530)하므로써 가변 할당하는 채널 또는 타임슬롯(TS)의 할당 시작신호(LOAD-T)를 로우(LOW) 레벨로 출력한다.

상기 종료부(90)는 상기 가변 할당되는 서비스 채널의 주기(Period)와 동일한 주기(Period)를 갖는 클럭(CK256K) 신호와, 상기 로딩부(80)의 출력신호(LOAD-T)와, 상기 제2 레지스터(60)로부터 출력되는 것으로, 가변 할당되는 서비스 채널의 길이를 표시하는 것으로써, 대역폭의 종료 위치를 표시하는 5 비트의 제어신호(TSST0, TSST1, TSST2, TSST3, TSST4)를 인가 받는다.

상기 종료부(90)는 상기 제2 레지스터로부터 인가되는 5비트의 신호(TSST0, TSST1, TSST2, TSST3, TSST4)를 상기 시작신호(LOAD-T)에 의하여 입력하고, 상기 클럭(CK256K) 신호에 의하여 다운카운트(Down Count)하여, 즉 제6 내지 제10 프리플롭(250,270,300,330,360)에 의하여 다운카운트 하여 출력한다.

상기 종료부(90)에 의하여 다운카운트 된 후 출력되는 제2 레지스터(60)의 신호(TSX02,TSX12,TSX22,TSX32,TSX42)는 상기 설정부(95)의 제2 노어게이트(550)에 인가되어 노어(NOR) 연산되므로써, 하이(HIGH) 레벨의 제1 엔드 신호(END1)가 된다.

상기 제1 노어게이트(540)의 제1 스타트 신호(START1)는 제1 낸드 게이트(560)의 일측 입력단에 인버트(Invert)되어 입력되고, 제2 노어게이트(550)의 제1 엔드 신호(END1)는 제2 낸드 게이트(570)의 일측 입력단에 인버트(Invert)되어 입력된다.

상기 제1 낸드 게이트(560)의 출력은 상기 제2 낸드 게이트(570)의 다른측 입력단에 입력되고, 상기 제2 낸드 게이트(570)의 출력은 상기 제1 낸드 게이트(560)의 다른측 입력단에 입력되므로써, 서로 교차되어 입력된다.

그러므로, 상기 제1 낸드 게이트(560)의 출력은 제2 스타트 신호(START2)가 되고, 제2 낸드 게이트(570)의 출력은 제2 엔드 신호(END2)가 된다.

상기 제1 낸드 게이트(560)로부터 출력되는 하이(HIGH) 레벨의 제2 스타트 신호(START2)는 앤드 게이트(580)에 입력되고, E1급 채널의 시그널링 신호를 전송하는 16번째 채널 지정 신호(TSO16)와 앤드 연산되어 제13 프리플롭(590)에 인가되므로써, 가변 할당되는 서비스 채널의 시작 상태를 로우(LOW) 레벨의 신호(TSEN)로써 표시 시작한다.

이때, 상기 제2 낸드 게이트(570)로부터 출력되는 로우(LOW) 레벨의 제2 엔드 신호(END2)가 상기 제1 낸드 게이트(560)의 다른측 입력단에 로우(LOW) 레벨로부터 하이(HIGH) 레벨로 변환되게 되면, 상기 제1 낸드 게이트(560)로부터 출력되는 제2 스타트 신호(START2)는 하이(HIGH) 레벨에서 로우(LOW) 레벨로 변환되어 출력되고, 상기 앤드 게이트(580)에 입력되어, E1급 채널의 시그널링 신호를 전송하는 16번째 채널 지정 신호(TSO16)와 앤드 연산되어 제13 프리플롭(590)에 인가되므로써, 가변 할당되는 서비스 채널의 종료 상태를 하이(HIGH) 레벨의 신호(TSEN)로써 표시한다.

따라서, 상기 가변 할당 채널의 시작과 종료의 상태는 로우 상태를 하는 TSEN 신호의 존속(DURATION) 기간동안이 된다.

상기와 같은 본 발명 구성에 의한 각 신호의 타이밍도가 도9에 상세히 도시되어 있으며, 상기 도9 에는, 일 예로서, 상기 제1 레지스터(50)에 기록저장되는 시작채널 또는 시작 타임슬롯의 제어신호값(TSS[0:4])이 '00001'(타임슬롯1)로 기록되고, 상기 제2 타임슬롯(60)에 기록저장되는 종료채널 또는 종료 타임슬롯의 제어신호값(TSST[0:4])이 '00010'(타임슬롯2)으로 기록된 상태의 타이밍도이며, 클럭신호인 CK256K 신호는 시스템 비트 클럭(BITCK) 보다 1/4 의 위상(Phase)이 앞선 상태를 보여 준다.

따라서, 상기와 같은 구성의 본 발명 기술은, 교환전송장비의 서비스 대역폭 또는 서비스 채널 또는 서비스 타임슬롯을 가변 할당하는데 있어서, 게이트 소자를 크게 절약할 수 있고, 따라서, 회로의 구성이 간단해짐과 동시에 회로의 구성 크기가 작아지며, 고장 발생 가능부위가 줄어들어 유지보수가 매우 용이하고, 제어부의 부하를 덜어주어 시스템의 신뢰도를 향상시키는 장점이 있다.

또한, 시작 타임슬롯과 존속(Duration)기간 만을 설정하면 되므로, 제어부의 부하가 적어짐과 동시에 해당 제어 프로그램이 간단해지는 장점이 있다.

상기와 같은 본 발명의 구성은 교환기의 서비스 채널 가변 할당에 있어서, 시작 채널과 존속기간을 지정하므로써, 제어부가 더 이상의 세부적인 제어를 하지 않아도 되므로, 제어부의 부하를 덜어주고, 시스템의 신뢰도를 제고시키는 효과가 있다.

또한, 서비스 채널의 가변 할당 장치의 구성 부품 수를 줄이므로써, 교환기장치의 가격 및 크기를 줄이는 효과 및 고장 발생 가능성이 있는 부위가 줄어들어 교환기의 안정성 및 유지보수가 용이한 공업적 및 산업적 이용효과가 있다.

Claims (6)

1. 교환기의 제어부로부터 가변할당을 시작하는 서비스 채널의 위치 제어신호를 인가받고 기록저장하는 제1 레지스터와,

   교환기의 제어부로부터 가변할당 되는 서비스 채널의 대역폭에 대한 제어신호를 인가받고 기록저장하는 제2 레지스터와,

   교환기의 제어부에서 가변 할당할 수 있는 채널 프레임의 시작 신호와, 각 채널과 동일한 주기를 갖는 클럭신호와, 상기 제1 레지스터에 기록저장된 신호를 인가받아 가변 할당이 시작되는 채널의 위치를 표시하는 시작부와,

   상기 제1 레지스터에 기록저장된 신호와 교환기의 클럭생성부에서 인가되는 5 단계의 클럭신호에 의하여 할당되는 채널의 시작을 지시하는 신호를 출력하는 로딩부와,

   상기 로딩부로부터 인가되는 시작신호와, 각 채널과 동일한 주기를 갖는 클럭신호와, 상기 제2 레지스터에 기록저장된 신호를 인가받아 가변할당 되는 채널의 종료채널 위치를 표시하는 종료부와,

   상기 시작부와 종료부로부터 입력되는 신호를 인가받아 가변할당 되는 채널의 전체 폭을 확정하여 출력하는 설정부로 구성되는 것을 특징으로 하는 전송장비에서의 서비스 대역폭 가변 할당장치.
2. 제1 항에 있어서,

   상기 제1 레지스터와 제2 레지스터는 교환기 제어부로부터 5 비트의 제어신호를 인가받고 저장하는 것을 특징으로 하는 전송장비에서의 서비스 대역폭 가변 할당장치.
3. 제1 항에 있어서,

   상기 시작부는, 상기 제1 레지스터로부터 첫 번째 비트의 신호를 제1 입력으로 인가받고, 채널 프레임의 시작 신호를 데이터 선택단자로 입력받으며, 채널과 동일한 주기를 갖는 클럭신호를 입력받음과 동시에 자체 출력 신호를 인버터 게이트를 통하여 제2 입력으로 인가받는 제1 프리플롭과,

   상기 제1 레지스터로부터 두 번째 비트의 신호를 제1 입력으로 인가받고, 채널 프레임의 시작 신호를 데이터 선택단자로 입력받으며, 채널과 동일한 주기를 갖는 클럭신호를 입력받음과 동시에 자체 출력 신호와 상기 제1 프리플롭의 출력신호를 익스크루시브노어 게이트를 통하여 제2 입력으로 인가받는 제2 프리플롭과,

   상기 제1 레지스터로부터 세 번째 비트의 신호를 제1 입력으로 인가받고, 채널 프레임의 시작 신호를 데이터 선택단자로 입력받으며, 채널과 동일한 주기를 갖는 클럭신호를 입력받음과 동시에 상기 제1 프리플롭과 제2 프리플롭의 출력신호를 오어 게이트에 의하여 오어 연산하고, 상기 오어 게이트의 출력 신호와 자체 출력의 신호를 익스크루시브노어 게이트를 통하여 제2 입력으로 인가받는 제3 프리플롭과,

   상기 제1 레지스터로부터 네 번째 비트의 신호를 제1 입력으로 인가받고, 채널 프레임의 시작 신호를 데이터 선택단자로 입력받으며, 채널과 동일한 주기를 갖는 클럭신호를 입력받음과 동시에 상기 제1 프리플롭 내지 제3 프리플롭의 출력신호를 오어 게이트에 의하여 오어 연산하고, 상기 오어 게이트의 출력 신호와 자체 출력의 신호를 익스크루시브노어 게이트를 통하여 제2 입력으로 인가받는 제4 프리플롭과,

   상기 제1 레지스터로부터 다섯 번째 비트의 신호를 제1 입력으로 인가받고, 채널 프레임의 시작 신호를 데이터 선택단자로 입력받으며, 채널과 동일한 주기를 갖는 클럭신호를 입력받음과 동시에 상기 제1 프리플롭 내지 제4 프리플롭의 출력신호를 오어 게이트에 의하여 오어 연산하고, 상기 오어 게이트의 출력 신호와 자체 출력의 신호를 익스크루시브노어 게이트를 통하여 제2 입력으로 인가받는 제5 프리플롭으로 이루어져 구성되는 것을 특징으로 하는 전송장비에서의 서비스 대역폭 가변 할당장치.
4. 제1 항에 있어서,

   상기 종료부는, 이원급 채널의 첫 번째와 16번째 채널 선택 신호를 노어 연산하여 출력하는 노어 게이트와,

   상기 제2 레지스터로부터 첫 번째 비트의 신호를 제1 입력으로 인가받고, 상기 로딩부로부터 출력되는 시작신호를 데이터 선택단자로 입력받으며, 상기 노어게이트로부터 출력되는 신호를 위상 선택단자로 입력받고, 채널과 동일한 주기를 갖는 클럭신호를 클럭단자로 입력받음과 동시에 자체 출력 신호를 인버터 게이트를통하여 제2 입력으로 인가받는 제6 프리플롭과,

   상기 제2 레지스터로부터 두 번째 비트의 신호를 제1 입력으로 인가받고, 상기 로딩부로부터 출력되는 시작신호를 데이터 선택단자로 입력받으며, 상기 노어게이트로부터 출력되는 신호를 위상 선택단자로 입력받고, 채널과 동일한 주기를 갖는 클럭신호를 클럭단자로 입력받음과 동시에 상기 제6 프리플롭의 출력 신호와 자체 출력 신호를 익스크루시브노어 게이트를 통하여 제2 입력으로 인가받는 제7 프리플롭과,

   상기 제2 레지스터로부터 세 번째 비트의 신호를 제1 입력으로 인가받고, 상기 로딩부로부터 출력되는 시작신호를 데이터 선택단자로 입력받으며, 상기 노어게이트로부터 출력되는 신호를 위상 선택단자로 입력받고, 채널과 동일한 주기를 갖는 클럭신호를 클럭단자로 입력받음과 동시에 상기 제6 프리플롭과 제7 프리플롭의 출력신호를 오어 게이트에 의하여 오어 연산하고, 상기 오어 게이트의 출력 신호와 자체 출력의 신호를 익스크루시브노어 게이트를 통하여 제2 입력으로 인가받는 제8 프리플롭과,

   상기 제2 레지스터로부터 네 번째 비트의 신호를 제1 입력으로 인가받고, 상기 로딩부로부터 출력되는 시작신호를 데이터 선택단자로 입력받으며, 상기 노어게이트로부터 출력되는 신호를 위상 선택단자로 입력받고, 채널과 동일한 주기를 갖는 클럭신호를 클럭단자로 입력받음과 동시에 상기 제6 프리플롭 내지 제8 프리플롭의 출력신호를 오어 게이트에 의하여 오어 연산하고, 상기 오어 게이트의 출력 신호와 자체 출력의 신호를 익스크루시브노어 게이트를 통하여 제2 입력으로 인가받는 제9 프리플롭과,

   상기 제2 레지스터로부터 다섯 번째 비트의 신호를 제1 입력으로 인가받고, 상기 로딩부로부터 출력되는 시작신호를 데이터 선택단자로 입력받으며, 상기 노어게이트로부터 출력되는 신호를 위상 선택단자로 입력받고, 채널과 동일한 주기를 갖는 클럭신호를 클럭단자로 입력받음과 동시에 상기 제6 프리플롭 내지 제9 프리플롭의 출력신호를 오어 게이트에 의하여 오어 연산하고, 상기 오어 게이트의 출력 신호와 자체 출력의 신호를 익스크루시브노어 게이트를 통하여 제2 입력으로 인가받는 제10 프리플롭으로 이루어져 구성되는 것을 특징으로 하는 전송장비에서의 서비스 대역폭 가변 할당장치.
5. 제1 항에 있어서,

   상기 로딩부는, 상기 제1 레지스터로부터 출력되는 첫 번째 비트의 신호와 128 KHz의 클럭신호를 인가받고 익스크루시브오어 연산하는 제1 익스크루시브오어 게이트와,

   상기 제1 레지스터로부터 출력되는 두 번째 비트의 신호와 64 KHz의 클럭신호를 인가받고 익스크루시브오어 연산하는 제2 익스크루시브오어 게이트와,

   상기 제1 레지스터로부터 출력되는 세 번째 비트의 신호와 32 KHz의 클럭신호를 인가받고 익스크루시브오어 연산하는 제3 익스크루시브오어 게이트와,

   상기 제1 레지스터로부터 출력되는 네 번째 비트의 신호와 16 KHz의 클럭신호를 인가받고 익스크루시브오어 연산하는 제4 익스크루시브오어 게이트와,

   상기 제1 레지스터로부터 출력되는 다섯 번째 비트의 신호와 8 KHz의 클럭신호를 인가받고 익스크루시브오어 연산하는 제5 익스크루시브오어 게이트와,

   상기 제1 익스크루시브오어 게이트 내지 제5 익스크루시브오어 게이트의 출력신호를 입력받아 노어 연산하여 출력하는 노어 게이트와,

   상기 노어 게이트의 출력을 입력받고, 교환기로부터 인가되는 시스템 비트 클럭에 의하여 출력하는 제11 프리플롭과,

   상기 제11 프리플롭의 출력을 입력받고, 교환기로부터 인가되는 시스템 비트 클럭에 의하여 출력하는 제12 프리플롭과,

   상기 제11 프리플롭의 반전된 출력과 상기 제12 프리플롭의 정상출력을 입력받고, 오어 연산하여 출력하는 오어게이트로 이루어져 구성되는 것을 특징으로 하는 전송장비에서의 서비스 대역폭 가변 할당장치.
6. 제1 항에 있어서,

   상기 설정부는, 상기 시작부로부터 출력되는 5비트의 신호를 노어 연산하여 출력하는 제1 노어 게이트와,

   상기 종료부로부터 출력되는 5비트의 신호를 노어 연산하여 출력하는 제2 노어 게이트와,

   상기 제1 노어 게이트로부터 출력되는 신호를 인버터 시켜 일측 입력단으로 입력받고, 다른측 입력단으로 입력되는 신호와 낸드 연산하여 출력하는 제1 낸드 게이트와,

   상기 제2 노어 게이트로부터 출력되는 신호를 인버터 시켜 일측 입력단으로 입력받고, 상기 제1 낸드 게이트로부터 출력되는 신호를 다른측 입력단으로 입력하여 낸드 연산 후 출력하는 제2 낸드 게이트와,

   상기 제1 낸드 게이트의 출력신호와 이원급 채널의 16번 채널을 지정하는 신호를 입력받고 앤드 연산하여 출력하는 앤드게이트와,

   상기 앤드게이트의 출력을 입력받고 시스템 비트 클럭신호에 의하여 반전된 출력을 발생하는 제13 프리플롭으로 이루어져 구성되는 것을 특징으로 하는 전송장비에서의 서비스 대역폭 가변 할당장치.