3 ка управлени соединен с управл ющими входами адресного блока и блока сопр жени , информационный выход передачи которого подключен к информационному входу буферного запоминающего блока, тактирующий вход которого соединен с дополнительным выходом распределител , а выход буферного запоминающего блока подключен к входу линейного согласующего блока, выход которого подключен к информационному входу блока сопр жени , информационный выход приема которого соединен с информационными входами канальных согласующих блоков, при этом оперативный запоминающий 6floK св зан с адресным блоком. На чертеже дана структурна электрическа схема предлагаемого устройства. Многоканальное устройство дл передачи и приема дискретной информации содержит оперативный запоминающий блок 1, линейный согласующий блок 2 и канальные согласующие блоки 3, коммутирующие входы которых соединены с соответствующим выходом распределител 4, а информационные выходы подключены к соответствующим входам стробирующего блока 5 и синтезатора 6, стробирующий выход которого соединен со стробирующими входами стробирующего блока 5 и счетчика 7, выход которого соединен с управл ющим входом синтезатора 6, кодопреобразователь 8, адресный блок 9, соединенный со входами и выходами записи и считывани синтезатора 6 и счетчика 7, блок 10 управлени , датчик 11 меток времени, блок 12 сопр жени ,- соединенный со входами и выходами записи и считывани стробирующего блока 5 и оперативного запоминающего блока 1, и буферный запоминающи .й блок 13, при этом дополнительные выходы канальных согласующих блоков 3 подключены к соответствующим входам ад-ресного блока 9 и блока 10 управлени , информационные выходы канальных согласующих блоков 3 подключены к информационному входу кодопреобразовател 8, информационный выход которого соединен с информационным входом адресного блока 9, а выход распределител 4 через датчик 11 меток времени подключен к синхронизирующему входу кодопреобразовател 8, выход блока 10 управлени соединен с управл ющими входами адресного блока 9 и блока 12 сопр жени , информационный выход передачи которого подключен к информационному входу буферного запоминающего блока 13, тактирующий вход которого соединен с дополнительным выходом распределител 4, а выход буферного запоминающего блока 13 подключен к входу линейного согласующего блока 2, выход которого подключен к информационному входу блока 12 сопр жени , информационный выход приема которого сое65 динен с инфор.мационными входами канальных согласующих блоков 3, при этом оперативный запоминающий блок 1 св зан с адресным блоком 9. Устройство работает следующим образом . Будем полагать, что в состав линейного согласующего блока 2 устройства входит стандартный модем, который создает в канале тональной частоты дискретный тракт с пропускной способностью 2400 бит/с. Дл простоты будем полагать, что предлагаемое устройство позвол ет организовать кодозависимые стартстопные каналы с пропускной способностью 50 бит/с и кодонезависимые каналы с предельной скоростью передачи 50 бит/с. При этом дл организации кодонезависимых каналов предполагаетс применение кодировани вход щих сигналов по методу скольз щего индекса с подтверждением 2 и использованием трех бит дл кодировани одного значащего момента модул ции. При этом Б дискретном тракте 2400 бит/с может быть организовано до 48 кодозависимых стартстопных каналов с пропускной способностью 50 бит/с или до 16 кодонезависимых каналов с предельной скоростью 50 бит/с. В обоих случа х один канал занимаетс под передачу сигналов циклового фазировани . Предлагаемое устройство позвол ет организовать в дискретном тракте с пропускной способностью 2400 бит/с любую комбинацию из М кодозависимых и N кодонезависимых каналов с единственным ограничением: должно выполн тьс условие М + + 3N 47. Например, можно организовать 10 кодонезависимых и 17 кодозависимых каналов , или 5 кодонезависимых и 32 кодозависимых и т.д. В состав устройства вход т 47 канальных согласующих блоков 3. В каждом из них имеютс перемычки, с помощью которых соответствующий канал устанавливаетс в режим передачи стартстопных сигналов или в режим передачи сигналов произвольной структуры. При установке какого-либо канального согласующего блока 3 в режим передачи сигналов произвольной структуры еще два канальных согласующих блока 3 не задействуютс . Импульсы, поступающие от распределител 4 на коммутирующие входы канальных согласующих блоков 3, управл ют их работой так, что на параллельно соединенных информационных выходах канальных согласующих блоков 3 создаетс групповой двоичный сигнал (ГДС), представл ющий собой результат объединени во времени всех входных дискретных сигналов. В ГДС, следующем со скоростью 153,6 кбит/с, образуетс цикл длиной в 48 бит. Кажда позици в цикле соответствует определенному каналь. ному согласующему блоку 3. Значение (О или 1) где на некоторой позиции совпадает со значением сигнала на входе соответствующего канального согласующего блока 3. Если какой-либо канальный согласующий блок 3 и соответствующа позици в цикле занимаютс под передачу сигналов произвольной структуры, то позиции, отсто щие от нее на 16 и 32 бита, остаютс неиспользуемыми и по ним все врем передаетс «I. Сформированный групповой сигнал ГДС подаетс на информационные входы синтезатора 6, стробирующего блока 5 и кодопреобразовател 8. Синтезатор 6, стробирующий блок 5 и счетчик 7 обеспечивают необходимую обработку информации, передаваемой по кодозависимым каналам. Кодонезависимые каналы обрабатываютс кодопреобразователем 8. В кодопреобразователь 8 каждый бит, приход щий на информационный вход, сравниваетс с хран щимс в оперативном запоминающем блоке 1 битом , который находилс на той же позиции в предыдущем цикле. Если в результате сравнени обнаруживаетс несовпадение, то это означает, что в соответствующем канале по вилс переход (фронт). Кодопреобразователь 8, использу сигналы, поступающие от датчика 11 меток времени, кодирует момент по влени перехода в двоичную комбинацию. заносит ее в оперативный запоминающий блок 1 и затем управл ет перемещением этой комбинации в оперативном запоминающем блоке 1 и побитной выдачей ее в блок 12 сопр жени . Обработка информации как в кодозависимых , так и в кодонезависимых каналах предполагает использование оперативного запоминающего блока 1. Поскольку он по объему и по стоимости составл ет существенную часть аппаратуры было естественно сделать его общим дл обоих случаев. С этой целью в состав устройства введен адресный блок 9 и блок 10 управлени , которые взаимодейству , обеспечивают подключение оперативного запоминающего блока 1 к кодопреобразователю 8, если по цеп м идентификации идет сигнал, указывающий, что поступающа информаци принадлежит кодонезависимому каналу, либо к синтезатору 6, счетчику 7 и стробирующему блоку 5 в противном случае. Биты, полученные в результате регенерации сигналов кодозависимых каналов в стробирующем блоке 5, и биты, полученные при кодировании моментов по влени переходов в кодонезависимых каналах в кодопреобразователе 8, объедин ютс в оперативном запоминающем блоке 1 в обработанный групповой сигнал (ОГС). В ОГС сохран етс скорость чередовани бит - 153,6 кбит/с, а также длина и структура цикла. Блок 12 сопр жени и буферный запоминающий блок 13 предназначаютс дл преобразовани ore в линейный сигнал со скоростью передачи 2,4 кбит/с. Цикл линейного сигнала имеет ту же длину 48 бит и в нем дл каждого кодозависимого канала отводитс 1 бит, а дл каждого кодонезависимого - три бита. Учитыва , что длительность каждого бита линейного сигнала равна длительности 64 бит сигнала ОГС со скоростью передачи 153,6 кбит/с (153,6/2,4 64), формирование линейного сигнала осуществл етс путем считывани того бита из группы в 64 бита сигнала ОГС, номер которого в цикле ОГС совпадает с номером формируемого бита линейного сигнала. С этой целью в блок 10 управлени формируют две последовательности управл ющих импульсов: одна - дл кодонезависимых, друга - дл кодозависимых каналов. Последовательность YKJ- внутри i-й посылки линейного сигнала (I ) содержит один имцульс, совпадающий с i-й позицией цикла группового сигнала ОГС, следующего со скоростью 153,6 кбит/с. Последовательность внутри i-й посылки линейного сигнала содержит один импульс, совпадающий с i-й позицией группового сигнала ОГС, если i 16, с (i-16)-й позицией, если 16 i 32, и с (i-32)-й позицией, если 32 i 48. По сигналам , поступающим по цеп м идентификации , в блоке 10 управлени создаетс объединенна управл юща последовательность ef, стро ща с по правилу: в интервале времени, который зан т позицией группового сигнала, отведенной дл кодозависимого канала, выполн етс of У«з, в интервале, зан том кодонезависимым каналом, Yeg Последовательность о6 поступает в блок 12 сопр жени . При по влении импульса последовательности значение сигнала на выходе блока 12 сопр жени устанавливаетс равным значению преобразованного группового сигнала в этот момент. Это значение сигнала поддерживаетс неизменным до следующего импульса of. Благодар такому построению схемы скорость информации на выходе блока 12 сопр жени оказываетс такой, какой она должна быть в линейном сигнале - 2,4 кбит/с. Однако в этой точке длительность посылок сигнала неравномерна, она определ етс законом еледовани импульсов в g и измер етс во времени. Дл того, чтобы устранить этот недостаток в устройство введен буферный запоминающий блок 13, который выравнивает рассто ние между переходами в сигнале и делает их кратными периоду частоты 2400-. Сигнал на вы.ходе буферного запоминающего блока 13 вл етс изохронным н через линейный согласующий блок 2 поступает в канал св зи.