KR0141291B1

KR0141291B1 - 소용량 전전자 교환기의 가입자 집선장치

Info

Publication number: KR0141291B1
Application number: KR1019940037264A
Authority: KR
Inventors: 허비또
Original assignee: 박성규; 대우통신주식회사
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1998-08-17
Also published as: KR960028663A

Abstract

본 발명은 소용량 전전자 교환기의 가입자 집선장치에 관한 것으로서, 타임 스위치 장치로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 수신하는 클럭 수신부(100)와, 상기 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 프레임 동기신호와 2048KHz클럭을 생성하는 내부 클럭 생성부(101)와, 집선장치 프로세서와 L-버스를 통하여 메세지를 교환하는 프로세서 정합부(105)와, 상기 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 이용하여 타임 스위치 장치로 부터 32개의 타임 슬롯으로 이루어진 32개의 입력 서브하이웨이로 부터 2048kbps의 직렬 8비트 데이타를 수신하여 8192kbps의 병렬 데이타로 다중화하는 다중화부(106)와, 상기 다중화부(106)로 부터 출력되는 다중화된 가입자 전화 채널 데이타를 저장하는 음성 메모리부(107)와, 상기 음성 메모리부(107)에 저장되어 출력되는 8비트 병렬 데이타를 2048kbps의 직렬 8비트 데이타로 역다중화하여 상기 프로세서 정합부(105) 및 출력 서브 하이웨이를 통해 주변 장치로 송출하는 역다중화부(108)와, 상기 내부 클럭 생성부(101)로 부터 출력되는 프레임 동기 신호와 2048KHz 클럭을 이용하여 상기 프로세서 정합부(105)로 부터 입력되는 8비트 병렬 데이타를 직렬 데이타로 변환하고 상기 역다중화부(108)로 부터 출력되는 직렬 데이타를 8비트 병렬 데이타로 변환하여 프로세서 정합부(105)로 전송하여 통화로를 시험하는 유지보수부(102)와, 상기 음성 메모리(107)에 다중 쓰기 (Multi-Write)된 가입자 전화 채널 데이타를 타임 슬롯간에 교환하는 것을 제어하기 위한 제어 메모리부(104)와, 상기 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 이용하여 음성 메모리(107)에 데이타를 쓰기 위한 쓰기 어드레스와 제어 메모리(104)의 데이타를 읽기 위한 읽기 어드레스를 생성하는 어드레스 생성부(103)를 포함한다. 따라서, 본 발명은 4 : 1 집선 기능을 수행하는 타임 스위치단으로 가입자 집선장치당 일반 전화 채널 가입자 512회선을 수용할 수 있다.

Description

소용량 전전자 교환기의 가입자 집선장치

제 1 도는 종래의 집선장치의 구성도

제 2 도는 본 발명에 의한 가입자 집선장치의 구성도

제 3 도는 제 2 도의 클럭 수신부의 세부 구성도

제 4 도는 제 2 도의 내부 클럭생성부의 세부 구성도

제 5 도는 제 4 도의 각 부분의 신호 파형도

제 6 도는 제 2 도의 유지보수부의 세부 구성도

제 7 도는 제 6 도의 각 부분의 신호 파형도

제 8 도는 제 2 도의 어드레스 생성부의 세부 구성도

제 9 도는 제 2 도의 제어 메모리부의 세부 구성도

제 10 도는 제 9 도의 각 부분의 신호 파형도

제 11 도는 제 2 도의 프로세서 정합부의 세부 구성도

제 12 도는 제 11 도의 각 부분의 신호 파형도

제 13 도는 제 2 도의 다중화부의 세부 구성도

제 14 도는 제 13 도의 각 부분의 신호 파형도

제 15 도는 제 2 도의 음성 메모리부의 세부 구성도

제 16 도는 제 15 도의 각 부분의 신호 파형도

제 17 도는 제 2 도의 각 부분의 신호 파형도

제 18 도는 제 17 도의 각 부분의 신호 파형도

* 도면의 주요부분에 대한 부호의 설명

10 : 가입자 수용장치 11 : 집선장치

12 : 가입자 수용장치 프로세서 13 : 집선 장치 프로세서

14 : 메인 프로세서 100 : 클럭 수신부

101 : 내부 클럭 생성부 102 : 유지보수부

103 : 어드레스 생성부 104 : 제어 메모리부

105 : 프로세서 정합부 106 : 다중화부

107 : 음성 메모리부 108 : 역다중화부

200 : TTL 변환부 300 : 클럭 분주부

301,401,403,601,702,901 : 래치부 400 : 제어신호 생성부

402 : PISO 404 : SIPO

500,501 : 분주회로부 502,503 : 디코더부

600 : 제어 메모리 700 : 어드레스 및 데이타 수신부

701 : 제어신호 수신부 800,801,802 : 라인 리시버

803 : 다중화회로 900 : 음성 메모리

1000 : 역다중화 회로 1001,1002,1003 : 라인 드라이버

본 발명은 소용량 전전자 교환기의 가입자 집선장치에 관한 것이다.

종래의 소용량 전전자 교환기의 스위치 네트워크는 집선 기능을 수행하는 타임 스위치단, 타임 슬롯 교환기능을 수행하는 타임 스위치단, 및 집선 기능을 수행하는 타임 스위치로 구성되어, 일반 전화 채널 용량이 2만에서 10회선이었다. TDX1B의 경우 스위치 네트워크는 집선장치 - 타임스위치 - 공간분할스위치 - 타임 스위치 - 집선장치로 이루어져 집선 장치단 일반 전화 채널 가입자 1천회선을 수용하여 2:1 집선 기능을 수행하였다.

또한, TDX-10의 경우 스위치 네트워크는 타임 스위치 - 공간 분할 스위치 - 타임스위치로 이루어져 집선 기능을 수행하는 타임 스위치당 일반 전화 채널 가입자 4천회선을 수용하여 4:1의 집선 기능을 수행하였다.

종래의 집선장치는 제 1 도에 도시한 바와 같이 가입자 수용장치(10)를 제어하는 가입자 수용장치 프로세서(12), 집선 기능을 수행하는 집선장치(11) 및 집선장치(11)를 제어하는 집선장치 프로세서(13)가 별도로 존재하여 가입자 집선 기능을 수행하였으며, 집선장치(11)는 수개의 가입자 수용장치(10)를 정합할 수 있도록 구성되었다.

그러나 종래의 가입자 집선 장치는 최대 수용 용량이 일반 전화 채널 가입자 2000회선 (집선비4:1), 중계선 360회선인 문제점이 있었다.

따라서, 본 발명의 목적은 4:1 집선기능을 수행하는 타임 스위치단으로 가입자 집선장치 당 일반 전화 채널 가입자 512회선을 수용하기 위한 가입자 집선장치를 제공함에 있다.

상기 목적을 달성하기 위해 본 발명에 따른 소용량 교환기의 가입자용량 확장용 스위치 네트워크는 타임 스위치 장치로부터 출력되는 8KHz 클럭과 8192KHz클럭을 수신하는 클럭 수신부와, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭과 81929Hz클럭을 분주하여 프레임 동기신호와 2048KHz클럭을 생성하는 내부 클럭 생성부와, 집선장치 프로세서와 L-버스를 통하여 메세지를 교환하는 프로세서 정합부와, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 이용하여 타임 스위치 장치로 부터 32개의 타임 슬롯으로 이루어진 32개의 입력 서브하이웨이로 부터 2048kbps의 직렬 8비트 데이타를 수신하여 8192kbps의 병렬 데이타로 다중화하는 다중화부와, 상기 다중화부로 부터 출력되는 다중화된 거압자 전화 채널 데이타를 저장하는 음성 메모리부와, 상기 음성 메모리부에 저장되어 출력되는 8비트 병렬 데이타를 2048kbps의 직렬 8비트 데이타로 역다중화하여 상기 프로세서 정합부 및 출력 서브 하이웨이를 통해 주변 장치로 송출하는 역다중화부와, 상기 내부 클럭 생성부로 부터 출력되는 프레임 동기신호와 2048KHz 클럭을 이용하여 상기 프로세서 정합부로 부터 입력되는 8비트 병렬 데이타를 직렬 데이타로 변환하고 상기 역다중화부로 부터 출력되는 직렬 데이타를 8비트 병렬 데이타로 변환하여 프로세서 정합부로 전송하여 통화로를 시험하는 유지보수부와, 상기 음성 메모리에 다중 쓰기(Multi-Write)된 가입자 전화 채널 데이타를 타임 슬롯간에 교환하는 것을 제어하기 위한 제어 메모리부와, 상기 클럭 수신부로 부터 출력되는 8KHz클럭과 8192KHz클럭을 이용하여 음성 메모리에 데이타를 쓰기 위한 쓰기 어드레스와 제어 메모리의 데이타를 읽기위한 읽기 어드레스를 생성하는 어드레스 생성부를 포함한다.

이하 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

본 발명에 의한 가입자 집선장치는 제 2 도에 도시한 바와 같이 클럭수신부(100), 클럭 생성부(101), 유지보수부(102), 어드레스 생성부(103), 제어 메모리부(104), 프로세서 정합부(105), 다중화부(106), 음성 메모리부(107) 및 역다중화부(108)로 구성된다.

클럭 수신부(100)는 타임 스위치 장치로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 수신한다. 내부 클럭 생성부(101)는 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 8KHz의 프레임 동기신호와 2048KHz 클럭을 생성한다. 프로세서 정합부(105)는 집선장치 프로세서와 L-버스를 통하여 메세지를 교환한다. 다중화부(106)는 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz클럭을 이용하여 타임 스위치 장치로 부터 소용량 전전자 교환기(DTS1100)의 32개의 타임 슬롯으로 이루어진 32개의 입력 서브하이웨이로 부터 2048kbps의 직렬 8비트 데이타를 수신하여 8192kbps의 병렬 데이타로 다중화한다. 음성 메모리부(107)는 어드레스 생성부(103)로 부터 출력되는 쓰기 어드레스에 따라 다중화부(106)로 부터 출력되는 다중화된 가입자 전화 채널 데이타를 순차적으로 저장하고 제어 메모리부(104)에 의해 무작위로 읽혀진다. 역다중화부(108)는 음성 메모리부(107)에 저장되어 출력되는 8비트 병렬 데이타를 2048kbgs의 직렬 8비트 데이타로 역다중화하여 프로세서 정합부(105) 및 출력 서브 하이웨이를 통해 주변 장치로 송출한다. 유지보수부(102)는 내부 클럭 생성부(101)로 부터 출력되는 프레임 동기신호와 2048KHz 클럭을 이용하여 프로세서 정합부(105)로 부터 입력되는 8비트 병렬 데이타를 직렬 데이타로 변환하고 역다중화부(108)로 부터 출력되는 직렬 데이타를 8비트 병렬 데이타로 변환하여 프로세서 정합부(105)로 전송하여 통화로를 시험한다. 제어 메모리부(104)는 음성 메모리(107)에 다중 쓰기(Multi-Write)된 가입자 전화 채널 데이타를 타임 슬롯간에 교환하는 것을 제어한다. 어드레스 생성부(103)는 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 이용하여 음성 메모리(107)에 데이타를 쓰기 위한 쓰기 어드레스와 제어 메모리(104)의 데이타를 읽기위한 읽기 어드레스를 생성한다.

이와 같이 구성된 가입자 집선장치의 세부 구성 및 동작을 제 3 도 내지 제 18 도를 참조하여 설명한다.

클럭 수신부(100)는 제 3도에 도시한 바와 같이 타임 스위치 장치로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 수신하여 TTL 레벨의 신호로 변환하는 TTL 클럭 변환부(200)로 구성된다. 타임 스위치 장치로 부터 출력되는 8192KHz 클럭(CP3)과 8KHz 프레임 동기 신호(FP3)는 RS422 인터페이스 방식의 디퍼런셜 신호이므로, TTL 변환부 (200)에서 TTL 레벨로 변환한 다음 어드레스 생성부(102), 클럭 생성부(102), 다중화부(106), 역다중화부(108), 음성 메모리부(107) 및 제어 메모리부(104)로 전달한다.

내부 클럭 생성부(101)는 제 4 도에 도시한 바와 같이 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 8KHz 프레임 동기용 클럭, 2048KHz 클럭 및 4096KHz 클럭을 발생하는 클럭 분주부(300)와 클럭 분주부(300)로 부터 출력되는 8KHz 프레임 동기용 클럭과 2048KHz 클럭과 4096KHz 클럭을 입력받아 동기를 맞추어 2MHz 클럭과 8KHz 프레임 동기신호를 출력하는 래치부(301)로 구성된다. 여기서, 래치부(301)는 두개의 플립플롭으로 구성된다.

클럭 수신부(100)로 부터 출력되는 8192KHz 클럭(CP3)과 8KHz 프레임 동기신호(FP3)는 클럭 분주부(300)에서 분주되어 제 5도에 도시한 바와 같은 8KHz 프레임 동기용 클럭(PFS)과 2048KHz 클럭(PCLK)과 4096KHz클럭으로 출력된다. 여기서 이들 신호를 동기를 맞추기 위해 래치부(301)에 전달한다. 래치부(301)에서는 클럭과 프레임 동기신호를 입력받아 두 신호의 동기를 맞춘다음 2MHz의 클럭(PCLK)과 8KHz 의 프레임 동기신호(PFS)를 유지보수부(102)로 전달한다.

유지 보수부(102)는 제 6 도에 도시한 바와 같이 내부 클럭 생성부(101)로 부터 출력되는 내부 동기용 클럭과 프레임 동기신호를 이용하여 제어신호를 생성하는 제어 신호 생성부(400), 프로세서 정합부(105)로 부터 출력되는 8비트 데이타를 어드레스 생성부(103)로 부터 출력되는 신호에 맞춰 저장하는 래치부(401), 이 래치부(401)에 저장된 데이타를 제어신호 생성부(400)로 부터 출력되는 제어 신호에 동기를 맞춰 출력하는 PISO(Parallel In Serial Out)(402), 역다중화부(108)로 부터 출력되는 직렬 데이타를 내부 클럭 생성부(101)로 부터 출력되는 2048KHz 클럭에 동기를 맞춰 병렬 데이타로 변환하여 출력하는 SIPO(Serial In Parallel Out)(404) 및 SIPO(404)로 부터 출력되는 데이타를 제어신호 생성부(400)로 부터 출력되는 제어신호에 따라 어드레스 생성부(103)로 부터 출력되는 신호에 맞춰 프로세서 정합부(105)로 출력하는 래치부(403)로 구성된다.

이와 같이 구성된 유지보수부(102)의 동작을 제 7 도를 참조하여 설명한다.

유지 보수부(102)는 집선 장치 프로세서 정합부(105)로 부터 임의의 8비트 시험 데이타값(MNT0-MNT7)을 수신하여 30번째 입출력 서브 하이웨이(M30)의 0번 채널을 고정적으로 할당하여 다중화부(106)를 거쳐 이 시험 데이타값을 다중화하고 음성 메모리부(107)에 저장한 다음, 역다중화하여 수신하므로서 자체 통화로를 시험할 수 있다.

유지보수부(102)에서는 프로세서 정합부(105)로 부터 자체 통화로를 시험하기 위한 임의의 8비트 데이타를 수신하고, 내부 클럭 생성부(101)로 부터 내부 동기용 클럭(PCLK)과 프레임 동기신호(PFS)를 수신한다. 또한 어드레스 생성부(103)로 부터 유지 보수부(102)에 데이타를 입력하고 출력시키기 위한 제어신호(PCMR, PCMW)를 전달받고, 내부 클럭 생성부(101)로 부터 내부 동기용 클럭(PCLK)과 프레임 동기신호(PFS)를 수신한다. 내부 동기용 제어 신호를 생성하기 위해 제어신호 생성부(400)에서는 내부 클럭 생성부(102)로 부터 2MHz 클럭(PCLK)과 8KHz 클럭(PFS)를 수신하여 제어신호를 생성한다. 프로세서 정합부(105)로 부터 입력된 8비트 데이타(MNT0-MNT7)는 어드레스 생성부(103)로 부터 출력되는 제어신호(PCMW)에 맞춰 래치부(401)에 저장된 다음 제어신호 생성부(400)로 부터 출력되는 제어신호(PLOAD)에 동기를 맞춰 PISO(402)에서 직렬 데이타로 변환되어 30번 서브 하이웨이(M30)를 통해 다중화부(106)로 전송된다. 또한 역다중화부(108)로 부터 입력된 직렬 데이타는 내부 클럭 생성부 (101)로 부터 출력되는 2048KHz 클럭(PCLK)에 동기를 맞춰 SIPO(404) 에서 병렬 데이타로 변환된 다음 제어신호(PCMR, RLCP)에 따라 래치부(403)를 통해 프로세서 정합부(105)로 전달된다.

어드레스 생성부(103)는 제 8 도에 도시한 바와 같이 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 쓰기 어드레스를 생성하여 음성 메모리부(107)로 출력하는 분주회로부(500). 클럭 수신부(100)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 읽기 어드레스를 생성하여 제어 메모리부(104)로 출력하는 분주회로부(501), 분주회로부(501)로 부터 출력되는 읽기 어드레스 중에서 일부의 읽기 어드레스 신호를 조합하여 프레임 동기용 클럭을 만들어 내부 클럭 생성부(101)로 출력하는 디코더부(502) 및 프로세서 정합부(105)로 부터 출력되는 쓰기 신호 읽기신호 및 클럭신호를 수신하여 디코딩하고 유지 보수부(102)로 제어신호를 전송하는 디코더부(503)로 구성된다. 클럭 수신부(100)로 부터 출력되는 2048KHz 클럭(PCLK)과 8KHz의 프레임 동기신호(PFS)는 분주회로부(500)에서 수신되어 분주되고, 분주되어 발생된 10비트의 신호는 음성 메모리부(103)에 입력되어 음성 메모리부(103)에 데이타를 쓰는 경우 쓰기 어드레스(SWA1-SWA10)로 사용된다. 클럭 수신부(100)로 부터 출력되는 2048KHz 클럭 (PCLK)과 8KHz의 프레임 동기 신호(PFS)를 분주회로부(501) 에서 수신되어 분주되고, 분주되어 발생된 10비트의 신호는 제어 메모리부(104)에 입력되어 제어 메모리부(104)를 엑세스하여 데이타를 읽는 경우 읽기 어드레스(CWA1-CWA10)로 사용된다. 분주회로부(501) 에서 출력된 일부 어드레스 신호(CRA2-CR9)는 디코더부(502)에서 조합되어 프레임 동기용 신호(fs1)로 만들어져 내부 클럭 발생부(101)로 전송된다. 프로세서 정합부(105)로 부터 수신된 읽기, 쓰기신호 및 클럭신호(SRD, SWR, SCLK)는 디코더부(503)에서 디코딩되어 제어신호(PCMR, PCMW)로서 유지보수부(102)로 전송된다. 또한 프로세서 정합부(105)로 부터 출력되는 제어신호(SCLK,SEL,AE,DE)는 디코더부(503)에서 디코딩되어 제어 메모리부 선택신호(CMR)와 제어신호(ADCLK) 로서 제어 메모리부(104)로 전송된다.

제어 메모리부(104)는 제 9 도에 도시한 바와 같이 프로세서 정합부(105)로 부터 출력되는 10비트 어드레스 신호와 16비트 데이타 신호를 수신하여 왼쪽 포트를 통해 해당 어드레스에 제어 데이타를 쓰고 어드레스 생성부(103)로 부터 출력되는 읽기 어드레스를 수신하여 오른쪽 포트를 통해 저장된 데이타를 순차적으로 읽는 제어 메모리(600)와 클럭 수신부(100)로 부터 출력되는 8192KHz 클럭에 따라 제어 메모리(600)에서 읽혀진 데이타를 래치하고 음성 메모리부(107)로 출력하는 래치부(601)로 구성된다. 프로세서 정합부(105)로 부터 입력되는 10비트 어드레스신호(CWA1-CWA10)와 16비트 데이타 신호(MNT0 -MNT15), 즉, 제어 데이타는 제어 메모리(600)에서 수신되어 제어 메모리(600)의 왼쪽 포트의 해당 어드레스에 임의로 써진다. 어드레스 생성부(103)로 부터 출력되는 읽기 어드레스(CRA0-CRA9)는 제어 메모리(600)에서 수신되고, 이에 따라 제어 메모리(600)의 오른쪽 포트를 통해 순차적으로 읽혀진 제어 데이타(CA0-CA10)는 음성 메모리부(107)로 전달된다.

이와 같이 구성되는 제어 메모리부(104)의 동작을 제 10 도를 참조하여 설명한다.

AD0-ADl5는 프로세서 정합부(105)로 부터 수신된 10비트의 병렬 어드레스와 16비트의 병렬 데이타 신호이고 이들 신호가 어드레스인지 데이타인지를 구별해주는 신호는 AE,DE이며 프로세서 정합부(105)에서 구별된다. 또한 제어 메모리 (600)에 데이타를 쓰거나 읽을 때는 집선장치 프로세서가 집선 장치 회로팩을 선택하고 읽을 것인지 쓸것인지를 선택해야 하는데, 회로팩은 프로세서 정합부(105)로 부터 선택신호(SEL,SWR)를 수신하고 어드레스 생성부(103)에서 생성된 제어 메모리 인에이블 신호(CMR)과 동기를 맞춰 제어 메모리(600)에 데이터를 쓴다. 제어 메모리(600)에 쓰여진 데이타는 어드레스 생성부(103)에서 생성된 어드레스 신호(CRA0-CRA9)에 의해 122ns의 클럭 주기로 순차적으로 읽혀지게 되며 8192KHz 클럭(CP3)에 의해 래치부(601)에 래치되어 음성 메모리부(107)에서 읽기 어드레스로 사용되기 위해 음성 메모리부(107)로 전달된다. 프로세서 정합부(105)는 제11도에 도시한 바와 같이 소용량 전전자 교환기의 집선장치 프로세서로 부터 어드레스 및 데이타를 수신하여 제어 메모리부(104)로 출력하는 어드레스 및 데이타 수신부(700), 소용량 전전자 교환기의 집선장치 프로세서로 부터 제어신호를 수신하여 어드레스 생성부(103)로 출력하는 제어신호 수신부(701) 및 어드레스 생성부 (103)로 부터 입력된 래치 인에이블 클럭 신호에 동기를 맞춰 어드레스 및 데이타 수신부(700)로 부터 출력되는 데이타를 래치하고 제어 메모리부(104)로 출력하는 래치부(702)로 구성된다. 데이타 및 어드레스 수신부(700)는 소용량 전전자 교환기의 집선 장치 프로세서로 부터 어드레스 신호 및 데이타(AD0-ADl5)를 수신하고, 제어신호 수신부(701)는 집선 장치 프로세서로 부터 가입자 집선장치의 집선장치 회로팩 선택신호(SEL17), 읽기 신호(SRD), 쓰기신호(SWR), 시스템 클럭(SCLK)과 어드레스 및 데이타를 구별하는 신호(AE,DE)등 각종 제어신호를 수신하여 어드레스 생성부(103)로 전송한다. 래치부(702)는 어드레스 생성부(103)로 부터 입력된 래치 인에이블 클럭 신호(ADCLK)에 동기를 맞춰 래치부(702)에 래치한 다음 병렬 데이타(MNT0 - MNT15) 및 어드레스 신호(CWA0-CWA9)가 제어 메모리부(104)에 쓰여지도록 송신된다.

프로세서 정합부(105)의 동작을 제 12 도를 참조하여 설명한다.

SCLK은 집선 장치 프로세서에서 가입자 집선장치로 보내는 시스템 클럭이며, ADl5-AD0는 집선장치 프로세서로 부터 수신된 어드레스 및 데이타이다. SEL은 집선 장치 프로세서에서 임의의 집선장치 회로팩을 선택하기 위하여 출력하는 신호이며 이 SEL이 논리 레벨 '로우(Low)'로 되면 집선 장치는 어드레스 및 데이타(ADl5-AD0)가 실려 있음을 알리는 신호인 AE(Address Start)가 인에이블된후 T1의 하강 에지에서 어드레스를 래치한다. 그리고 데이타가 실려 있음을 알리는 신호인 DE가 인 에이블되고 집선장치 프로세서가 집선장치의 상태를 읽고 있음을 알리는 신호인 SRD신호가 인 에이블 된후 T2 의 하강 에지에서 집선장치의 상태 데이타를 집선장치 프로세서로 보낸다.

반대로 데이타가 실려 있음을 알리는 신호인 DE 가 인에이블 되고 집선장치 프로세서가 집선장치에 데이타를 쓰고 있음을 알리는 신호인 SWR신호가 인에이블된후 T2의 하강 에지에서 집선장치는 제어 데이타를 쓴다. 다중화부(106)는 제13도에 도시한 바와 같이 가입자 수용 장치로 부터 16개의 서브 하이웨이를 통해 입력되는 서브 하이웨이 데이타를 수신하는 라인 리시버(800), 타임 스위치 장치로부터 8개의 서브 하이웨이 포트를 통해 입력되는 서브 하이웨이 데이타를 수신하는 라인 리시버(801), 역다중화부(108)로 부터 7개의 서브 하이웨이 포트를 통해 입력되는 서브하이웨이 데이타를 수신하는 라인 리시버(802)와 클럭 수신부(100)로 부터 출력되는 8KHz 클럭와 8192KHz 클럭에 따라 라인 리시버(800,801,802)로 부터 출력되는 데이타와 상기 유지보수부(102)로 부터 1개의 서브 하이웨이를 통해 입력되는 데이타를 8192kbps인 8비트 병렬 데이타로 변환하는 다중화회로(803)로 구성된다.

이와 같이 구성된 다중화부(106)의 동작을 제 14 도를 참조하여 설명한다.

가입자 수용장치로 부터 16개의 서브 하이웨이로 입력되는 서브 하이웨이 데이타는 라인 리시버(800)에서 수신되고, 타임 스위치 장치로 부터 8개의 서브 하이웨이로 입력되는 서브 하이웨이 데이타는 라인 리시버(801)에서 수신되며, 자체 루프백 시험을 할 수 있도록 역다중화부로 부터 7개의 서브 하이웨이로 입력되는 서브 하이웨이 데이타는 라인 리시버(802)에서 수신된다. 또한 유지보수부로 부터 1개의 서브 하이웨이로 입력되는 서브 하이웨이 데이타는 다중화회로(803)로 입력된다. 이와 같이 총 32개의 서브 하이웨이로 부터 라인 리시버(800,801,802)를 통해 입력되는 2048kbps의 직렬 8비트 데이타(1채널, 64kbps)(M3l-M0)는 클럭 수신부(100)로 부터 출력되는 8KHz 프레임 펄스신호(FP3)와 8192KHz클럭 신호(CP3)에 따라 다중화 회로 (803)에 의해 동기가 맞춰져 8192kbps의 8비트의 병렬 데이타로 변환되어 다중화 회로(803)의 내부 래치 클럭이 인에이블되었을 때 래치된 다음 포트 내부 출력 인에이블 신호(/OE)가 액티브 되었을때 다중화 회로(803)의 출력단을 거쳐 음성 메모리부(107)로 송신된다. 여기서 다중화 회로(803)내부의 래치 클럭 신호는 모든 서브 하이웨이에 대해서 각 채널 마다 인에이블된다.

음성 메모리부(107)는 제 15 도에 도시한 바와 같이 어드레스 생성부(103)로 부터 출력되는 쓰기 어드레스를 수신하여 왼쪽 포트를 통해 해당 어드레스에 순차적으로 쓰고 제어 메모리(104)로 부터 출력되는 제어 데이타에 따라 저장된 8비트의 가입자 전화 채널 데이터를 읽는 음성 메모리(900) 및 클럭 수신부(100)로 부터 출력되는 클럭에 따라 음성 메모리(900)에서 읽혀진 데이타를 역다중화부(108)로 출력하는 래치부(901)로 구성된다.

이와 같이 구성된 음성 메모리부(107)의 동작을 제 16 도를 참조하여 상세히 설명한다.

음성 메모리(900)는 어드레스 생성부(103)에서 제수기의 분주회로를 통해 생성된 순차적인 어드레스(SWA0-SWA9)를 수신하고 다중화부(106)에서 8192kbgs 속도로 8비트의 병렬 데이타로 다중화된 가입자 전화 채널 데이타를 수신하여, 음성 메모리(900)의 왼쪽 포트의 해당 어드레스에 순차적으로 기록한다. 또한, 제어 메모리부(104)에서 수신한 제어 메모리 데이타값에 해당하는 어드레스(CA0-CA9)를 억세스하여 8비트의 가입자 전화 채널 데이타를 읽어 래치부(901)에 저장한다. 래치(901)에 저장된 데이타는 속도에 동기를 맞춰 역다중화부(108)로 전송된다. 음성 메모리(900)의 읽기 및 쓰기시의 메모리 억세스 타임 마진을 위해 한 프레임 동안은 0-1023번지에 쓰며 동시에 1024-2047 번지에서는 그전 프레임 데이타를 읽어내고, 다음 프레임 에서는 1024-2047번지는 쓰고 동시에 0-1023 번지에서는 그전 프레임 데이타를 읽어 내므로 메모리 충돌현상을 방지한다.

역다중화부(108)는 제 17도에 도시한 바와 같이 음성 메모리부(107)로 부터 출력되는 8192Kbps의 8비트 병렬 데이타를 클럭 생성부(101)로 부터 출력되는 8KHz 클럭과 8192KHz 클럭에 따라 2048 Kbps 직렬 8비트 데이타로 역다중화하는 역다중화회로(1000), 이 역다중화회로(1000)의 출력 포트중 16개의 출력포트로 부터 출력되는 데이타를 16개의 서브 하이웨이를 통해 가입자 수용장치로 출력하는 라인 드라이버(1001), 역다중화회로(1000)의 출력 포트중 8개의 출력포트로 부터 출력되는 데이타를 8개의 서브 하이웨이를 통해 타임 스위치 장치로 출력하는 라인 드라이버(1002), 및 역다중화회로(1000) 의 출력 포트중 7개의 출력포트로 부터 출력되는 데이타를 7개의 서브 하이웨이를 통해 상기 역다중화부(108)로 출력하는 라인 드라이버 (1003)로 구성된다.

이와 같이 구성되는 역다중화부(108)를 제 18도를 참조하여 상세히 설명한다.

역다중화회로(1000)는 음성 메모리부(107)의 래치를 통해 8192kbps 8비트(PCM 8비트) 병렬 데이타를 수신하고 클럭수신부(100)로 부터 8KHz의 프레임 펄스신호와 8192KHz의 클럭신호를 수신한다. 음성 메모리부(107)의 래치부에서 출력된 8비트 병렬 데이타는 내부 래치 클럭이 인에이블되었을때 역다중화회로(1000)의 각 출력 서브 하이웨이 포트(D3l-D0)로 래치된 다음 8KHz 의 프레임 펄스신호와 8192KHz의 클럭 신호에 동기를 맞춰 2048kbps의 직렬 8비트 데이타로 역다중화되어 병렬 로드신호가 인에이블되었을때 32개의 각각의 출력 포트의 라인 드라이버(1001,1002,1003)를 통해 출력된다. 이 32개의 출력 포트는 가입자 수용 장치로 출력되는 16개의 서브 하이웨이, 타임 스위치 장치로 출력되는 8개의 서브 하이웨이, 유지보수부(102)로 출력되는 1개의 서브 하이웨이 및 자체 루프백 시험을 할 수 있도록 역다중화부(106)로 출력되는 7개의 서브하이웨이이다.

이와 같이 구성되어 동작하는 본 발명은 4 : 1 집선기능을 수행하는 타임 스위치 단으로 가입자 집선장치당 일반 전화 채널 가입자 512회선을 수용하는 효과가 있다.

Claims

타임 스위치 장치로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 수신하는 클럭 수신부와, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 프레임 동기신호와 2048KHz 클럭을 생성하는 내부 클럭 생성부와, 집선장치 프로세서와 L-버스를 통하여 메세지를 교환하는 프로세서 정합부와, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 이용하여 타임 스위치 장치로 부터 32개의 타임 슬롯으로 이루어진 32개의 입력 서브하이웨이로 부터 2048kbps의 직렬 8비트 데이타를 수신하여 8192kbps의 병렬 데이타로 다중화하는 다중화부와, 상기 다중화부로 부터 출력되는 다중화된 가입자 전화 채널 데이타를 저장하는 음성 메모리부와, 상기 음성 메모리부에 저장되어 출력되는 8비트 병렬 데이타를 2048kbps의 직렬 8비트 데이타로 역다중화하여 상기 프로세서 정합부 및 출력 서브 하이웨이를 통해 주변장치로 송출하는 역다중화부와, 상기 내부 클럭 생성부로 부터 출력되는 프레임 동기신호와 2048KHz 클럭을 이용하여 상기 프로세서 정압부로 부터 입력되는 8비트 병렬 데이타를 직렬 데이타로 변환하고 상기 역다중화부로 부터 출력되는 직렬 데이타를 8비트 병렬 데이타로 변환하여 프로세서 정합부로 전송하여 통화로를 시험하는 유지보수부와, 상기 음성 메모리에 다중 쓰기(Multi-Write)된 가입자 전화 채널 데이타를 타임 슬롯간에 교환하는 것을 제어하기 위한 제어 메모리부와, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 이용하여 음성 메모리에 데이타를 쓰기 위한 쓰기 어드레스와 제어 메모리의 데이타를 읽기 위한 읽기 어드레스를 생성하는 어드레스 생성부를 포함하는 소용량 전전자 교환기의 가입자 집선 장치.
제 1 항에 있어서, 상기 클럭 수신부가 상기 타임 스위치 장치로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 수신하여 TTL 레벨의 신호로 변환하는 TTL 클럭 변환부로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 1 항에 있어서, 상기 내부 클럭 생성부는, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 8KHz 프레임 동기용 클럭과 2048KHz 클럭과 4096KHz 클럭을 발생하는 클럭 분주부와, 상기 클럭 분주부로 부터 출력되는 8KHz프레임 동기용 클럭과 2048KHz 클럭과 4096KHz 클럭을 입력 받아 동기를 맞추어 2MHz 클럭과 8KHz 프레임 동기 신호를 출력하는 래치부로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 3 항에 있어서, 상기 래치부는 두개의 플립 플롭으로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 1 항에 있어서, 상기 유지 보수부(102)는, 상기 내부 클럭 생성부로 부터 출력되는 내부 동기용 클럭과 프레임 동기 신호를 이용하여 제어신호를 생성하는 제어신호 생성부와, 상기 프로세서 정합부로 부터 출럭되는 8비트 데이타를 상기 어드레스 생성부로 부터 출력되는 신호에 맞춰 저장하는 제 1 래치부와, 상기 제 1 래치부에 저장된 데이타를 상기 제어신호 생성부로 부터 출력되는 제어신호에 동기를 맞춰 출력하는 제 1 PISO(Parallel In Serial Out)와, 상기 역다중화부로 부터 출력되는 직렬 데이타를 상기 내부 클럭 생성부로 부터 출력되는 2048KHz 클럭에 동기를 맞춰 병렬 데이타로 변환하여 출력하는 SIPO(Serial In Parallel Out)와, 상기 SIPO로 부터 출력되는 데이타를 상기 제어신호 생성부로 부터 출력되는 제어신호에 따라 상기 어드레스 생성부로 부터 출력되는 신호에 맞춰 상기 프로세서 정합부로 출력하는 제 2 래치부로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 1항에 있어서, 상기 어드레스 생성부는, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 쓰기 어드레스를 생성하여 음성 메모리부로 출력하는 제 1 분주회로부와, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭과 8192KHz 클럭을 분주하여 읽기 어드레스를 생성하여 제어 메모리부로 출력하는 제 2 분주회로부와, 상기 제 2분주회로부로 부터 출력되는 읽기 어드레스 중에서 일부의 읽기 어드레스 신호를 조합하여 프레임 동기용 클럭을 만들어 상기 내부 클럭 생성부로 출력하는 제 1 디코더부와, 상기 프로세서 정합부로 부터 출력되는 쓰기 신호 읽기신호 및 클럭 신호를 수신하여 디코딩하고 상기 유지 보수부로 제어신호를 전송하는 제 2 디코더부로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 1 항에 있어서, 상기 제어 메모리부는, 상기 프로세서 정합부로 부터 출력되는 10비트 어드레스 신호와 16비트 데이타 신호를 수신하여 왼쪽 포트를 통해 해당 어드레스에 제어 데이타를 쓰고 상기 어드레스 생성부로 부터 출력되는 읽기 어드레스를 수신하여 오른쪽 포트를 통해 저장된 데이타를 순차적으로 읽는 제어 메모리와, 상기 클럭 수신부로 부터 출력되는 8192KHz 클럭에 따라 상기 제어 메모리에서 읽혀진 데이타를 래치하고 상기 음성 메모리부로 출력하는 래치부로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 1 항에 있어서, 상기 프로세서 정합부는, 상기 소용량 전전자 교환기의 집선장치 프로세서로 부터 어드레스 및 데이타를 수신하여 제어 메모리부로 출력하는 어드레스 및 데이타 수신부와, 상기 소용량 전전자 교환기의 집선장치 프로세서로 부터 제어신호를 수신하여 상기 어드레스 생성부로 출력하는 제어신호 수신부와, 상기 어드레스 생성부로 부터 입력된 래치 인에이블 클럭신호에 동기를 맞춰 상기 어드레스 및 데이타 수신부로 부터 출력되는 데이타를 래치하고 상기 제어 메모리부로 출력하는 래치부로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 1 항에 있어서, 상기 다중화부는, 가입자 수용장치로 부터 16개의 서브 하이웨이를 통해 입력되는 서브 하이웨이 데이타를 수신하는 제 1 라인 리시버와, 타임 스위치 장치로 부터 8개의 서브 하이웨이 포트를 통해 입력되는 서브 하이웨이 데이타를 수신하는 제2 라인 리시버(801), 상기 역다중화부로 부터 7개의 서브 하이웨이 포트를 통해 입력되는 서브 하이웨이 데이타를 수신하는 제 3 라인 리시버와, 상기 클럭 수신부로 부터 출력되는 8KHz 클럭와 8192KHz 클럭에 따라 상기 제 1, 제 2 및 제 3 라인 리시버로 부터 출력되는 데이타와 상기 유지보수부로 부터 1개의 서브 하이웨이를 통해 입력되는 데이타를 8192Kbps인 8비트 병렬 데이타로 변환하는 다중화 회로로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 1 항에 있어서, 상기 음성 메모리부는, 상기 어드레스 생성부로 부터 출력되는 쓰기 어드레스를 수신하여 왼쪽 포트를 통해 해당 어드레스에 순차적으로 쓰고 상기 제어 메모리로 부터 출력되는 제어 데이타에 따라 저장된 8비트의 가입자 전화 채널 데이타를 읽는 음성 메모리와, 상기 클럭 수신부로 부터 출력되는 클럭에 따라 상기 음성 메모리에서 읽혀진 데이타를 상기 역다중화부로 출력하는 래치부로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.
제 1 항에 있어서, 상기 역다중화부는, 상기 음성 메모리부로 부터 출력되는 8192kbps의 8비트 병렬 데이타를 상기 클럭 생성부로 부터 출력되는 8KHz 클럭과 8192KHz 클럭에 따라 2048Kbps 직렬 8비트 데이타로 역다중화하는 역다중화 회로와, 상기 역다중화회로의 출력 포트중 16개의 출력포트로 부터 출력되는 데이타를 16개의 서브하이웨이를 통해 가입자 수용장치로 출력하는 제 1 라인 드라이버와, 상기 역다중화회로의 출력 포트중 8개의 출력포트로 부터 출력되는 데이타를 8개의 서브 하이웨이를 통해 타임 스위치 장치로 출력하는 제 2 라인 드라이버와, 상기 역다중화회로의 출력 포트중 7개의 출력포트로 부터 출력되는 데이타를 1개의 서브하이웨이를 통해 상기 역다중화부로 출력하는 제3라인 드라이버로 구성되는 것을 특징으로 하는 소용량 전전자 교환기의 가입자 집선장치.