JP3397144B2 - パケット処理装置とパケット処理方法とパケット交換機 - Google Patents

パケット処理装置とパケット処理方法とパケット交換機

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パケット処理に関
し、レイヤ２やレイヤ３等を扱うパケット処理方法及び
パケット処理装置とそれを含むパケット交換機に関す
る。
【０００２】
【従来の技術】通信ネットワークは、有線及び無線共
に、各種の通信形態を選択でき、各種の通信形態の各々
を用いて、電話、データ通信、ファクシミリ、画像通信
などの様々なサービスを提供できるようになっている。
また近年、同一のインターフェースに同時に複数の端末
を収容したり、インターフェースを共有化して多数のサ
ービスを提供するという目的で、ＩＴＵ（Internationa
l Telecommunication Union：国際電気通信連合）やＩ
ＳＯ（International Organization for Standardizati
on：国際標準化機構）という国際機関が中心となって標
準化が進められて、ＯＳＩ（Open System Interconnect
ion：開放型システム間相互接続）参照モデルが推奨さ
れている。
【０００３】このＯＳＩ参照モデルには、１つの通信に
おいて複数存在するプロトコルをレイヤというカテゴリ
ーで、７レイヤからなり、レイヤ１の物理層では物理回
線を設定、維持、解除するための電気的・機械的条件お
よび手順を管理し、ビット列の伝送を保証し、レイヤ２
のデータリンク層では通信回線で結ばれたノード間にデ
ータリンクを設定し、伝送路上に発生するビット誤りを
訂正し、レイヤ３のネットワーク層では通信網を介して
ルーティングを行い、相手システムと結びコネクション
を提供し、レイヤ４のトランスポート層では上位層に対
して通信網の品質に依存しないサービスを提供するため
エンドツーエンドのトランスポートコネクションを設定
し、トランスペアレントなデータ転送を行い、レイヤ５
のセッション層では通信し合うアプリケーションプロセ
ス間にセッションというコネクションを張り、全二重や
半二重という通信モードの管理、及びプロセス間の通信
に必要な同期、再同期を管理し、レイヤ６のプレゼンテ
ーション層ではプロセス間で採受されるデータ構造の管
理等のデータの形式制御を行い、最上位のレイヤ７のア
プリケーション層では業務目的に応じたユーザ用並びに
管理用のアプリケーションプロトコルが実行される。現
在では、様々なプロトコルがこの各レイヤに基づいて構
成され、交換機同士、交換機と端末同士、コンピュータ
同士の通信も、この７レイヤに沿って実現されている。
【０００４】ここで、例えばコンピュータ同士が通信す
ることをシステム間通信といい、コンピュータ上で稼動
するプロセス同士が通信することをプロセス通信とい
い、レイヤ１からレイヤ３までがシステム間通信のプロ
トコルとなっている。ここで、具体的に説明すれば、レ
イヤ１はデータや音声、画像の各メディアを電気信号に
変換して実際の伝送を行い、レイヤ２は端末、交換機、
ノード等間で信頼性の高い伝送を保証し、確実に実行す
るデータリンク層であり、レイヤ３は複数のネットワー
クにまたがって各端末、交換機、ノード等間のメディア
転送やメディアの中継機能を実現するネットワーク層を
いう。
【０００５】例えば、デジタル式の交換機においては、
回線交換方式とパケット交換方式とがあり、加入者端末
が接続されている加入者線に対して中継・交換する加入
者線交換機と、この加入者線交換機に対して伝送路を介
して中継・交換する中継交換機との種類があり、レイヤ
４〜レイヤ７の高機能レイヤは単に中継・交換するため
には特に有する必要がなく、いずれの交換機において
も、物理層のレイヤ１とレイヤ２とレイヤ３との伝達レ
イヤ構造を有し、コンピュータのプログラムで蓄積プロ
グラム制御として制御する場合、コンピュータが回線中
空いている回線を検索してスイッチ交換の部分に高速に
動作する半導体ＬＳＩ等のメモリを用いて、タイミング
を見て転送データを更新しつつデータメモリから読み出
して必要な回線にデータ信号を送る役割を持っている。
【０００６】ここで、あるパケット交換機において、レ
イヤ２処理部とレイヤ３処理部の間での受信／送信パケ
ットの受け渡しについて説明する。従来、レイヤ２処理
部とレイヤ３処理部の間での受信／送信パケットの受け
渡しは、（Ａ）レイヤ２処理ハードウェア配下のパケッ
トメモリに格納したパケットに対してメモリバスを介し
てレイヤ３処理部がリード／ライトアクセスを行うか、
もしくは、（Ｂ）ＤＭＡ（Direct Memory Access）回路
を内臓したレイヤ２処理部が格納したある制御バス上に
構成されたパケットメモリに対し、メモリバスを介して
レイヤ３処理部が送受信パケットのリード／ライトアク
セスを行う、かのいずれかの方式にて行っていた。
【０００７】このパケット交換機の伝達レイヤ機能につ
いて、特開平７−１４３１３３号公報に開示されてい
る。本公報によれば、従来のレイヤ構造に基づいたシス
テムにおいて、レイヤ１（ＡＴＭ）、レイヤ２、レイヤ
３の３層のプロトコル処理を行う際、システム全体で要
するメモリ量を削減し、システム全体での処理能力を軽
減する目的で、レイヤ１プロトコル処理装置と回線との
間で入出力され、ユーザデータ及び各レイヤのプロトコ
ル処理に用いられるヘッダ情報等のデータを格納する共
用メモリと、を有し、各レイヤプロトコル処理装置のそ
れぞれは、前記共用メモリにアクセス可能に構成され、
レイヤ１〜レイヤ２間で行われるフレーム転送や、レイ
ヤ２〜レイヤ３間で行われるパケット転送においては共
用メモリに格納されたデータを直接転送することなく、
格納された共用メモリ上の先頭及び末尾アドレス値によ
り、間接的にデータの転送を行うことを特徴としてい
る。即ち、上記伝達レイヤ各々は、バス構成とされて、
共通メモリにアクセスでき、必要なときにバスを介し
て、メモリから読み出すことができるので、大幅なメモ
リの削減と、処理能力の向上を実現している。
【０００８】
【発明が解決しようとする課題】しかしながら、上記
（Ａ）及び（Ｂ）のいずれの方式においても、レイヤ２
の処理部と、レイヤ３の処理部から同一のメモリバスに
対しアクセスを行うため、互いの処理が干渉することが
避けられず、たとえバス競合調停制御部を有したとして
も、処理能力を低下させる要因となってしまう。とくに
レイヤ２がＡＴＭであった場合、複雑なセルの分解・組
立処理等があるため、レイヤ３とのメモリアクセス競合
による処理遅延はより深刻となる。
【０００９】また、上記（Ｂ）の方式において、バス競
合調停制御部を具備しない代わりに、レイヤ２処理で伝
送されてきたフレームやパケットをそっくり格納するた
めの大きな容量のパケットメモリが必要となり、高価な
デュアルポートメモリとした場合、製品コストを増大さ
せる結果となる。
【００１０】また、レイヤ３の処理に必要な部分は、ほ
とんどのケースにおいてパケットヘッダ情報処理のみで
あるため、特にパケット転送処理を考慮にいれた場合、
ユーザデータはレイヤ２処理部配下のメモリにストア
し、ヘッダ情報のみをレイヤ３処理部に渡す方式が好都
合である。このときレイヤ３処理部がレイヤ２処理部と
同一バスに接続された場合、メモリアクセスによって互
いの処理が競合・干渉してしまうことにより処理能力が
低下してしまうことになる。
【００１１】以上から、本発明は、パケット処理装置に
おいて、省メモリ化を行うと同時に、異レイヤ処理間で
共用メモリへのアクセスの競合のない円滑なパイプライ
ン処理を実現することを課題とする。またさらに、高速
なパケット転送をおこないつつ、様々なパケットフォー
マット変換を可能とすることを課題とする。
【００１２】
【課題を解決するための手段】本発明では、レイヤ２と
レイヤ３の間に、パケット格納用メモリ（パケットメモ
リ）とは別に、共用メモリとしてのデュアルポートメモ
リを配備することで、レイヤ２とレイヤ３のメモリアク
セスの競合、調停回路を皆無とした。また、レイヤ２受
信処理部はレイヤ３処理に必要な情報のみを共用メモリ
に複写し、受信パケットデータ自体は配下に位置するパ
ケットメモリにストアするため、共用メモリは高速・小
容量のものとできる。
【００１３】また、本発明は、複数のレイヤを構成して
パケットデータを交換するパケット処理装置において、
前記パケット全体を格納するパケットメモリと、下位レ
イヤ処理部と上位レイヤ処理部の双方が同一メモリ空間
にアクセス可能で、前記双方の処理に用いる前記パケッ
トデータ中の各パケットの一部を格納するマルチポート
の共用メモリとを有することを特徴とする。
【００１４】また、本発明は、複数のレイヤを構成して
パケットデータを交換するパケット処理装置において、
前記パケット全体を格納するパケットメモリと、データ
リンク層のレイヤ２処理部とネットワーク層のレイヤ３
処理部の双方が同一メモリ空間にアクセス可能で、前記
双方の処理に用いる前記パケットデータ中の各パケット
の一部を格納するマルチポートの共用メモリとを有する
ことを特徴とする。
【００１５】また、上記パケット処理装置において、前
記パケット全体を格納するパケットメモリと共に、前記
レイヤ３以上の上位レイヤとの前記共用メモリへ前記上
位レイヤ処理に必要なフィールドのみを格納可能な前記
レイヤ２受信処理部を有することを特徴とする。
【００１６】また、上記パケット処理装置において、２
つ以上の異なる前記パケットメモリと前記共用メモリ上
のデータを組み合わせて前記パケットを構成し、前記パ
ケットの送信が可能なレイヤ２送信処理部を有すること
を特徴とする。
【００１７】また、本発明は、複数のレイヤを構成して
パケットデータを交換するパケット処理方法において、
前記パケット全体をパケットメモリに格納し、前記複数
のレイヤ中下位レイヤ処理部と上位レイヤ処理部の双方
が共用するマルチポートの共用メモリの同一メモリ空間
にアクセス可能で、前記双方の処理に用いる前記パケッ
トデータ中の各パケットの一部を前記共用メモリに格納
することを特徴とする。
【００１８】また、本発明は、複数のレイヤを構成して
パケットデータを交換するパケット処理方法において、
前記パケット全体をパケットメモリに格納し、複数のレ
イヤ中データリンク層のレイヤ２処理部とネットワーク
層のレイヤ３処理部の双方が共用するマルチポートの共
用メモリの同一メモリ空間にアクセス可能で、前記双方
の処理に用いる前記パケットデータ中の各パケットの一
部を格納することを特徴とする。
【００１９】また、本発明は、複数のレイヤを構成して
パケットデータを処理交換するパケット交換機におい
て、前記パケットデータの全体を格納するパケットメモ
リと、前記複数のレイヤ中上位レイヤ処理部と下位レイ
ヤ処理部の双方が同一メモリ空間にアクセス可能で、前
記双方の処理に用いる前記パケットデータ中の各パケッ
トの一部を格納するマルチポートの共用メモリとを有す
ることを特徴とする。
【００２０】また、本発明は、複数のレイヤを構成して
パケットデータを処理交換するパケット交換機におい
て、前記パケットデータの全体を格納するパケットメモ
リと、前記複数のレイヤ中データリンク層のレイヤ２処
理部とネットワーク層のレイヤ３処理部の双方が同一メ
モリ空間にアクセス可能で、前記双方の処理に用いる前
記パケットデータ中の各パケットの一部を格納するマル
チポートの共用メモリを有することを特徴とする。
【００２１】また、本発明は、複数のレイヤを構成して
パケットデータを処理交換するパケット交換機におい
て、受信パケットを受信して当該受信パケットをパケッ
トメモリに格納し、前記受信パケットのヘッダ部を共用
メモリに格納するレイヤ２受信処理部と、前記ヘッダ部
を受領してネットワーク処理を実行し、前記共用メモリ
に必要に応じて更新したヘッダ部を同一アドレス部に格
納するレイヤ３処理部と、前記レイヤ３処理部から通知
された前記共用メモリ内の前記更新したヘッダ部と前記
パケットメモリ内のパケット情報とを組み合わせて送信
パケットとするレイヤ２送信処理部とを備えたことを特
徴とする。
【００２２】また、上記パケット交換機において、前記
レイヤ２送信処理部は、前記レイヤ３処理部が更新した
共用メモリ上のデータと、前記レイヤ２受信処理部が前
記パケットメモリにストアしたパケットデータを組み合
わせて送信し、且つレイヤ１への転送の際のパケットフ
ォーマット変換を実行し、前記レイヤ３をＩＰ（インタ
ーネットプロトコル）とした場合、ＩＰｖ４（バージョ
ン４）パケットとＩＰｖ６（バージョン６）パケットの
相互変換（ヘッダ変換）を処理することを特徴とする。
また、上記パケット交換機において、前記レイヤ２送信
処理部は、前記レイヤ３処理部が更新した共用メモリ上
のデータと、前記レイヤ２受信処理部が前記パケットメ
モリにストアしたパケットデータとを組み合わせて送信
し、前記レイヤ３をＩＰ（インターネットプロトコル）
とした場合、ＩＰｖ４パケットのＩＰｖ６のトンネリン
グ（ＩＰｖ４パケットへのＩＰｖ６ヘッダの追加や削
除）又は、 前記ＩＰｖ６パケットの前記ＩＰｖ４のト
ンネリング（前記ＩＰｖ６パケットへの前記ＩＰｖ４ヘ
ッダの追加や削除）又は、前記ＩＰｖ４パケットの前記
ＩＰｖ４のトンネリング（前記ＩＰｖ４パケットへの前
記ＩＰｖ４ヘッダの追加や削除）を処理することを特徴
とする。
【００２３】上記本発明において、レイヤ２送信処理部
は、レイヤ３処理部が更新した共用メモリ上のデータ
と、レイヤ２の受信処理部が、配下のパケットメモリに
ストアしたパケットデータを自由に組み合わせて送信で
きるため、転送の際のパケットフォーマット変換（パケ
ットヘッダの更新・変換・削除・追加）が自在となる。
【００２４】また、上記本発明において、パケットフォ
ーマット変換が必要な例として、特にレイヤ３をＩＰと
した場合、ＩＰｖ４パケットとＩＰｖ６パケットの相互
変換（ヘッダ変換）、ＩＰｖ４パケットのＩＰｖ６トン
ネリング（ＩＰｖ４パケットへのＩＰｖ６ヘッダの追加
や削除）等が容易に処理できることになる。
【００２５】
【発明の実施の形態】本発明による実施形態について、
図面を参照しつつ詳細に説明する。
【００２６】［第１の実施形態］ （本実施形態の構成）図１に本実施形態に用いるパケッ
ト交換機１１について説明する。複数の伝送路Ａ１２か
らのパケットデータは、本パケット交換機１１によりル
ーティング処理、シグナリング処理等のネットワーク処
理を施されて、伝送路Ｂ１３へ送出される。レイヤ１処
理１０では物理層の伝送路を選択して正確に伝送する処
理を行い、レイヤ２受信処理部４では伝送されてきた受
信パケットをパケットメモリ２に格納すると共に、受信
パケット中の必要なヘッダ部を共用メモリ３に格納し
て、処理をレイヤ３処理部５に移行し、レイヤ３処理部
５でレイヤ３の処理を施し、更新されるヘッダ部があれ
ば、そのデータを共用メモリ３に更新格納する。レイヤ
２送信処理部６ではパケットメモリ２に格納されたヘッ
ダ部とユーザ情報部とのうち必要があればヘッダ部を削
除し、更新されるヘッダ部とを組み合わせて送信し、レ
イヤ１処理部１０を経て伝送路Ｂ１３に送出される。以
上の概略的構成及び動作によって、本実施形態につい
て、以下詳細に説明する。
【００２７】図２に本実施形態のパケット交換機におけ
るパケット処理装置のブロック構成図を示す。図におい
て、１は下位レイヤから伝送されてきたデータパケット
を処理するためのメモリのうちのレイヤ２処理制御用メ
モリ領域であり、２はパケットデータ自体を格納するた
めのパケットメモリ領域のである。また、３はレイヤ２
とレイヤ３との共用メモリであり、４は下位レイヤであ
るレイヤ１からのデータの受信処理を行うレイヤ２の受
信処理部、５はヘッダ部からルーティング処理等を行う
レイヤ３処理部であり、６は下位レイヤのレイヤ１への
データの送信処理を行うレイヤ２の送信処理部であり、
７はレイヤ２〜レイヤ３処理部の制御処理を行い、ま
た、レイヤ３以上の上位レイヤによるプロトコル処理を
実行可能な所定のプログラムに従って処理するプロセッ
サである。
【００２８】図２に示すように、本パケット処理装置に
ついて、更に具体的に説明すれば、送受信パケットのレ
イヤ２処理情報等を管理・格納するレイヤ２処理用メモ
リ１と、送受信パケットを格納する大容量パケットメモ
リ２と、レイヤ２処理部とレイヤ３処理部が独立にアク
セスが可能な高速・小容量なデュアルポートの共用メモ
リ３と、受信パケットに対しパケットヘッダや受信コネ
クション等レイヤ３処理部に必要十分な情報のみを共用
メモリに複写する機能をもつレイヤ２受信処理部４と、
レイヤ３以上の処理が可能でパケット転送の際は受信パ
ケットとの差分情報をレイヤ２処理部に通知し、送信処
理を指示・起動できるレイヤ３処理部５と、パケット転
送処理において共用メモリ上のデータ（新パケットヘッ
ダ）とパケットメモリにストアした受信パケットデータ
を組み合わせて送信パケットを編集・構成可能なレイヤ
２送信処理部６と、レイヤ３処理部よりも複雑な処理、
より上位の処理が可能なプロセッサ７とにより構成され
る。
【００２９】なお、伝送されてきたパケットデータを上
記パケットメモリと共用メモリへ格納する場合の振り分
けを図３のＡＴＭ（Asynchronous Transfer Mode：非同
期転送モード）を参考として説明する。図３において、
ＡＴＭレイヤでは物理レイヤ処理を介してヘッダー部ａ
の５バイトと、データ部ｄの４８バイトの計５３バイト
を１セルとするＡＴＭセルａ１＋ｄ１，ａ１＋ｄ２，…
が連続して伝送されてくる。
【００３０】次に、ユーザ情報をＡＴＭセルに分解した
り、セルから元のユーザ情報に組み立てる役目を行うＡ
ＡＬ（ATM Adaptation Layer）５では、ＯＳＩ参照モデ
ルではレイヤ２に相当する役目を有し、ＳＡＲ（Segmen
tation and Reassembly）サブレイヤと、ＣＰＣＳ（Com
mon Part Convergence Sublayer）と、ＳＳＣＳ（Servi
ce Specific Convergence Sublayer）とから構成され、
ＣＰＣＳ−ＰＤＵ（Protocol Data Unit）では図３
（ｂ）に示すように、エラー検出用等の最後尾のトレー
ラ等とから構成され、次に、図３（ｃ）に示すように、
レイヤ３ではパケットヘッダ部３とパケットデータとか
らなるデータ構造に変換され、本実施形態では、このレ
イヤ３に示すデータ構造が図２に示すパケットメモリ２
に格納される。次に、レイヤ４ではパケットデータ内の
ヘッダ部４とユーザ情報とからなるデータに対して処理
され、上位階層では更に、ユーザ情報内のヘッダ部と残
りのユーザ情報とから構成されるデータ構造で順次処理
されて行く。本実施形態では、レイヤ３のヘッダ部３と
ユーザ情報とがパケットメモリ２に格納され、レイヤ３
のヘッダ部３と必要であればレイヤ４のヘッダ４が共用
メモリ３に格納される。
【００３１】次に、イーサネットプロトコルによるデー
タ構造について説明する。図４において、イーサネット
（Ethernet）フレームとして、ヘッダ部２は、同期を取
るためのプリアンブル部ｐ８バイトと、宛先アドレス部
ｒ６バイトと、送信元アドレス部ｓ６バイトと、フレー
ムタイプ部ｔ２バイトの計２２バイトからなり、更に、
可変長のデータ部と、フレームチェック系列（ＦＣＳ：
Frame Check Sequence）の４バイトとから構成される。
図４（ｂ）に示すように、レイヤ３のＩＰパケットで
は、ＩＰヘッダとユーザ情報のデータ構造を有し、上位
階層では、ヘッダ部４とユーザ情報のデータ構造でレイ
ヤ処理される。また、図４（ｂ）に示すように、図２の
パケットメモリ２にはＩＰヘッダ部のヘッダ部３とユー
ザ情報とが格納され、共用メモリ３へはヘッダ部２とヘ
ッダ部３とが格納される。
【００３２】本実施形態では、データ構造に関し、ＡＴ
Ｍネットワーク、イーサネットネットワーク、その他デ
ータ系ネットワークにも適用できるもので、また他のネ
ットワークとの混合の場合にも適用できる。
【００３３】（本実施形態の動作）図２によれば、レイ
ヤ２受信処理部４は、レイヤ１からパケット受信時、動
作開始として、レイヤ２処理用メモリ１の空パケットバ
ッファ管理フィールドから、空のパケットバッファの先
頭アドレスを確保する。確保した先頭アドレスで示され
るパケットバッファに受信したパケットデータをライト
しながら、レイヤ３プロトコル処理に必要なフィールド
（パケットヘッダ）のみを、共用メモリ３に複写する。
【００３４】レイヤ２受信処理部４で処理が終了する
と、レイヤ３処理部５では、レイヤ２受信処理部４から
通知された共用メモリ３のアドレスに基いて、レイヤ３
の処理を実行し、例えば共用メモリ３から読み出したヘ
ッダ部３から予め通知されている通信網の内容を検索し
て最適なルーティング処理を行い、宛先の相手システム
と結ぶコネクションを提供し、ヘッダ部の更新を提供す
る。また、上位階層での処理が必要な場合は、ユーザ情
報を上位階層に転送する。上位階層の処理が終了すれ
ば、レイヤ３に処理移行され、先のユーザ情報に必要な
ヘッダ部を変更して、レイヤ２に転送される。
【００３５】例えば、ＴＣＰ／ＩＰ（Transmission Con
trol Protocol/Internet protocol）によれば、ネット
ワーク層のレイヤ３の機能としてデータグラム方式のＩ
Ｐプロトコルにより、トランスポート層のレイヤ４の機
能をコネクション型のＴＣＰプロトコルによる双方向通
信を保証する。なお、ＬＡＮ（Local Area Network）で
は、ＴＣＰ／ＩＰの下位レイヤとしてイーサネットやＦ
ＤＤＩ（100Mビット/sのリング型ＬＡＮ）等が利用され
る。
【００３６】本実施形態では、レイヤ２処理部８とレイ
ヤ３処理部５の間でメモリバスアクセス競合を無くすた
め、共用メモリ３はデュアルポートメモリとする。
【００３７】ここで、デュアルポートメモリは、互いに
独立な第１のポートのデータバスとアドレスバスと、第
２のポートのデータバスとアドレスバスと、アドレスバ
スによりメモリセルとデータバスとの接続を制御する制
御回路から構成される。本実施形態では、同一アドレス
を同時にアクセスすることがなく、実質的に競合するこ
とがないので、パイプラインの動作をしても、競合を回
避するアービタ回路は不要となる。
【００３８】図５は、一連のパケット転送処理の概略を
示すものである。図５によれば、レイヤ２受信処理部４
は、受信パケット長ｓ、パケットヘッダ長ｔの受信パケ
ットを受信し、パケットメモリ２にそっくりその受信パ
ケットを格納するとともに受信パケットヘッダを共用メ
モリへ複写する。
【００３９】次に、レイヤ３処理部５は、共用メモリ３
に複写された受信パケットヘッダに基づいてレイヤ３の
プロトコル処理を実行したのち、長さｕの新たなパケッ
トヘッダに共用メモリ３の内容を更新する。次に、レイ
ヤ２送信処理部６は、共用メモリ３上のレイヤ３処理部
５によって更新された長さｕの送信パケットヘッダとパ
ケットメモリに格納された受信パケットヘッダを除く、
長さｓ−ｔのパケットデータを組み合わせてレイヤ１に
転送する。この際、受信パケットのサイズｓに対して、
送信パケットはサイズｓ−ｔ＋ｕとして転送される。な
お、前期ｔ、ｕは場合によっては０という値もとり得
る。
【００４０】共用メモリ３とパケットメモリ２のメモリ
空間の処理パケット毎の分割方法について説明する。共
用メモリ３とパケットメモリ２のメモリ空間は、図６の
ような相関性をもたせ、処理するパケットを格納するバ
ッファの先頭アドレスから同パケット処理用の共用メモ
リ３上の空間（もしくはその逆）は容易に連想されるも
のとし、処理の効率化をはかる。
【００４１】図６は、パケットメモリ２の１／ｍの容量
の共用メモリ３を使用した場合のメモリ空間の分割例を
示したものである。図６では、１個のパケットの処理に
必要なメモリ空間はパケットメモリ上の空間（パケット
バッファ）のｎバイトに対して、共用メモリ上の空間は
ｎ／ｍバイトであり、パケットバッファ＃Ｎの先頭アド
レスＮｎを１／ｍしたものが、共用メモリ３で使用する
空間の先頭アドレスＮｎ／ｍとなる。また、共用メモリ
３中、各先頭アドレスからｌバイトをパケットの送受信
に必要な情報を記述するフィールド（以下、ディスクリ
プタ）として設けると、パケットヘッダを格納する共用
メモリ３上の先頭アドレスはＮｎ／ｍ＋ｌである。こう
して、バッファメモリ２と共用メモリ３との相関関係が
容易に割り出せ、活用できる。
【００４２】また更に、上述した本実施形態の動作を詳
述する。レイヤ２受信処理部４は、新たなパケットを受
信すると、レイヤ２処理用メモリ１に構成された空パケ
ットバッファ管理フィールドから読み出した先頭アドレ
スＮnで示されるパケットメモリ２上の空間にそっくり
そのパケットデータを格納する。また、受信パケットの
パケットメモリ２への格納を実行しながら、パケットヘ
ッダ部等などのレイヤ３処理に必要な受信パケットデー
タの一部を、Ｎn/m＋ｌを先頭アドレスとする共用メモ
リ３上の空間に複写する。パケットの受信処理が完了す
ると、Ｎn/mを先頭アドレスとする共用メモリ３上の大
きさｌのディスクリプタフィールドに受信パケット長ｓ
などのレイヤ２の受信処理で得た情報をライトした後、
アドレス情報（Ｎn/m）をレイヤ３処理部５へ通知し、
該当パケットの処理をレイヤ３処理部５へ委ねる。アド
レス情報を通知後は、次の新たなパケットの受信処理を
開始する。
【００４３】また、レイヤ３処理部５は、レイヤ２受信
処理部４から通知されたアドレスＮn/mを元に、共用メ
モリ３に対してリードアクセスを行い、各種レイヤ３処
理、例えばパケットヘッダの正常性チェック、ルーティ
ングテーブル検索やネットワークアドレス変換等、を行
った結果、該当パケットを転送すると判断した場合、必
要に応じてレイヤ２受信処理部４が共用メモリ３へ複写
したパケットヘッダを送信するパケットヘッダに新たに
書き換え、レイヤ２受信処理部４がパケットメモリ２に
ストアした受信パケットとの差分情報、例えば受信パケ
ットから削除するヘッダ長：ｔ、追加する新パケットヘ
ッダ長：ｕ等、や転送先の物理ポート、論理チャネル等
をディスクリプタフィールドに記述し、共用メモリ３の
アドレスＮn/mをレイヤ２送信処理部６に通知し、該当
パケットの処理をレイヤ２送信処理部６に委ねる。その
後、新たなアドレス情報を入手して、次の新たなパケッ
トのレイヤ３処理を開始する。
【００４４】また、レイヤ２送信処理部６はレイヤ３処
理部５から通知された共用メモリ３のアドレスＮn/mを
もとに、ディスクリプタフィールドを読み出し、ディス
クリプタフィールドに記述された受信パケットとの差分
情報をもとに、共用メモリ３上の新パケットヘッダとパ
ケットメモリ２上の受信パケットデータを組み合わせ
て、送信パケットを構成して、指定の物理ポート、論理
チャネル向けに送信する。
【００４５】このとき、共用メモリ３から読み出すパケ
ットヘッダの先頭アドレスはＮn/m＋ｌ、長さはｕ、パ
ケットメモリ２から読み出すパケットデータの先頭アド
レスはＮn+t、長さはｓ−ｔとなり、送信フレーム長は
ｓ−ｔ＋ｕとなる。
【００４６】レイヤ２送信処理部６は、パケットの送信
が完了すると、フリーとなったパケットメモリ２の空
間、共用メモリ３の空間を別のパケット処理に再使用で
きるように、パケットメモリ２上でフリーとなったパケ
ットバッファの先頭アドレス(Ｎn)をレイヤ２処理用メ
モリ１の空パケットバッファ管理フィールドにライトす
る。レイヤ２処理用メモリ１の空パケットバッファ管理
フィールドにアドレスをライト後は、新たなアドレス情
報を入手して、次の新たなパケットの送信処理を開始す
る。
【００４７】以上が一連の転送処理の流れであるが、レ
イヤ３処理結果において転送と判断せず、自装置宛てパ
ケットと判断したり、より複雑な処理が必要であると判
断した場合、アドレスＮn/mをレイヤ２送信処理部２で
はなく、プロセッサ７に通知し、プロセッサ７に該当す
るパケット処理を委ねることも可能である。このとき、
プロセッサ７はすべてのレイヤ処理部、全てのメモリ空
間にアクセス可能であり、受信ディスクリプタを読み、
接続されているデータバス及びアドレスバスを介して、
パケット全体をパケットメモリ２から読み出し、処理、
終端することも可能である。
【００４８】また、プロセッサ７は自らパケットメモリ
２に送信パケットを書き、送信ディスクリプタを設定
し、レイヤ３処理部５を迂回してパケットの送信処理を
起動することもできるものとする。
【００４９】また、ＩＰアドレスに関し、ＩＰｖ４（バ
ージョン４）では３２ビット固定長の特定アドレス・フ
ォーマットを使用しており、近年ドメインネームの割当
を多くする目的で、１２８ビットのネットワークアドレ
スをサポートするＩＰｖ６（バージョン６）へ移行して
いる。このような状態で、ＩＰｖ４のパケットデータを
受けてＩＰｖ６のパケットデータに変換する場合、レイ
ヤ２受信処理部４は、パケットメモリ２にパケットデー
タを格納し、ＩＰｖ４のヘッダ部を共用メモリ３に転送
する。レイヤ３処理部５は、ＩＰｖ４のヘッダ部を受領
して解析し、ＩＰｖ６のヘッダ部を作成する。レイヤ２
送信処理部６は、レイヤ３処理部５から処理終了の通知
を受け、受領した共用メモリ３のＩＰｖ６のヘッダ部と
パケットメモリ２の対応するパケットデータとを組み合
わせてレイヤ１に送出する。また、上記のＩＰｖ４から
ＩＰｖ６へのデータフォーマット変換（ヘッダ部変換）
ばかりでなく、ＩＰｖ６からＩＰｖ４へのヘッダ部変換
も可能であり、ＩＰｖ６からＩＰｖ６へ、ＩＰｖ４から
ＩＰｖ４へのヘッダ部変換も上記実施形態と同様に可能
である。
【００５０】また、上記実施形態によるパケット交換機
において、ＩＰｖ４パケットのＩＰｖ６のトンネリング
機能について説明する。レイヤ２受信処理部４は受信し
たＩＰｖ４のパケットデータをパケットメモリ２に格納
すると共に、そのＩＰｖ４のヘッダ部を共用メモリ３に
転送して格納する。そのレイヤ２受信処理部４の処理終
了の通知を受けたレイヤ３処理部５はＩＰプロトコルに
従って、ＩＰｖ４のヘッダ部にＩＰｖ６のヘッダ部を作
成して追加し、共用メモリ３に上書きして置き換える。
なお、ＩＰプロトコルで上位階層の処理が必要な場合
は、レイヤ４以上の処理を例えばプロセッサ７が処理し
て、その結果をレイヤ３処理部５に折り返す。レイヤ３
処理部５は処理終了をレイヤ２送信処理部６に通知す
る。レイヤ２送信処理部６は、共用メモリ３に格納され
た処理終了されたアドレスからＩＰｖ４のヘッダ部にＩ
Ｐｖ６のヘッダ部を追加したヘッダ部情報を読み出し、
該当するパケットデータと組み合わせて、レイヤ１の物
理層に送出する。
【００５１】このトンネリング機能については、他の方
法として、レイヤ２受信処理部４が受信したＩＰｖ４の
パケットデータをパケットメモリ２に格納すると共に、
そのＩＰｖ４のヘッダ部を共用メモリ３に転送して格納
し、そのレイヤ２受信処理部４の処理終了の通知を受け
たレイヤ３処理部５は、ＩＰプロトコルに従って、ＩＰ
ｖ６のヘッダ部を作成し、共用メモリ３のＩＰｖ４のヘ
ッダ部にＩＰｖ６のヘッダ部を追加する。なお、ＩＰプ
ロトコルで上位階層の処理が必要な場合は、レイヤ４以
上の処理を例えばプロセッサ７が処理して、その結果を
レイヤ３処理部５に折り返す。レイヤ３処理部５は処理
終了をレイヤ２送信処理部６に通知する。レイヤ２送信
処理部６は、共用メモリ３に格納された処理終了された
アドレスからＩＰｖ４のヘッダ部とＩＰｖ６のヘッダ部
をヘッダ部として読み出し、該当するパケットデータと
組み合わせて、レイヤ１の物理層に送出する。
【００５２】または、レイヤ２受信処理部４がＩＰｖ４
のヘッダ部を共用メモリ３に格納し、そのレイヤ２受信
処理部４の処理終了の通知を受けたレイヤ３処理部５
は、ＩＰプロトコルに従って、共用メモリ３のＩＰｖ４
のヘッド部を削除するとともに、ＩＰｖ６のヘッダ部を
作成し、共用メモリ３にＩＰｖ６のヘッダ部を書き込み
格納する。次に、レイヤ３処理部５は処理終了をレイヤ
２送信処理部６に通知する。レイヤ２送信処理部６は、
共用メモリ３に格納されたアドレスからＩＰｖ６のヘッ
ダ部を読み出し、該当するＩＰｖ４のヘッダ部を有する
パケットデータと組み合わせて、レイヤ１の物理層に送
出する。
【００５３】この結果、レイヤ２送信処理部６は、レイ
ヤ３処理部５が更新した共用メモリ３上のデータと、レ
イヤ２受信処理部４がパケットメモリ２にストアしたパ
ケットデータを組み合わせて送信する。こうして、ＩＰ
ｖ４パケットはＩＰｖ６の交換機を飛び越えてＩＰｖ４
の機能を有する交換機に伝送される。
【００５４】この場合、レイヤ３をＩＰ（インターネッ
トプロトコル）とした場合、ＩＰｖ４パケットのＩＰｖ
６のトンネリング（ＩＰｖ４パケットへのＩＰｖ６ヘッ
ダの追加や削除）することができる。また、ＩＰｖ６パ
ケットのＩＰｖ４のトンネリング（ＩＰｖ６パケットへ
のＩＰｖ４ヘッダの追加や削除）も可能であるし、ＩＰ
ｖ４パケットのＩＰｖ４のトンネリング（ＩＰｖ４パケ
ットへのＩＰｖ４ヘッダの追加や削除）も処理すること
ができる。
【００５５】［第２の実施形態］本発明による第２の実
施形態として、本パケット処理装置の構成は、図２に示
すものと同一として説明する。ここで、レイヤ２受信処
理部４が共用メモリ３に複写するデータは、レイヤ２受
信処理部４で上位プロトコル種別を判断してフィールド
抽出を行う方法と、パケットの先頭から固定長としてレ
イヤ２受信処理部４が全く上位プロトコル種別を意識し
ない方法の２つの方法がある。
【００５６】図７に本実施形態によるパイプライン動作
の説明図を示す。受信パケットＡの処理の内、Ｘをレイ
ヤ２受信処理部４の動作を、Ｙをレイヤ３処理部５の動
作を、Ｚをレイヤ２送信処理部６の動作を、時系列的に
示している。次に、パケットＢの処理及びパケットＣの
処理を行う。この際、パケットＡの処理中レイヤ２送信
処理部６の動作Ｚのとき、パケットＢの処理中レイヤ３
処理部５の動作Ｙを実行しており、パケットＣの処理中
レイヤ２受信処理部の動作Ｘを実行している。このと
き、パケットＡの動作ＺとパケットＢの動作Ｙとパケッ
トＣの動作Ｘは同時に実行しているが、処理方式上、そ
れぞれの処理に使用しているパケットメモリ２、および
共用メモリ３の空間は異なるため、アクセスするメモリ
空間の競合はない。また、レイヤ２処理部とレイヤ３処
理部は物理的に異なるメモリバスによって共用メモリ３
に接続しているため、パケットＡの処理Ｚ／パケットＢ
の処理ＹとパケットＣの処理Ｘとの間では特に調停を行
わなくともメモリバス上での競合はなく、独立に処理の
実行が可能である。
【００５７】また、図７において、パケットＡ処理の実
行中、動作Ｘから動作Ｙに移行するとき（ａ）や、動作
Ｙから動作Ｚに移行するとき（ａ）に、タイミング合わ
せのために四角斜線部のバッファ１４を用いてもよい。
このバッファ１４は他のパケット処理の次のステップに
移行するとき（ｂ），（ｃ）においても同様である。こ
のバッファにより、更に他処理との競合を削減できる。
【００５８】なお、現実には、パケット毎に、若しくは
処理種別による処理時間は異なることから、それぞれの
処理ブロックで持ち回り、それぞれのブロックでのパケ
ット処理のトリガとなるアドレス情報を、パケットＡ処
理に示す斜線部においてバッファリング（キューイン
グ）を行って、それぞれの処理ブロック間での速度整合
を行ってもよい。また、それぞれの処理ブロック内にお
いても同様のパイプライン動作、速度整合を行ってもよ
い。
【００５９】なお、上記実施形態では、共用メモリ３に
デュアルポートメモリを用いる例を示したが、プロセッ
サ７をも含めてパイプライン動作を可能とする、デュア
ルポート以外の３ポートや８ポート等のマルチポートメ
モリを用いてもよい。
【００６０】また、レイヤ３処理部５は、上述したＴＣ
Ｐ／ＩＰプロトコルにおいて、レイヤ３のパケットヘッ
ダ部以外に、例えばＴＣＰ（Transmission Control Pro
tocol）等のレイヤ４のヘッダ部を処理する場合もあ
る。
【００６１】上述した一連の各レイヤの処理の中で持ち
回るアドレス情報は、パケットメモリ２上のパケットバ
ッファの先頭アドレスをもとにしたものではなく、例え
ばディスクリプタアドレス等の他の情報でもよい。
【００６２】また、種別の異なるメモリ空間に相関性を
もたせる方法は、例えばテーブル検索など、乗算以外の
方法でもよい。
【００６３】また、転送の際のＡＴＭ転送とＴＣＰ／Ｉ
Ｐ等のパケットフォーマット変換は、パケット毎にレイ
ヤ３処理部５が、受信パケットとの差分情報を指定する
方法以外に、受信・送信パケットのフォーマット変換方
法が固定的に決まっている場合、固定的に差分情報を設
定し、パケット毎に差分情報をレイヤ３処理部が設定す
る処理を省く方法をとることも可能である。
【００６４】
【発明の効果】本発明によれば、レイヤ２受信処理部、
レイヤ３処理部、レイヤ２送信処理部、プロセッサ間
で、直接やりとりされるデータを複数のメモリ空間を表
す単一のアドレス情報のみとしたため、冗長なデータの
メモリ間転送等がなくなり、処理の高速化、省メモリ化
がはかれる。
【００６５】また、レイヤ２受信処理部、レイヤ３処理
部、レイヤ２送信処理部、プロセッサ部は、それぞれ次
の処理ブロックへのアドレスの通知が完了すると、新た
なパケットの処理が開始できる。また、直接やり取りす
る情報量がアドレス情報のみと少量のため、処理ブロッ
ク間におけるバッファリングによる速度整合も容易とな
り、円滑なパイプライン処理が実現できる。
【００６６】また、レイヤ２処理部とレイヤ３処理部で
共用メモリを経由して、間接的にやりとりする情報もパ
ケットヘッダ等の必要十分な情報のみであるため、共用
メモリは小容量でよい。
【００６７】また、共用メモリをデュアルポートメモリ
とし、また、やり取りするアドレス情報をもとにレイヤ
２処理部とレイヤ３処理部は、共有メモリへアクセスす
るため、特別な調停回路なしに、レイヤ２とレイヤ３処
理間のメモリバス競合・同一アドレスフィールドへのア
クセスの競合はなくなる。互いの処理が干渉することな
く動作できるため処理速度が向上する。
【００６８】また、レイヤ２送信処理部はレイヤ３がリ
リースした共用メモリ上のデータとレイヤ２受信処理部
がストアしたパケットメモリ上の受信データを様々な形
式で組み合わせて送信することが可能であるため、パケ
ット転送しながらの様々なパケットフォーマット変換や
上位プロトコル変換が可能である。
【図面の簡単な説明】
【図１】本発明による実施形態のパケット交換機の構成
ブロック図である。
【図２】本発明による実施形態のパケット処理装置の構
成ブロック図である。
【図３】本発明による実施形態に用いるデータ構造の例
図である。
【図４】本発明による実施形態に用いるデータ構造の例
図である。
【図５】本発明による実施形態のパケット処理装置の動
作説明図である。
【図６】本発明による実施形態のパケット処理装置のメ
モリの関係図である。
【図７】本発明による実施形態のパケット処理装置のパ
イプライン動作を説明する説明図である。
【符号の説明】
１ レイヤ２処理用メモリ ２ パケットメモリ ３ 共用メモリ ４ レイヤ２受信処理部 ５ レイヤ３処理部 ６ レイヤ２送信処理部 ７ プロセッサ ８ レイヤ２処理部 １０ レイヤ１処理部 １１ パケット交換機 １２ 伝送路Ａ １３ 伝送路Ｂ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−145242（ＪＰ，Ａ) 特開 平６−52081（ＪＰ，Ａ) 特開 平８−316968（ＪＰ，Ａ) 特開 平７−273801（ＪＰ，Ａ) 特開 平７−143133（ＪＰ，Ａ) 特開 昭61−63139（ＪＰ，Ａ) 特開 平２−140037（ＪＰ，Ａ) 特開 平10−257062（ＪＰ，Ａ) 信学技報ＳＳＥ95−202 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/00

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 パケットのヘッダ部を記憶するための共
    用メモリと、 パケットの少なくとも情報部を記憶するためのパケット
    メモリと、 受信したパケットのヘッダ部を前記共用メモリに書き込
    み、前記受信したパケットの少なくとも情報部を前記パ
    ケットメモリに書き込む下位レイヤ受信処理部と、 前記共用メモリに書き込まれた前記ヘッダ部を書き換え
    る上位レイヤ処理部と、 書き換えられた後の前記ヘッダ部と前記パケットメモリ
    に書き込まれた前記情報部とを結合して送信する下位レ
    イヤ送信処理部と、 を備えることを特徴とするパケット処理装置。
  2. 【請求項２】 請求項１に記載のパケット処理装置にお
    いて、 前記共用メモリは少なくとも２つのポートを備えること
    を特徴とするパケット処理装置。
  3. 【請求項３】 請求項１又は２に記載のパケット処理装
    置において、 前記下位レイヤ受信処理部、前記上位レイヤ処理部及び
    前記下位レイヤ送信処理部はパイプライン処理を行い、
    該パイプライン処理により前記共用メモリのアドレス競
    合が避けられていることを特徴とするパケット処理装
    置。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    パケット処理装置において、 前記上位レイヤ処理部は、トンネリング処理を行うこと
    を特徴とするパケット処理装置。
  5. 【請求項５】 受信したパケットのヘッダ部をパケット
    のヘッダ部を記憶するための共用メモリに書き込み、前
    記受信したパケットの少なくとも情報部をパケットメモ
    リに書き込む下位レイヤ受信処理ステップと、 前記共用メモリに書き込まれた前記ヘッダ部を書き換え
    る上位レイヤ処理ステップと、 書き換えられた後の前記ヘッダ部と前記パケットメモリ
    に書き込まれた前記情報部とを結合して送信する下位レ
    イヤ送信処理ステップと、 を有することを特徴とするパケット処理方法。
  6. 【請求項６】 請求項５に記載のパケット処理方法にお
    いて、 前記下位レイヤ受信処理ステップ、前記上位レイヤ処理
    ステップ及び前記下位レイヤ送信処理ステップはパイプ
    ライン処理で行われ、該パイプライン処理により前記共
    用メモリのアドレス競合が避けられていることを特徴と
    するパケット処理方法。
  7. 【請求項７】 請求項５又は６に記載のパケット処理方
    法において、 前記上位レイヤ処理ステップでは、トンネリング処理を
    行うことを特徴とするパケット処理方法。
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