JPH0831069B2 - 高速通信バスウインド制御装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、処理装置が接続されたネットワークを利用
する高速通信バスウインド制御装置に関する。

［従来の技術］ 現在、ローカルエリアネットワーク（LAN）等の通信
路を介して接続されたコンピュータ、画像端末、ワード
プロセッサ、ワークステーション、プリントサーバ、デ
ィスクサーバ等の処理装置（ノード）を有機的に結合す
るシステムが構築されつつある。

また、各階層の標準化がLANにおいて進み、ファイル
転送及びジョブ転送操作などの標準化構想も固まりつつ
ある。

一般的な階層化モデルとしては、第１表に示すような
国際標準化機構（ISO）の開放型システム間相互接続ま
たはオープンシステムインターコネクション（Open Sys
tems Interconnection）と呼ばれている参照モデル（以
降、OSI参照モデルと称する）が知られている。

このOSI参照モデルは、通信回線の制御から業務に依
存する通信機能までの７つの層、すなわち上位層から順
次、アプリケーション層（レベル７）、プレゼンテーシ
ョン層（レベル６）、セッション層（レベル５）、トラ
ンスポート層（レベル４）、ネットワーク層（レベル
３）、リンク層（レベル３）、フィジカルまたは物理層
（レベル１）の各プロトコルに階層化されている。

第14図は、このような従来の階層化プロトコルによる
送信局と受信局との間の通信手順を示す。

送信局においては、先ず送信されるデータ59がアプリ
ケーション層及びプレゼンテーション層のプロトコルに
より作成される。

以下、順次、セッション層のプロトコルによりセッシ
ョンレベルヘッダ60aがデータ59に付加されてセッショ
ン層のデータ60が作成され、トランスポート層のプロト
コルによりトランスポートレベルヘッダ61aがデータ60
に付加されてトランスポート層のデータ61が作成され
る。

更に、ネットワーク層のプロトコルによりネットワー
クレベルヘッダ62aがデータ61に付加されてネットワー
ク層のデータ62が作成される。

最後に、データリンク層のプロトコルに従ってデータ
リンクレベルヘッダ63aがデータ62に付加されてデータ
リンク層のデータ63が作成される。このデータ63は、物
理層で規定されたインタフェース装置と伝送メディアを
介して受信局に送信される。

受信局においては、送信局において付加されたデータ
リンクレベルヘッダ63a、ネットワークレベルヘッダ62
a、トランスポートレベルヘッダ61a、セッションレベル
ヘッダ60aが各層で順次除去され、アプリケーション層
及びプレゼンテーション層のプロトコルによりデータ59
が再現される。

また、各ヘッダ60a〜63aは、受信局において制御情報
として用いられる。尚、各ヘッダ60a〜63aにより、多く
のネットワークシステムとの接続が可能になり、将来の
インタオペラビリティを持たせることができる。

この場合、各局は、モジュール化された複数のプロト
コルソフトウエアがリンクするように構成され、各階層
間ではそれぞれデータを実際にコピーしてから受け渡
す。

［発明が解決しようとする課題］ しかしながら、上記従来の方法では、同一のデータを
各階層でコピーすることになり、データの格納エリアが
増大し、コピー時間がプロトコル処理時間より長くなっ
て実行速度が低下するという問題点がある。更に、ヘッ
ダが上位層から下位層に進むにつれて増加し、転送すべ
き本来のデータはパケット内で圧迫される。

また、プロトコルについても各層の標準化案を完全に
カバーした場合、複数のクラスのプロトコルを全てイン
プリメントするために、クラス毎のソフトウエアを作成
せず、共通部分は同一のソフトウエアを使用しているの
で、クラスの数が増加するにつれてクラス選択の処理フ
ローが頻繁に出現し、オーバヘッドが発生する。

したがって、上記従来の方法では、各層のヘッダ60a
〜63aが大きいので、実際に伝送路に送出されるデータ
量の実行伝送効率が低下し、また、層の数が多いので通
信までの処理時間が長いという問題点がある。

本発明の目的は、上記従来の問題点に鑑み、実際に伝
送路に送出されるデータ量の実効伝送効率を向上するこ
とができ、通信までの処理時間を短縮することができる
高速通信バスウインド制御装置を提供することにある。

［課題を解決するための手段］ 本発明によれば、前記目的は、ネットワークと処理装
置との間に接続され、階層化されたネットワークアーキ
テクチャの各層のプロトコルを作成する高速通信バスウ
インド制御装置であって、複数の領域から構成されてお
り当該各領域に第１アドレス群から各特定のアドレスを
順次書き込むことができる第１メモリマップを有する制
御部と、複数の領域から構成されており当該各領域に第
２アドレス群から各特定のアドレスを順次書き込むこと
ができる第２メモリマップ、及び、該第２メモリマップ
の特定の領域を該第１のメモリマップの特定の領域にマ
ッピングしてデータの先頭を示すアドレスポインタを受
け渡すバスウインド回路を有する通信制御部とを備えて
いることを特徴とする高速通信バスウインド制御装置に
よって達成される。

［作用］ 制御部の第１メモリマップが第１アドレス群から各特
定のアドレスを第１メモリマップの各領域に順次書き込
み、通信制御部の第２メモリマップが第２アドレス群か
ら各特定のアドレスを第２メモリマップの各領域に順次
書き込み、通信制御部のバスウインド回路が第２メモリ
マップの特定の領域を第１メモリマップの特定の領域に
マッピングし、マッピングされた領域に直接読み書きを
行ってデータの先頭を示すアドレスポインタを受け渡
す。

［実施例］ 以下、図面を参照して本発明の実施例を説明する。

第１図は、本発明の一実施例における高速通信バスウ
インド制御装置の概念を示す説明図であり、第１メモリ
マップとしてのメモリマップM1を有するメインCPU（中
央処理装置）ボード1B、および第２メモリマップとして
のメモリマップM2を有する通信ボード2Bのそれぞれ示
す。

まず、メインCPUボード1BのメモリマップM1は、オペ
レーティングシステム領域11、OSI参照モデルのアプリ
ケーション領域12及び通信データ領域13の各領域（以
後、領域をエリアと称する）から構成されている。上述
の各エリアにおいては、オペレーティングシステムエリ
ア11及びアプリケーションエリア12は、第１アドレス群
の内のアドレス0000から順次書き込まれ、通信データエ
リア13は、第１アドレス群の内のアドレスＡからアドレ
スＡ＋Ｌに書き込まれる。

次に、通信ボード2BのメモリマップM2は、制御ソフト
ウエアエリア14、ヘッダ情報エリア15及び各パケットデ
ータのバッファエリア16から構成されている。上述の各
エリアにおいては、制御ソフトウエアエリア14及びヘッ
ダ情報エリア15は、第２アドレス群の内のアドレス0000
から順次書き込まれ、バッファエリア16は、第２アドレ
ス群の内のアドレスＢからＢ＋Ｌ、Ｂ＋2L、Ｂ＋3Lを経
てＢ＋4Lに渡りそれぞれ書き込まれる。

ここで、メインCPUボード1BのメモリマップM1の通信
データエリア13は、バスウインド回路17（第２図参照）
により通信ボード2BのメモリマップM2の特定の領域とし
てのバッファエリア16を透過的に示す。

即ち、バスウインド回路17がメモリマップM2のバッフ
ァエリア16をメモリマップM1の特定の領域としての通信
データエリア13にマッピングし、メインCPUボード1Bが
マッピングされたバッファエリア16に直接読み書きを行
ってデータの先頭を示すアドレスポインタを受け渡す。

そしてメインCPUボード1BのメインCPU（図示せず）は、
パケットデータのポインタをバスウインド回路17に設定
するだけで、メモリマップM2のパケットデータを参照す
ることができる。

次に、第１図における通信ボード2Bの構成を第２図に
示す。

通信ボード2Bは、通信ボード2B全体の制御を行うCPU1
8、CPU18のプログラム等を格納するためのリードオンリ
メモリ（以後、ROMと称する）及び上記各エリア14、15
及び16を含むランダムアクセスメモリ（以後、RAMと称
する）を有するRAM/ROM19、ネットワークを介して通信
を行う通信用LSI20を備えている。

更に、通信ボード2Bは、CPU18及びメインCPUボード1B
のホストバスのアドレスバス／コントロールバス21間の
アドレス制御を行うバスウインド回路17、CPU18及びメ
インCPUボード1Bのホストバスのデータバス22間のデー
タ制御を行う制御回路23、アドレスバス／コントロール
バス24及びデータバス25を備えている。

次に、第２図中のバスウインド回路17の構成を第３図
に示す。

バスウインド回路17は、ホストバスのアドレスバス／
コントロールバス21上の制御信号▲▼〜▲▼に
よりそれぞれアドレスを記憶するレジスタ26〜29と、レ
ジスタ26〜29及びバッファ30〜33を制御するレジスタ制
御回路34を備えている。尚、制御信号の各記号の上部に
付されているバーは、これらの制御信号が負論理である
ことを示している（以後、各制御信号について同様）。

バッファ30〜33は、それぞれレジスタ制御回路34から
の制御信号▲▼〜▲▼によりアドレス
をデータバス25に出力するように構成されている。

第３図に示す実施例では、512キロバイト（KB）（ア
ドレス「80000H」〜「FFFFFH」）のメモリエリアに128K
B単位のメモリウインドを設け、このメモリウインドを
介して通信ボード2B内の任意のバッファアドレスを示し
ている。

メインCPUボード1BのメインCPUは、インプット／アウ
トプット（以後、I/Oと称する）マップに割り当てられ
ているレジスタ26〜29にバッファ先頭アドレスを書き込
み、512KB〜１メガバイト（MB）のエリアがアクセスさ
れたときに、レジスタ26〜29のラッチデータをアドレス
として通信ボード2Bのアドレスバス／コントロールバス
24に出力する。尚、レジスタ制御回路34には、高速通信
バスウインド制御装置を用いないときのために、バスウ
インド禁止レジスタが設けられている。

以下、バスウインド回路17における各制御信号がアク
ティブになる条件を説明する。

制御信号▲▼〜▲▼は、ホストバスのアドレ
スバス／コントロールバス21からI/Oライトアクセスが
あり、アドレスがそれぞれレジスタ26〜29に該当すると
きにアクティブになる。

制御信号▲▼は、ホストバスからI/Oリード
アクセスがあり、アドレスがそれぞれレジスタ26〜29に
該当するときにアクティブになる。そして、該当するレ
ジスタからデータを選択し、制御信号▲▼との
連動でデータバス25に出力する（これによりレジスタに
書かれたアドレスを読むことができる）。また、通常の
メモリアクセスで512KB以上をアクセスした場合、制御
信号▲▼との連動で、レジスタ26〜29内のアド
レスを通信ボード2Bのアドレスバス／コントロールバス
24に出力する。

制御信号▲▼は、ホストバスからのI/Oアク
セスでレジスタ26〜29のいずれかのアドレスにI/Oリー
ド要求があるときアクティブになる。

制御信号▲▼は、ホストバスから512KB〜1MB
のメモリアクセスがあり、レジスタ制御回路34内のレジ
スタがバスウインド禁止状態になっていないときにアク
ティブになる。

制御信号▲▼は、レジスタ制御回路34内のレ
ジスタがバスウインド禁止状態になっておらず、ホスト
バスから512KB〜1MBのメモリアクセスがあったときにア
クティブになる。

次に、本実施例における高速通信バスウインド制御装
置による階層間のデータの受け渡しを第４図に示す。

第４図において、ｎを正の整数として、第ｎ層のデー
タ41は、第（ｎ−１）層のヘッダ42が付加されて（ｎ−
１）層43に受け渡され、更に、受け渡されたデータに対
し、第（ｎ−２）層のヘッダ44が付加されて（ｎ−２）
層45に受け渡される。

第５図（ａ）は、第４図の高速通信バスウインド制御
方法における物理構造を示し、第５図（ｂ）は、第５図
（ａ）の物理構造に含まれており、次の上位層のポイン
タ46と、各層のデータ格納ポインタ47と、データ（ヘッ
ダ）長を記憶する領域としてのエリア48とを有するテー
ブル手段としての管理ディスクリプタテーブルDTを示
す。

次に、物理構造は、まず、アドレスAnから書き込まれ
る長さDLnの第ｎ層のデータ49を備えている。以下、上
位層から順次、アドレスAn−１から書き込まれる長さDL
n−１の第（ｎ−１）層のヘッダ50、アドレスAn−２か
ら書き込まれる長さDLn−２の第（ｎ−２）層のヘッダ5
1等により構成されている。

更に、物理構造は、アドレスDTnから書き込まれる次
の第（ｎ＋１）層のポインタDTn＋１、第ｎ層のデータ
格納ポインタAn、第ｎ層のデータ長DLnを含んでおり、
そして上位層から順次、アドレスDTn−１から書き込ま
れる次の第ｎ層のポインタDTn、第（ｎ−１）層のデー
タ格納ポインタAn−１、データ長DLn−１、アドレスDTn
−２から書き込まれる次の第（ｎ−１）層のポインタDT
n−１、第（ｎ−２）層のデータ格納ポインタAn−２、
データ長DLn−２等により構成された管理ディスクリプ
タテーブルDTを備えている。

第６図は、データリンク層からアプリケーション層ま
での間の各層の構成を示す。

第６図（ａ）に示すデータリンク層ヘッダ52において
は、次のネットワーク層ヘッダ53へのポインタNP（Next
Pointer）と、データリンク層ヘッダ52のデータ格納ポ
インタDPと、データ長DLとが作成される。第６図（ｂ）
に示すネットワーク層ヘッダ53においては、次のトラン
スポート層ヘッダ54へのポインタNPと、ネットワーク層
ヘッダ53のデータ格納ポインタDPと、データ長DLとが作
成される。

第６図（ｃ）に示すトランスポート層ヘッダ54におい
ては、次のセッション層ヘッダ55へのポインタNPと、ト
ランスポート層ヘッダ54のデータ格納ポインタDPと、デ
ータ長DLとが作成される。第６図（ｄ）に示すセッショ
ン層ヘッダ55においては、次のプレゼンテーション層ヘ
ッダ56へのポインタNPと、セッション層ヘッダ55のデー
タ格納ポインタDPと、データ長DLとが作成される。

第６図（ｅ）に示すプレゼンテーション層ヘッダ56に
おいては、次のアプリケーション層データ57へのポイン
タNPと、プレゼンテーション層ヘッダ56のデータ格納ポ
インタDPと、データ長DLとが作成される。また、第６図
（ｆ）に示すのアプリケーション層データ57では、パケ
ット毎にそれぞれ、データ格納エリアの最後のポインタ
FFFFHと、アプリケーション層データ57のデータ格納ポ
インタDP1〜DP3と、データ長DL1〜DL3とが作成される。

第７図は、第６図（ｆ）に示すアプリケーション層デ
ータ57への第６図（ｅ）に示すプレゼンテーション層ヘ
ッダ56におけるポインタを示し、各パケットのデータポ
インタがデータポインタ管理テーブル58により管理され
ている。

したがって、本記実施例によれば、各層毎に上位層の
ポインタNPを書き換えるのみで実際のパケットが作成さ
れ、また、各層のデータとヘッダとは、管理ディスクリ
プタテーブルによりその連結状態と実態とを個別に管理
することができる。

第８図（ａ）及び第８図（ｂ）は、送信時の管理ディ
スクリプタテーブルDTの作成プロセルを示す。第８図
（ａ）において、先ずデータ格納エリアの先頭ポインタ
をアプリケーションから取得し（ステップS1）、データ
格納ポインタDPをパケットごとに求めて管理ディスクリ
プタテーブルDTを作成し（ステップS2）、このデータ格
納ポインタDPによりデータポインタ管理テーブル58を作
成する（ステップS3）。

続く各層の処理（ステップS4）は、そのプロトコルに
応じて異なるが、第８図（ｂ）に示すように、基本的に
同一のヘッダ、同一の処理であれば、あえてヘッダを作
成せず、単にデータ格納ポインタDPの次の上位層のポイ
ンタNPを管理ディスクリプタテーブルDTに記入するだけ
で次の下位層に進む（ステップS41、S41、S45）。

大容量の分割パケットを送信する場合には、上述の処
理を行って、アプリケーション層のデータのみを分割す
る。

他方、同一のヘッダ、同一の処理でない場合には、そ
のプロトコル処理とヘッダ作成との処理を行い（ステッ
プS43）、ヘッダ情報を管理ディスクリプタテーブルDT
に記入し（ステップS44）、次の下位層に進む（ステッ
プS45）。

各層の処理（ステップS4）が終了すると、再び、第５
図（ａ）にもどって、送信用パケットの準備が完了し、
全データを送信する（ステップS5〜S7）ので、従来の階
層毎の処理より高速で処理することができる。

第９図は、上記送信パケットを伝送媒体に送信する手
順を示し、通信LSIまたはハードウエアから送信要求が
発生すると、管理ディスクリプタテーブルDTの各層のエ
リアをチェインしてパケット送信を行い（ステップS
8）、次のパケットは、データポインタ管理テーブル58
を参照し（ステップS11）、管理ディスクリプタテーブ
ルDTの上位層のポインタNPを書き換えるのみである（ス
テップ12）。

第10図（ａ）及び第10図（ｂ）は、受信時のディスク
リプタテーブル作成のプリセルを示す。

第10図（ａ）に示すように、送信の場合と同様に、先
ずデータ格納エリアの先頭ポインタをアプリケーション
から取得し（ステップS13）、データポインタ管理テー
ブル58を準備し（ステップS14）、次いで、パケットを
受信すると（ステップS15）、各層の処理に移行する
（ステップS16、第10図（ｂ）のステップS161〜S16
5）。

各層の処理は、受信の場合と同様に、基本的に同一の
ヘッダ、同一の処理であれば、あえてヘッダを作成せ
ず、単にデータ格納ポインタDPの次の層へのポインタNP
を管理ディスクリプタテーブルDTに記入するだけで次の
上位層に進む（ステップS161、S162、S165）。

また、同一のヘッダ、同一の処理でない場合には、そ
のプロトコル処理とヘッダ作成との処理を行い（ステッ
プS163）、ヘッダ情報を管理ディスクリプタテーブルDT
に記入し（ステップS164）、次の上位層に進む（ステッ
プS165）。

各層の処理（ステップS16）が終了すると、第10図
（ａ）にもどって、パケットの受信準備が完了し、全デ
ータを受信することができる（ステップS17、S18）。

第11図は、パケットを伝送媒体から受信する手順を示
し、通信LSIまたはハードウエアから受信割りこみが発
生すると、パケットデータからヘッダ部を切り出して各
層のヘッダ格納エリアに格納し（ステップS19）、デー
タ部をデータ格納エリアに格納して管理ディスクリプタ
テーブルDTを作成し（ステップS20）、通信エラーの発
生をチェックし（ステップS21）、通信エラーの発生が
無いときは、データポインタ管理テーブル58に記入する
（ステップS22）。また、通信エラーの発生があれば、
エラー処理をして（ステップS23）リターンを行なう。

本実施例によれば、階層間の無駄なデータのコピーを
減少させて、高速で通信処理を行うことができ、第12図
に示す所定の階層までのネットワークプロトコルが別の
プロセッサで処理されるインテリジェントボードシステ
ム及び第13図に示す通信用LSIがデータリンク層までを
サポートし、メインCPUがその上位層を処理するノンイ
ンテリジェントボードシステムにおいても処理を行うこ
とができる。

第12図に示すインテリジェントボードシステムでは、
上位プロトコル層の内のアプリケーション層、プレゼン
テーション層及びセッション層は、ウシンプルメイント
ランスファプロトコル（SMTP）、ファイルトランスファ
プロトコル（FTP）、テルネット（TELNET）を含むイン
テリジェントボードシステムの部分に分担され、トラン
スポート層、ネットワーク層及びデータリンク層は、伝
送制御プロトコル（TCP）、インターネットプロトコル
（IP）、ユーザデータグラムプロトコル（UDP）、アド
レスレゾルーションプロトコル（ARP）及びインターネ
ットコントロールメッセージプロトコル（ICMP）を含む
インテリジェントボードシステムの部分に分担されてい
る。また、第13図に示すノンインテリジェントボードシ
ステムでは、上位プロトコル層の内のアプリケーション
層からネットワーク層までの各層は、ノンインテリジェ
ントボードシステムのホスト・サポート領域で分担さ
れ、データリンク層はノンインテリジェントボードシス
テムのLANボードで分担されている。

［発明の効果］ ネットワークと処理装置との間に接続され、階層化さ
れたネットワークアーキテクチャの各層のプロトコルを
作成する高速通信バスウインド制御装置であって、複数
の領域から構成されており当該各領域に第１アドレス群
から各特定のアドレスを順次書き込むことができる第１
メモリマップを有する制御部と、複数の領域から構成さ
れており当該各領域に第２アドレス群から各特定のアド
レスを順次書き込むことができる第２メモリマップ、及
び、該第２メモリマップの特定の領域を該第１メモリマ
ップの特定の領域にマッピングしてデータの先頭を示す
アドレスポインタを受け渡すバスウインド回路を有する
通信制御部とを備えているので、伝送路に送出されるデ
ータ量の実効伝送効率を向上することができ、通信まで
の処理時間を短縮することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に係る高速通信バスウイン
ド制御方法におけるメインCPUボードのメモリマップ及
び通信ボードのメモリマップの構成を示す図、第２図
は、第１図の通信ボードを示すブロック図、第３図は、
第２図のバスウインド回路を示すブロック図、第４図
は、本実施例の高速通信バスウインド制御装置における
階層間のデータの受け渡しを示す説明図、第５図（ａ）
は、第４図の高速通信バスウインド制御装置における実
際の物理構造を示す説明図、第５図（ｂ）は、第５図
（ａ）の物理構造に含まれている管理ディスクリプタテ
ーブルを示す説明図、第６図は、データリンク層ヘッダ
からアプリケーション層ヘッダまでの各層のディスクリ
プタテーブルを示す説明図、第７図は、プレゼンテーシ
ョン層ヘッダにおける次のアプリケーション層ヘッダへ
のポインタを示す説明図、第８図及び第９図は、送信時
の動作を示すフローチャート、第10図及び第11図は、受
信時の動作を示すフローチャート、第12図及び第13図は
それぞれ、本発明の高速通信バスウインド制御装置が適
用されるハードウエアを示す説明図、第14図は、従来の
送信局と受信局の動作を示す説明図である。 1B…メインCPUボード、2B…通信ボード、M1、M2…メモ
リマップ、11…オペレーティングシステムエリア、12…
アプリケーションエリア、13…通信データエリア、14…
制御ソフトウエアエリア、15…ヘッダ情報エリア、16…
バッファエリア、17…バスウインド回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】ネットワークと処理装置との間に接続さ
   れ、階層化されたネットワークアーキテクチャの各層の
   プロトコルを作成する高速通信バスウインド制御装置で
   あって、 前記処理装置に接続され、複数の領域から構成されてお
   り当該各領域に第１アドレス群から各特定のアドレスを
   順次書き込むことができる第１メモリマップを有する制
   御部と、 前記ネットワークに接続され、複数の領域から構成され
   ており当該各領域に打２アドレス群から各特定のアドレ
   スを順次書き込むことができる第２メモリマップ、及び
   該第２メモリマップの特定領域を前記制御部の第１メモ
   リマップの特定の領域にマッピングしてデータの先頭を
   示すアドレスポインタを受け渡すバスウインド回路を有
   する通信制御部とを備えていることを特徴とする高速通
   信バスウインド制御装置。