JPS62250746A - Ｈｄｌｃ送信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプロセッサ制御のちとに動作するＨＤＬＣ送信
装置に関する。

〔従来の技術〕

データ信号のパケット送信を行う場合の転送方式として
ＩＩ　Ｄ　Ｌ　Ｃ手順があり、従来のベーシック手順に
代ってより高密度、高効率のパケット送信方式として広
く用いられている。　ＨＤＬＣ手順においては、フレー
ムフォーマット上でフラグ、データ、フレーム・チェッ
ク順序、エンドフラグの順に送信する。

従来、ＩＩＤＬｃ手順によってデータの送信を行う場合
、送信すべきデータはメモリからダイレフ１へ・メモリ
・アクセス制御回路により読出されて、送信を行うため
のハードウェアにパケット形式で転送されてその後回線
に送出される。

送信データの最終バイトが転送完了すると、プロセッサ
へ割込みをかけて転送終了を通知する。

これを受けてプロセッサは、パケットの終了を指示する
コマンドを送信を行うべきハードウェアにセラ１−シ、
この結果フレーム・チェック順序、エンドフラグが送出
され、送信が終了していた。

しかし、上述のごとき方式においてはプロセッサの割込
み処理に大きく影響を受けるため、第２図に示すように
、該別込み処理を回避する方式カー考案された（特公昭
６Ｏ−２５９３５）。これは、最終データ転送の際、プ
ロセッサを介さずメモリからパケットの終了を指示する
コマンドをダイレクト・メモリ・アクセス制御回路で読
出して送信回路にセットする方式である。すなわち、第
２図において、メモリ２にはバケツ１〜として送り出す
べきデータと、パケットの終了を指示するコマンドとが
格納されている。ダイレフ１−・メモリ・アクセス制御
回路４はデータのバイト数を計数し、所定数送り終った
とき、すなわち、パケット終了時信号線４０２を通して
タイミング回路１３に対して指令信号を送出する。これ
によってタイミング回路１３はエンド信号を発生する。

エンド信号によってセレクタ１２はレジスタ１５を選択
し、これと同時にメモリ２からパケットの終了を指示す
るコマンドがダイレクト・メモリ・アクセス制御回路４
で出力され、バス５、セレクタ１２を経てレジスタ１５
に一旦書込まれる。レジスタ１５に書込まれたコマンド
は次に送信回路３に転送されフレーム・チェック順序を
送出し、次いでエンドフラグを出力し、パケットの終了
を行う。また、１０１，２０１，３０１，４０１，５０
１゜３０２．１１２，１２３，１２２，１５１は谷々信
号線を示す。

〔発明が解決しようとする問題点〕

上述した従来のＨＤＬＣ送信方式は、プロセッサ１の割
込処理に大きく影響を受け、さらに改良した方式もパケ
ット送信データ用とパケットの終了を指示するコマンド
用にそれぞれのレジスタを持ち、最終データ転送時には
、メモリからバケツ参の終了を指示するコマンドをダイ
レフ１−・メモリ・アクセス制御回路により読出し、該
レジスタを経て、送信を行うべきハードウェアに転送し
ているので、終了指示コマンド格納のため、メモリ容量
が増加するとともに、メモリからの呼び出しによるバス
やダイレフ１−・メモリ・アクセス制御回路の負荷が増
加するという欠点があった。

また２つのレジスタを持ち、それぞれがＨｌ）ＬＣ回路
に接続する構成となっているため、ハードウェア量が増
加するという欠点があった・ 本発明の目的はメモリアクセス負荷を減少ならしめたＩ
ＩＤＬｃ送信装置を提供することにある・〔問題点を解
決するための手段〕 本発明はプロセッサ制御のもとに、パケット送信すべき
データを格納するメモリからダイレクト・メモリ・アク
セス制御回路でバスを通してデータを読出し、所定のフ
レームフォーマットによりパケット送信するＩＩＤＬｃ
送信装置において、パケット送信すべきデータを転送す
るレジスタと、パケットの終了を指示するコマンドを発
生するコマンド発生回路と、前記レジスタと前記コマン
ド発生回路とを選択的に動作させるセレクタと、最終デ
ータ転送終了のタイミング検出によって前記セレクタの
選択を制御するタイミング回路と、データを送出する送
信回路を有することを特徴とするＩＩＤＬｃ送信装置で
ある。

〔実施例〕

次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明によるＨＤＬＣ送信装置を実現する一実
施例を示す構成ブロック図である。

第１図において、１はプロセッサ、２はメモリ、３は送
信回路、４はダイレクト・メモリ・アクセス制御回路、
５はバス、１１はレジスタ、１２はセレクタ、１３はタ
イミング回路、１４はコマンド発生回路である。

メモリ２にはパケットとして送出すべきデータが格納さ
れている。セレクタ１２は初めプロセッサ１の指示によ
ってレジスタ１１を選択している。データ転送時、送信
回路３から送信要求信号を信号線３０１　を通してダイ
レクト・メモリ・アクセス制御回路４に出力する。これ
に対し、ダイレクト・メモリ・アクセス制御回路４はデ
ータ転送可能なとき応答信号を信号線４０１を介して送
信回路３に返し、同時にメモリ２から送信データを１バ
イトずつ読出して、信号線２０１からバス５に入り、信
号線５０１　を経てレジスタ１１に一旦書き込む。レジ
スタ１１に書込まれたデータは信号線１１１を通してセ
レクタ１２に入り、信号線１２１　を通して送信回路３
へ転送された後、順次回線３０２へ送出される。ダイレ
クト°メモリ・アクセス制御回路４は送信データのバイ
ト数（ワード数）を計測し、送信データを所定数送り終
ったときタイミング回路１３に対して信号線４０１　を
通して指令信号を送出する。これによってタイミング回
路１３はエンド信号を信号線１３１　を通してセレクタ
１２に送出する。セレクタ１２はこのときコマンド発生
回路１４を選択し、該コマンド発生回路１４により発生
する送信終了コマンドが信号線１２１を通して送信回路
３へ送出される。

〔発明の効果〕

以上説明したように本発明はＨＤ　Ｌ　Ｃ送信装置にお
いてコマンド発生回路を設けたことにより、最終データ
転送のタイミングによってメモリからパケットの終了を
指示するコマンドをダイレクト・メモリ・アクセス制御
回路で読出す必要がなく、送信回路に直接終了コマンド
を送出でき、メモリアクセス負荷を減らすとともに、メ
モリ容量の増大を防ぐ効果がある。

【図面の簡単な説明】

第１図は本発明のＨＤＬＣ送信装置を実現する一実施例
を示すブロック図、第２図は従来方式を示すブロック図
である。

Claims (1)

【特許請求の範囲】
1. （１）プロセッサ制御のもとに、パケット送信すべきデ
   ータを格納するメモリからダイレクト・メモリ・アクセ
   ス制御回路でバスを通してデータを読出し、所定のフレ
   ームフォーマットによりパケット送信するＨＤＬＣ送信
   装置において、パケット送信すべきデータを転送するレ
   ジスタと、パケットの終了を指示するコマンドを発生す
   るコマンド発生回路と、前記レジスタと前記コマンド発
   生回路とを選択的に動作させるセレクタと、最終データ
   転送終了のタイミング検出によって前記セレクタの選択
   を制御するタイミング回路と、データを送出する送信回
   路とを有することを特徴とするＨＤＬＣ送信装置。