JPH09121207A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH09121207A JPH09121207A JP7277683A JP27768395A JPH09121207A JP H09121207 A JPH09121207 A JP H09121207A JP 7277683 A JP7277683 A JP 7277683A JP 27768395 A JP27768395 A JP 27768395A JP H09121207 A JPH09121207 A JP H09121207A
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- Japan
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- port
- control device
- communication control
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Abstract
(57)【要約】
【課題】 内部バス９におけるアクセスの競合を回避
し、ＣＰＵ５の処理能力の低下を防ぐ。 【解決手段】 送受信データを一時的に記憶するデータ
記憶手段をデュアルポートメモリ７として構成すると共
に、通信制御装置８にシリアルアクセス制御部１９を具
備し、デュアルポートメモリ７と通信制御装置８との間
の送受信データの転送においては、内部バス９を使用す
ることなく、デュアルポートメモリ７のシリアルポート
１１と通信制御装置８のシリアルアクセス制御部１９と
の間で直接的にデータの転送を行う。
し、ＣＰＵ５の処理能力の低下を防ぐ。 【解決手段】 送受信データを一時的に記憶するデータ
記憶手段をデュアルポートメモリ７として構成すると共
に、通信制御装置８にシリアルアクセス制御部１９を具
備し、デュアルポートメモリ７と通信制御装置８との間
の送受信データの転送においては、内部バス９を使用す
ることなく、デュアルポートメモリ７のシリアルポート
１１と通信制御装置８のシリアルアクセス制御部１９と
の間で直接的にデータの転送を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、外部通信回線用の
インターフェースを有し、外部通信回線との間の送受信
データに対してプロトコル処理を行うデータ転送装置に
関するものである。
インターフェースを有し、外部通信回線との間の送受信
データに対してプロトコル処理を行うデータ転送装置に
関するものである。
【０００２】
【従来の技術】近年、インターネット環境が整備されて
おり、例えばサービス総合ディジタル網（ＩＳＤＮ：In
tegrated Services Digital Network)等の通信回線を利
用して、遠く離れたシステム同士間のスムーズなデータ
通信が可能となっている。
おり、例えばサービス総合ディジタル網（ＩＳＤＮ：In
tegrated Services Digital Network)等の通信回線を利
用して、遠く離れたシステム同士間のスムーズなデータ
通信が可能となっている。
【０００３】各システムを通信回線に接続するに際し、
通信回線用のインターフェース（以下、回線Ｉ／Ｆと称
する）を有し、通信回線との間で送受されるデータに対
してプロトコル処理を行うデータ転送装置が用いられ
る。このデータ転送装置は、例えば、システムのバスに
接続されるインテリジェント通信制御ボードとして実現
される。
通信回線用のインターフェース（以下、回線Ｉ／Ｆと称
する）を有し、通信回線との間で送受されるデータに対
してプロトコル処理を行うデータ転送装置が用いられ
る。このデータ転送装置は、例えば、システムのバスに
接続されるインテリジェント通信制御ボードとして実現
される。
【０００４】従来のデータ転送装置の構成を、図５に基
づいて説明する。
づいて説明する。
【０００５】データ転送装置は、基本的に、当該装置全
体の制御を行うＣＰＵ（Central Processing Unit)５１
と、ＣＰＵ５１の動作プログラムを格納したＲＯＭ（Re
ad Only Memory) ５２と、送受信データ格納用メモリと
して用いられるＲＡＭ（Random Access Memory) ５３
と、回線Ｉ／Ｆ５６を有して通信回線との間の通信制御
を行う通信制御装置５４とを備え、これら５１〜５４が
内部バス５５にて相互接続されている。
体の制御を行うＣＰＵ（Central Processing Unit)５１
と、ＣＰＵ５１の動作プログラムを格納したＲＯＭ（Re
ad Only Memory) ５２と、送受信データ格納用メモリと
して用いられるＲＡＭ（Random Access Memory) ５３
と、回線Ｉ／Ｆ５６を有して通信回線との間の通信制御
を行う通信制御装置５４とを備え、これら５１〜５４が
内部バス５５にて相互接続されている。
【０００６】上記データ転送装置において、ＲＡＭ５３
内に格納されている送信用のデータを送信する場合の動
作を説明する。先ず、ＣＰＵ５１が、ＲＡＭ５３内に準
備された送信データのアドレスとバイト数を通信制御装
置５４に通知し、これらが通信制御装置５４内の転送ア
ドレスレジスタ５７および転送バイト数レジスタ５８に
セットされる。次に、通信制御装置５４内に内蔵された
ＤＭＡＣ（Direct Memory Access Controller ）５９に
起動がかけられ、ＤＭＡＣ５９のバス権制御装置５９ａ
よりＣＰＵ５１のバス権制御装置５１ａにバスリクエス
ト信号（以下、ＢＲ信号）が出力される。このとき、Ｃ
ＰＵ５１が内部バス５５を解放できる状態であれば、Ｄ
ＭＡＣ５９にバスグラント信号（以下、ＢＧ信号）を出
力し、これにてＤＭＡＣ５９が内部バス５５の使用を開
始する。内部バス５５を使用中、ＤＭＡＣ５９は、バス
グラントアクノリッジ信号（以下、ＢＧＡＣＫ信号）を
ＣＰＵ５１へ出力する。
内に格納されている送信用のデータを送信する場合の動
作を説明する。先ず、ＣＰＵ５１が、ＲＡＭ５３内に準
備された送信データのアドレスとバイト数を通信制御装
置５４に通知し、これらが通信制御装置５４内の転送ア
ドレスレジスタ５７および転送バイト数レジスタ５８に
セットされる。次に、通信制御装置５４内に内蔵された
ＤＭＡＣ（Direct Memory Access Controller ）５９に
起動がかけられ、ＤＭＡＣ５９のバス権制御装置５９ａ
よりＣＰＵ５１のバス権制御装置５１ａにバスリクエス
ト信号（以下、ＢＲ信号）が出力される。このとき、Ｃ
ＰＵ５１が内部バス５５を解放できる状態であれば、Ｄ
ＭＡＣ５９にバスグラント信号（以下、ＢＧ信号）を出
力し、これにてＤＭＡＣ５９が内部バス５５の使用を開
始する。内部バス５５を使用中、ＤＭＡＣ５９は、バス
グラントアクノリッジ信号（以下、ＢＧＡＣＫ信号）を
ＣＰＵ５１へ出力する。
【０００７】上記ＤＭＡＣ５９は、内部バス５５を使用
してＲＡＭ５３内の指定のアドレスから１バイト分の送
信データを読み出し、通信制御装置５４内の送信用内部
レジスタ６０に書き込む。その後、ＤＭＡＣ５９は、Ｂ
ＧＡＣＫ信号の出力を停止し、内部バス５５を解放す
る。これにて、再度ＣＰＵ５１が内部バス５５を使用で
きる状態となる。上記通信制御装置５４に取り込まれた
１バイトの送信データは、送信用内部レジスタ６０から
送信用シフトレジスタ６１に転送され、送信クロックに
合わせて１ビットずつ外部通信回線上に送信される。そ
して、送信用シフトレジスタ６１に送信データが無くな
ると、ＤＭＡＣ５９は、再度、ＢＲ信号を出力し、上記
と同様にＲＡＭ５３内の送信データを読み出して通信回
線へデータを送出し、指定のバイト数分のデータの送信
が終わるまでこの動作を繰り返す。
してＲＡＭ５３内の指定のアドレスから１バイト分の送
信データを読み出し、通信制御装置５４内の送信用内部
レジスタ６０に書き込む。その後、ＤＭＡＣ５９は、Ｂ
ＧＡＣＫ信号の出力を停止し、内部バス５５を解放す
る。これにて、再度ＣＰＵ５１が内部バス５５を使用で
きる状態となる。上記通信制御装置５４に取り込まれた
１バイトの送信データは、送信用内部レジスタ６０から
送信用シフトレジスタ６１に転送され、送信クロックに
合わせて１ビットずつ外部通信回線上に送信される。そ
して、送信用シフトレジスタ６１に送信データが無くな
ると、ＤＭＡＣ５９は、再度、ＢＲ信号を出力し、上記
と同様にＲＡＭ５３内の送信データを読み出して通信回
線へデータを送出し、指定のバイト数分のデータの送信
が終わるまでこの動作を繰り返す。
【０００８】次に、受信の場合は、ＣＰＵ５１が、ＲＡ
Ｍ５３内に準備された受信バッファのアドレスとバイト
数を通信制御装置５４に通知し、これらが通信制御装置
５４内の転送アドレスレジスタ５７および転送バイト数
レジスタ５８にセットされる。通信制御装置５４では、
通信回線より受信クロックに合わせて受信した１ビット
毎のデータが受信用シフトレジスタ６２に入力され、８
ビットのデータが確定すると、これが受信用内部レジス
タ６３に転送される。そして、ＤＭＡＣ５９に起動がか
けられ、ＤＭＡＣ５９よりＣＰＵ５１にＢＲ信号が出力
される。このときＣＰＵ５１が内部バス５５を解放でき
る状態であれば、ＤＭＡＣ５９にＢＧ信号を出力し、こ
れにてＤＭＡＣ５９が内部バス５５の使用を開始する。
内部バス５５を使用中、ＤＭＡＣ５９は、ＢＧＡＣＫ信
号をＣＰＵ５１へ出力する。
Ｍ５３内に準備された受信バッファのアドレスとバイト
数を通信制御装置５４に通知し、これらが通信制御装置
５４内の転送アドレスレジスタ５７および転送バイト数
レジスタ５８にセットされる。通信制御装置５４では、
通信回線より受信クロックに合わせて受信した１ビット
毎のデータが受信用シフトレジスタ６２に入力され、８
ビットのデータが確定すると、これが受信用内部レジス
タ６３に転送される。そして、ＤＭＡＣ５９に起動がか
けられ、ＤＭＡＣ５９よりＣＰＵ５１にＢＲ信号が出力
される。このときＣＰＵ５１が内部バス５５を解放でき
る状態であれば、ＤＭＡＣ５９にＢＧ信号を出力し、こ
れにてＤＭＡＣ５９が内部バス５５の使用を開始する。
内部バス５５を使用中、ＤＭＡＣ５９は、ＢＧＡＣＫ信
号をＣＰＵ５１へ出力する。
【０００９】上記ＤＭＡＣ５９は、受信用内部レジスタ
６３から１バイト分の受信データを読み出し、このデー
タを内部バス５５を使用してＲＡＭ５３内の指定のアド
レス領域に書き込む。その後、ＤＭＡＣ５９は、ＢＧＡ
ＣＫ信号の出力を停止し、内部バス５５を解放する。こ
れにて、再度ＣＰＵ５１が内部バス５５を使用できる状
態となる。そして、再度受信データが８ビット確定し、
受信用内部レジスタ６３へ転送されると、ＤＭＡＣ５９
は、再度、ＢＲ信号を出力し、上記と同様にＲＡＭ５３
内に受信データを書き込み、指定のバイト数分のデータ
の受信が終わるまでこの動作を繰り返す。
６３から１バイト分の受信データを読み出し、このデー
タを内部バス５５を使用してＲＡＭ５３内の指定のアド
レス領域に書き込む。その後、ＤＭＡＣ５９は、ＢＧＡ
ＣＫ信号の出力を停止し、内部バス５５を解放する。こ
れにて、再度ＣＰＵ５１が内部バス５５を使用できる状
態となる。そして、再度受信データが８ビット確定し、
受信用内部レジスタ６３へ転送されると、ＤＭＡＣ５９
は、再度、ＢＲ信号を出力し、上記と同様にＲＡＭ５３
内に受信データを書き込み、指定のバイト数分のデータ
の受信が終わるまでこの動作を繰り返す。
【００１０】
【発明が解決しようとする課題】ところが、上記従来の
構成では、内部バス５５において、ＣＰＵ５１のプログ
ラムおよびデータへのアクセスと、ＲＡＭ５３と通信制
御装置５４との間の送受信データ転送のためのＤＭＡＣ
５９のアクセスとが競合し、この内部バス５５にて生じ
る競合により、ＣＰＵ５１の処理能力が低下するという
問題がある。
構成では、内部バス５５において、ＣＰＵ５１のプログ
ラムおよびデータへのアクセスと、ＲＡＭ５３と通信制
御装置５４との間の送受信データ転送のためのＤＭＡＣ
５９のアクセスとが競合し、この内部バス５５にて生じ
る競合により、ＣＰＵ５１の処理能力が低下するという
問題がある。
【００１１】本発明は、上記に鑑みてなされたものであ
り、その目的は、上記の内部バス５５におけるアクセス
の競合を回避し、ＣＰＵ５１の処理能力の低下を防ぐこ
とができるデータ転送装置を提供することにある。
り、その目的は、上記の内部バス５５におけるアクセス
の競合を回避し、ＣＰＵ５１の処理能力の低下を防ぐこ
とができるデータ転送装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明に係るデータ転送
装置は、外部通信回線との間でデータの送受信を行う通
信制御装置と、送受信データを一時的に記憶するデータ
記憶手段と、内部バスを介して通信制御装置およびデー
タ記憶手段の動作を制御しながらデータ転送の際のプロ
トコル処理を行う中央演算処理装置（ＣＰＵ）とが、内
部バスを介して相互接続されているものであって、上記
の課題を解決するために、以下の手段が講じられている
ことを特徴としている。
装置は、外部通信回線との間でデータの送受信を行う通
信制御装置と、送受信データを一時的に記憶するデータ
記憶手段と、内部バスを介して通信制御装置およびデー
タ記憶手段の動作を制御しながらデータ転送の際のプロ
トコル処理を行う中央演算処理装置（ＣＰＵ）とが、内
部バスを介して相互接続されているものであって、上記
の課題を解決するために、以下の手段が講じられている
ことを特徴としている。
【００１３】即ち、上記データ記憶手段は、第１ポート
および第２ポートの２つのアクセスポートを有するデュ
アルポートメモリであり、第１ポートを介して内部バス
に接続されると共に、第２ポートを介して通信制御装置
と直接的に接続されており、上記通信制御装置は、デュ
アルポートメモリに対する第２ポートを介したアクセス
を制御するアクセス制御部を備えている。
および第２ポートの２つのアクセスポートを有するデュ
アルポートメモリであり、第１ポートを介して内部バス
に接続されると共に、第２ポートを介して通信制御装置
と直接的に接続されており、上記通信制御装置は、デュ
アルポートメモリに対する第２ポートを介したアクセス
を制御するアクセス制御部を備えている。
【００１４】上記の構成によれば、データ転送装置の内
部において、データ記憶手段と通信制御装置との間でデ
ータ転送が行われる場合、デュアルポートメモリとして
構成されているデータ記憶手段の第２ポートと通信制御
装置のアクセス制御部との間で直接的にデータの転送が
行われる。
部において、データ記憶手段と通信制御装置との間でデ
ータ転送が行われる場合、デュアルポートメモリとして
構成されているデータ記憶手段の第２ポートと通信制御
装置のアクセス制御部との間で直接的にデータの転送が
行われる。
【００１５】このように、データ記憶手段と通信制御装
置との間のデータ転送においては、従来のように内部バ
スを使用することがなくなるため、内部バスにおけるア
クセスの競合が生じない。これにより、中央演算処理装
置の処理能力の低下を防ぐことができる。また、アクセ
スの競合が生じる場合に必要であるバス権制御装置（従
来ではＣＰＵおよびＤＭＡＣが有する）も不要となる。
置との間のデータ転送においては、従来のように内部バ
スを使用することがなくなるため、内部バスにおけるア
クセスの競合が生じない。これにより、中央演算処理装
置の処理能力の低下を防ぐことができる。また、アクセ
スの競合が生じる場合に必要であるバス権制御装置（従
来ではＣＰＵおよびＤＭＡＣが有する）も不要となる。
【００１６】
【発明の実施の形態】発明の実施の一形態について図１
ないし図４に基づいて説明すれば、以下の通りである。
ないし図４に基づいて説明すれば、以下の通りである。
【００１７】本発明に係るデータ転送装置を適用した通
信システムの一例を、図４に示す。この通信システム
は、各端末システム１が接点入力情報等のデータを収集
し、収集したデータを、ＩＳＤＮ等の通信回線２を介し
て遠隔地のホストコンピュータ３に伝送するシステムで
ある。この中で、データ転送装置は、端末システム１の
システムバス１ａに接続されたインテリジェント通信制
御ボードとして実現されている。また、データ転送装置
は、例えば、パーソナルコンピュータの拡張スロットに
挿入されるインテリジェント通信制御ボードとしても、
或いはコンピュータシステムに外付けされる単独の装置
としても実現できる。
信システムの一例を、図４に示す。この通信システム
は、各端末システム１が接点入力情報等のデータを収集
し、収集したデータを、ＩＳＤＮ等の通信回線２を介し
て遠隔地のホストコンピュータ３に伝送するシステムで
ある。この中で、データ転送装置は、端末システム１の
システムバス１ａに接続されたインテリジェント通信制
御ボードとして実現されている。また、データ転送装置
は、例えば、パーソナルコンピュータの拡張スロットに
挿入されるインテリジェント通信制御ボードとしても、
或いはコンピュータシステムに外付けされる単独の装置
としても実現できる。
【００１８】図１に示すように、上記のデータ転送装置
は、基本的に、当該装置全体の制御を行うＣＰＵ５（中
央演算処理装置）と、ＣＰＵ５の動作プログラムを格納
したＲＯＭ６と、送受信データ格納用メモリとして用い
られるデュアルポートメモリ７（データ記憶手段）と、
外部通信回線との間の通信制御を行う通信制御装置８と
を備え、これら５〜８が内部バス９にて相互接続されて
いる。
は、基本的に、当該装置全体の制御を行うＣＰＵ５（中
央演算処理装置）と、ＣＰＵ５の動作プログラムを格納
したＲＯＭ６と、送受信データ格納用メモリとして用い
られるデュアルポートメモリ７（データ記憶手段）と、
外部通信回線との間の通信制御を行う通信制御装置８と
を備え、これら５〜８が内部バス９にて相互接続されて
いる。
【００１９】上記ＣＰＵ５は、内部バス９を介してデュ
アルポートメモリ７および通信制御装置８等の動作を制
御しながら、データ転送の際のプロトコル処理を行う。
アルポートメモリ７および通信制御装置８等の動作を制
御しながら、データ転送の際のプロトコル処理を行う。
【００２０】上記のデュアルポートメモリ７は、ランダ
ムアクセスが可能なパラレルポート１０（第１ポート）
と、シリアルクロック毎に順次アドレスをインクリメン
トしながらデータをアクセス可能なシリアルポート１１
（第２ポート）を搭載している。このデュアルポートメ
モリ７は、表示装置等に使用される一般的なものを用い
ることができ、その基本的な構成は、図３に示すよう
に、データメモリ１２、シリアルポート用メモリ１３、
パラレルポート制御部１４、シリアルポート制御部１
５、シリアルポート用転送方向レジスタ１６、シリアル
ポート用アドレスレジスタ１７、およびシリアルポート
用転送バイト数レジスタ１８から成る。
ムアクセスが可能なパラレルポート１０（第１ポート）
と、シリアルクロック毎に順次アドレスをインクリメン
トしながらデータをアクセス可能なシリアルポート１１
（第２ポート）を搭載している。このデュアルポートメ
モリ７は、表示装置等に使用される一般的なものを用い
ることができ、その基本的な構成は、図３に示すよう
に、データメモリ１２、シリアルポート用メモリ１３、
パラレルポート制御部１４、シリアルポート制御部１
５、シリアルポート用転送方向レジスタ１６、シリアル
ポート用アドレスレジスタ１７、およびシリアルポート
用転送バイト数レジスタ１８から成る。
【００２１】図１に示すように、上記通信制御装置８
は、従来内蔵されていたＤＭＡＣに代えてシリアルアク
セス制御部１９（アクセス制御部）を内蔵し、内部バス
９とは異なるシリアルアクセス信号線３０を通して、デ
ュアルポートメモリ７に対する読み出しおよび書き込み
データの転送を行うようになっている。
は、従来内蔵されていたＤＭＡＣに代えてシリアルアク
セス制御部１９（アクセス制御部）を内蔵し、内部バス
９とは異なるシリアルアクセス信号線３０を通して、デ
ュアルポートメモリ７に対する読み出しおよび書き込み
データの転送を行うようになっている。
【００２２】また、上記通信制御装置８は、図２に示す
ように、デュアルポートメモリ７との間で行われる送受
信データの転送の際の転送アドレスおよび転送バイト数
をセットする転送アドレスレジスタ２０および転送バイ
ト数レジスタ２１を備えている。
ように、デュアルポートメモリ７との間で行われる送受
信データの転送の際の転送アドレスおよび転送バイト数
をセットする転送アドレスレジスタ２０および転送バイ
ト数レジスタ２１を備えている。
【００２３】また、上記通信制御装置８は、回線Ｉ／Ｆ
２６を介して通信回線と接続されている。例えば、通信
回線がＩＳＤＮの場合、回線Ｉ／Ｆ２６は、Ｉインター
フェース（国際電信電話諮問委員会（ＣＣＩＴＴ）にお
いて勧告されているＩ．４３０に基づいたＩＳＤＮ基本
インターフェース、またはＣＣＩＴＴのＩ．４３１に基
づいたＩＳＤＮ一次群速度インターフェース）である。
２６を介して通信回線と接続されている。例えば、通信
回線がＩＳＤＮの場合、回線Ｉ／Ｆ２６は、Ｉインター
フェース（国際電信電話諮問委員会（ＣＣＩＴＴ）にお
いて勧告されているＩ．４３０に基づいたＩＳＤＮ基本
インターフェース、またはＣＣＩＴＴのＩ．４３１に基
づいたＩＳＤＮ一次群速度インターフェース）である。
【００２４】また、上記通信制御装置８は、デュアルポ
ートメモリ７から読み出された所定ビット（ここでは８
ビット）毎の送信データを格納する送信用内部レジスタ
２２と、送信用内部レジスタ２２から転送された送信デ
ータを１ビットずつシフトさせて回線Ｉ／Ｆ２６に出力
する送信用シフトレジスタ２３と、回線Ｉ／Ｆ２６から
１ビットずつ受け取った受信データをシフトしながら所
定ビット（ここでは８ビット）単位の受信データを構成
して出力する受信用シフトレジスタ２４と、受信用シフ
トレジスタ２４からの８ビットからなる転送データを格
納する受信用内部レジスタ２５とを備えている。
ートメモリ７から読み出された所定ビット（ここでは８
ビット）毎の送信データを格納する送信用内部レジスタ
２２と、送信用内部レジスタ２２から転送された送信デ
ータを１ビットずつシフトさせて回線Ｉ／Ｆ２６に出力
する送信用シフトレジスタ２３と、回線Ｉ／Ｆ２６から
１ビットずつ受け取った受信データをシフトしながら所
定ビット（ここでは８ビット）単位の受信データを構成
して出力する受信用シフトレジスタ２４と、受信用シフ
トレジスタ２４からの８ビットからなる転送データを格
納する受信用内部レジスタ２５とを備えている。
【００２５】上記の構成において、データ転送装置の送
受信動作を以下に説明する。
受信動作を以下に説明する。
【００２６】先ず、送信の場合、ＣＰＵ５が、デュアル
ポートメモリ７内に準備された送信データのアドレスと
バイト数を通信制御装置８に通知する。これにより、通
信制御装置８に内蔵されたシリアルアクセス制御部１９
に転送アドレスおよび転送バイト数がセットされる（転
送アドレスレジスタ２０および転送バイト数レジスタ２
１に設定値が記憶される）。
ポートメモリ７内に準備された送信データのアドレスと
バイト数を通信制御装置８に通知する。これにより、通
信制御装置８に内蔵されたシリアルアクセス制御部１９
に転送アドレスおよび転送バイト数がセットされる（転
送アドレスレジスタ２０および転送バイト数レジスタ２
１に設定値が記憶される）。
【００２７】次に、ＣＰＵ５よりデュアルポートメモリ
７に対してメモリリードがセットされると共に、シリア
ルアクセス制御部１９に起動がかけられる。すなわち、
図３に示すデュアルポートメモリ７において、シリアル
ポート用転送方向レジスタ１６、シリアルポート用アド
レスレジスタ１７、およびシリアルポート用転送バイト
数レジスタ１８に所望の値が設定され、これにて、デュ
アルポートメモリ７の内部で、データメモリ１２からシ
リアルポート用メモリ１３へ送信データが転送される。
起動がかけられたシリアルアクセス制御部１９からは、
デュアルポートメモリ７に対してシリアルクロックが送
出され、このシリアルクロックに合わせて、シリアルア
クセス信号線３０（図１）を通して送信データが１バイ
トずつ通信制御装置８へ転送される。
７に対してメモリリードがセットされると共に、シリア
ルアクセス制御部１９に起動がかけられる。すなわち、
図３に示すデュアルポートメモリ７において、シリアル
ポート用転送方向レジスタ１６、シリアルポート用アド
レスレジスタ１７、およびシリアルポート用転送バイト
数レジスタ１８に所望の値が設定され、これにて、デュ
アルポートメモリ７の内部で、データメモリ１２からシ
リアルポート用メモリ１３へ送信データが転送される。
起動がかけられたシリアルアクセス制御部１９からは、
デュアルポートメモリ７に対してシリアルクロックが送
出され、このシリアルクロックに合わせて、シリアルア
クセス信号線３０（図１）を通して送信データが１バイ
トずつ通信制御装置８へ転送される。
【００２８】通信制御装置８に取り込まれた送信データ
は、送信用内部レジスタ２２から送信用シフトレジスタ
２３に転送され、送信クロックに合わせて１ビットずつ
回線Ｉ／Ｆ２６を介して外部通信回線上に送信される。
そして、通信制御装置８は、指定のバイト数の送信が完
了するまで、上記の動作を繰り返す。
は、送信用内部レジスタ２２から送信用シフトレジスタ
２３に転送され、送信クロックに合わせて１ビットずつ
回線Ｉ／Ｆ２６を介して外部通信回線上に送信される。
そして、通信制御装置８は、指定のバイト数の送信が完
了するまで、上記の動作を繰り返す。
【００２９】次に、受信の場合、デュアルポートメモリ
７内に準備された受信バッファ領域のアドレスとバイト
数を通信制御装置８に通知する。これにより、通信制御
装置８に内蔵されたシリアルアクセス制御部１９に転送
アドレスおよび転送バイト数がセットされる（転送アド
レスレジスタ２０および転送バイト数レジスタ２１に設
定値が記憶される）。
７内に準備された受信バッファ領域のアドレスとバイト
数を通信制御装置８に通知する。これにより、通信制御
装置８に内蔵されたシリアルアクセス制御部１９に転送
アドレスおよび転送バイト数がセットされる（転送アド
レスレジスタ２０および転送バイト数レジスタ２１に設
定値が記憶される）。
【００３０】次に、ＣＰＵ５よりデュアルポートメモリ
７に対してメモリライトがセットされる、すなわち、図
３に示すデュアルポートメモリ７において、シリアルポ
ート用転送方向レジスタ１６、シリアルポート用アドレ
スレジスタ１７、およびシリアルポート用転送バイト数
レジスタ１８に所望の値が設定されると共に、シリアル
アクセス制御部１９に起動がかけられる。
７に対してメモリライトがセットされる、すなわち、図
３に示すデュアルポートメモリ７において、シリアルポ
ート用転送方向レジスタ１６、シリアルポート用アドレ
スレジスタ１７、およびシリアルポート用転送バイト数
レジスタ１８に所望の値が設定されると共に、シリアル
アクセス制御部１９に起動がかけられる。
【００３１】回線Ｉ／Ｆ２６を介して外部通信回線から
１ビットずつ受信クロックに合わせて通信制御装置８に
取り込まれた受信データは、受信用シフトレジスタ２４
で８ビット単位に構成されてから受信用内部レジスタ２
５に転送される。この受信用内部レジスタ２５内の受信
データは、シリアルアクセス制御部１９が出力するシリ
アルクロックに合わせて、シリアルアクセス信号線３０
（図１）を通して通信制御装置８よりデュアルポートメ
モリ７のシリアルポート１１へ転送される。そして、通
信制御装置８は、指定のバイト数の送信が完了するま
で、上記の動作を繰り返す。
１ビットずつ受信クロックに合わせて通信制御装置８に
取り込まれた受信データは、受信用シフトレジスタ２４
で８ビット単位に構成されてから受信用内部レジスタ２
５に転送される。この受信用内部レジスタ２５内の受信
データは、シリアルアクセス制御部１９が出力するシリ
アルクロックに合わせて、シリアルアクセス信号線３０
（図１）を通して通信制御装置８よりデュアルポートメ
モリ７のシリアルポート１１へ転送される。そして、通
信制御装置８は、指定のバイト数の送信が完了するま
で、上記の動作を繰り返す。
【００３２】デュアルポートメモリ７においては、シリ
アルポート１１より入力した受信データが、図３のシリ
アルポート用メモリ１３に格納されている。そして、受
信終了後、ＣＰＵ５がデュアルポートメモリ７に対し
て、シリアルポート用メモリ１３からデータメモリ１２
へ受信データを転送するように指示する。
アルポート１１より入力した受信データが、図３のシリ
アルポート用メモリ１３に格納されている。そして、受
信終了後、ＣＰＵ５がデュアルポートメモリ７に対し
て、シリアルポート用メモリ１３からデータメモリ１２
へ受信データを転送するように指示する。
【００３３】以上のように、本実施形態のデータ転送装
置は、図１に示すように、送受信データを一時的に記憶
するデータ記憶手段をデュアルポートメモリ７として構
成すると共に、通信制御装置８にシリアルアクセス制御
部１９を具備し、デュアルポートメモリ７と通信制御装
置８との間の送受信データの転送においては、内部バス
９を使用することなく、デュアルポートメモリ７のシリ
アルポート１１と通信制御装置８のシリアルアクセス制
御部１９との間で直接的にデータの転送を行う構成であ
る。
置は、図１に示すように、送受信データを一時的に記憶
するデータ記憶手段をデュアルポートメモリ７として構
成すると共に、通信制御装置８にシリアルアクセス制御
部１９を具備し、デュアルポートメモリ７と通信制御装
置８との間の送受信データの転送においては、内部バス
９を使用することなく、デュアルポートメモリ７のシリ
アルポート１１と通信制御装置８のシリアルアクセス制
御部１９との間で直接的にデータの転送を行う構成であ
る。
【００３４】これにより、内部バス９におけるアクセス
の競合が生じないので、ＣＰＵ５の処理能力の低下を防
ぐことができるとともに、従来必要であったバス権制御
装置（従来ではＣＰＵおよびＤＭＡＣが有する）も不要
となる。
の競合が生じないので、ＣＰＵ５の処理能力の低下を防
ぐことができるとともに、従来必要であったバス権制御
装置（従来ではＣＰＵおよびＤＭＡＣが有する）も不要
となる。
【００３５】尚、上記実施形態では、デュアルポートメ
モリ７の第２ポートとしてシリアルポート１１を用いて
いるが、パラレルポートを適用してもよい。上記実施形
態は、あくまでも、本発明の技術内容を明らかにするも
のであって、そのような具体例にのみ限定して狭義に解
釈されるべきものではなく、特許請求の範囲内で、いろ
いろと変更して実施することができるものである。
モリ７の第２ポートとしてシリアルポート１１を用いて
いるが、パラレルポートを適用してもよい。上記実施形
態は、あくまでも、本発明の技術内容を明らかにするも
のであって、そのような具体例にのみ限定して狭義に解
釈されるべきものではなく、特許請求の範囲内で、いろ
いろと変更して実施することができるものである。
【００３６】
【発明の効果】本発明のデータ転送装置は、以上のよう
に、データ記憶手段が、第１ポートおよび第２ポートの
２つのアクセスポートを有するデュアルポートメモリで
あり、第１ポートを介して内部バスに接続されると共
に、第２ポートを介して通信制御装置と直接的に接続さ
れており、上記通信制御装置は、デュアルポートメモリ
に対する第２ポートを介したアクセスを制御するアクセ
ス制御部を備えている構成である。
に、データ記憶手段が、第１ポートおよび第２ポートの
２つのアクセスポートを有するデュアルポートメモリで
あり、第１ポートを介して内部バスに接続されると共
に、第２ポートを介して通信制御装置と直接的に接続さ
れており、上記通信制御装置は、デュアルポートメモリ
に対する第２ポートを介したアクセスを制御するアクセ
ス制御部を備えている構成である。
【００３７】それゆえ、データ記憶手段と通信制御装置
との間のデータ転送においては、従来のように内部バス
を使用することがなくなるため、内部バスにおけるアク
セスの競合が生じないので、中央演算処理装置の処理能
力の低下を防ぐことができるという効果を奏する。
との間のデータ転送においては、従来のように内部バス
を使用することがなくなるため、内部バスにおけるアク
セスの競合が生じないので、中央演算処理装置の処理能
力の低下を防ぐことができるという効果を奏する。
【図１】本発明の一実施形態を示すものであり、データ
転送装置の概略構成を示すブロック図である。
転送装置の概略構成を示すブロック図である。
【図２】上記データ転送装置において、主として通信制
御装置内部の構成を示すブロック図である。
御装置内部の構成を示すブロック図である。
【図３】上記データ転送装置におけるデュアルポートメ
モリの構成を示すブロック図である。
モリの構成を示すブロック図である。
【図４】上記データ転送装置を適用した通信システムの
一例を示すブロック図である。
一例を示すブロック図である。
【図５】従来のデータ転送装置の構成を示すブロック図
である。
である。
１ 端末システム ２ 通信回線 ４ 通信制御ボード（データ転送装置） ５ ＣＰＵ（中央演算処理装置） ６ ＲＯＭ ７ デュアルポートメモリ（データ記憶手段） ８ 通信制御装置 ９ 内部バス １０ パラレルポート（第１ポート） １１ シリアルポート（第２ポート） １９ シリアルアクセス制御部（アクセス制御部） ２０ 転送アドレスレジスタ ２１ 転送バイト数レジスタ ２６ 回線Ｉ／Ｆ ３０ シリアルアクセス信号線
Claims (1)
- 【請求項１】外部通信回線との間でデータの送受信を行
う通信制御装置と、送受信データを一時的に記憶するデ
ータ記憶手段と、内部バスを介して通信制御装置および
データ記憶手段の動作を制御しながらデータ転送の際の
プロトコル処理を行う中央演算処理装置とが、内部バス
を介して相互接続されているデータ転送装置において、 上記データ記憶手段は、第１ポートおよび第２ポートの
２つのアクセスポートを有するデュアルポートメモリで
あり、第１ポートを介して内部バスに接続されると共
に、第２ポートを介して通信制御装置と直接的に接続さ
れており、 上記通信制御装置は、デュアルポートメモリに対する第
２ポートを介したアクセスを制御するアクセス制御部を
備えていることを特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277683A JPH09121207A (ja) | 1995-10-25 | 1995-10-25 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7277683A JPH09121207A (ja) | 1995-10-25 | 1995-10-25 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09121207A true JPH09121207A (ja) | 1997-05-06 |
Family
ID=17586855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7277683A Pending JPH09121207A (ja) | 1995-10-25 | 1995-10-25 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09121207A (ja) |
-
1995
- 1995-10-25 JP JP7277683A patent/JPH09121207A/ja active Pending
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