JPS63258140A - 汎用非同期受信機−送信機 - Google Patents

汎用非同期受信機−送信機

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JPS63258140A
JPS63258140A JP63082135A JP8213588A JPS63258140A JP S63258140 A JPS63258140 A JP S63258140A JP 63082135 A JP63082135 A JP 63082135A JP 8213588 A JP8213588 A JP 8213588A JP S63258140 A JPS63258140 A JP S63258140A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［関連の同時係属中の出願との相互関係］本出願に特に
興味のある同時係属中の出願はアラン　Ｔ、クラーク（
Ａｌａｎ　　Ｔ、Ｃ１ａｒｋ）と、ハディ　イブラヒー
ム（１（ｌＬｄｉ　　Ｉｂｒａｈｉｍ）と、アーサー　
Ｆ、ラング（ＡｒｔｈｕｒＦ、Ｌａｎｇｅ）のための「
ディジタル加入者制御器（Ｄｉｇｉｔａｌ　　５ｕｂｓ
ｃｒｉｂｅｒＣｏｎｔｒｏｌｌｅｒ）Ｊと題する、１９
８５年７月２６日に出願された米国特許出願連続番号第
７５９．６２２号と、Ｄ、ギューリック（Ｇｕｌｉｃｋ
）と、Ｔ、ｏウェル（Ｌａｗｅ　１１）と、Ｃ，クロウ
（Ｃｒｏｗｅ）のための「データプロトロール制御器（
Ｄａｔａ　　ＰｒｏｔｏｃｏｌＣｏｎｔｒｏｌｌｅｒ）
Ｊと題する、１９８７年４月３日に出願された米国特許
出願連続番号第０３４．８２２号と、Ｄ、ギューリック
と、Ｔ、ロウエルと、Ｃ，クロウのための「データリン
ク制御器の一時一パケット報告（Ｐａｃｋｅｔ−Ａｔ−
Ａ−Ｔｉｍｅ　　Ｒｅｐｏｒｔｉｎｇ　　ｉｎ　　ａＤ
ａｔａ　　Ｌｉｎｋ　　Ｃｏｎｔｒｏｌｌｅｒ）Ｊと題
する、１９８７年４月３日に出願された米国特許出願連
続番号第０３５，８１７号と、Ｄ、ギューリックおよび
Ｔ、ロウエルのための「フレキシブルマルチプレクサを
有するデータリンク制御器（Ｄａｔａ　　Ｌｉｎｋ　　
Ｃｏｎｔｒｏｌ　ｌｅｒｗｉｔｈ　　Ｆｌｅｘｉｂｌｅ
Ｍｕｌｔｉｐｌｅｘｅｒ）Ｊと題する、１９８７年４月
３日に出願された米国特許出願連続番号第０３５，６８
３号と、Ｄ、ギニーリックのための「二重ポートタイミ
ング制御器（Ｄｕａｌ−ＰｏｒｔＴＬｍＬｎｇＣｏｎｔ
ｒｏｌｌｅｒ）Ｊと題する、１９８７年４月２日に出願
された米国特許出願連続番号第０３５．６８７号とがあ
り、これらすべては本出願の譲受人に論渡された。
［発明の分野］ この発明は直列データ遠隔通信に関し、特に送信および
受ｒ先入れ先出し方式（Ｆ　Ｉ　ＦＯ）レジスタと特別
文字認識を有しかつ同期モードで選択可能に動作できる
、汎用、非同期受信機送信機に関するものである。
［発明の背景］ 公衆の「アナログ」電話回路網上のデジタル信号の送信
は遠隔通信において一般に行なわれる動作である。直列
の変調器−復調器（モデム）は典型的には回路網で送信
および受信されるデジタルデータ信号を並列から直列に
かつ直列から並列に変換する汎用非同期受信機−送信機
（ＵＡＲＴ）のようなデバイスと関連して用いられる。
産業標準のＵＡＲＴは識別番号８２５０を有するウェス
タン・ディジタル−コーポレーション（Ｗｅｓｔｅｒｎ
　　Ｄｉｇｉｔａｌ　　Ｃｏｒｐｏｒａｔｉ。
ｎ）によって製造された［非同期通信要素（Ａｓｙｎｃ
ｈｒｏｎｏｕｓ　　ＣｏｍｍｕｎＬｃａｔＬｏｎ　　Ｅ
ｌｅｍｅｎｔ）Ｊである。このＵＡＲＴは広範囲の応用
で発見されるので、ＵＡＲＴ内部の構成に依存する現存
のソフトウェアプログラムに広い基礎がある。これらの
プログラムはＵＡＲＴによって行なわれる機能を制御す
るＵＡＲＴの外部のマイクロプロセッサで実行する。そ
れゆえ、ソフトウェアの変化を必要とするであろうＵＡ
ＲＴの構造に対するいかなる修正ももし可能であるなら
避けられるべきである。
しかしながら、標準の８２５０　ＵＡＲＴが導入された
とき以来、多数の所望の特徴が８２５０ＵＡＲＴでは利
用できないと認められていた。こうして８２５０標準と
互換性のある高められたＵＡＲＴは論証された必要性を
有する。
論証されたユーティリイの特徴の中に、８２５０と互換
性のあるＵＡＲＴが同期モードで選択的に動作できるこ
とがある。同期モードでは、開始または停止ビットの必
要はなく、シたがってデータは各クロックサイクルで受
取られる。ＵＡＲＴの非同期動作は「ハンドシェイク」
および「フレ−ム」動作にかかる時間および送信にオー
バヘッドを課す開始−停止ビットをそれが要求するので
、比較的遅い。同じビット速度で非同期送信は同期送信
より約り３％少ない文字を送信する。
論証されたユーティリティの別の特徴には、８２５０と
互換性のあるＵＡＲＴが弾性バッファとして用いられる
送信および受信先入れ先出し方式（ＦＩＦＯ）を有する
ことがある。受信側弾性バッファはデータがＵＡＲＴに
よって受取られる速度とデータが処理しているデバイス
および／または記憶デバイスに送信され得る速度におけ
る変化を補償する。先行技術のＵＡＲＴでは、ユーザは
注意深くデータの受信をモニタしかつデータの受信がそ
の送信および／または記憶を「オーバラン」しないこと
を確実にしなくてはならなかった。そのようなモニタ動
作によって付加のプログラムおよび時間の不利益が課さ
れた。同様に、送信側弾性バッファはデータが回路網上
を送信し得る速度における変化を補償する。特に非同期
通信では、データ送信は複雑なプロトコルハンドシェイ
キングを要求し、遅延は避けることができない。もし弾
性バッファが利用できないなら、送信のためのＵＡＲＴ
によるデータの受信はモニタされなくてはならずかつプ
ログラムは送信の前にデータ処理の停止を引き起こさな
くてはならない。これによって処理における時間の不利
益さと同様、ソフトウェアにおいて不所望な複雑さを課
す。
８２５０と互換性のあるＵＡＲＴにおける他の所望の特
徴は、先行技術のＵＡＲＴによって発生したような受信
された文字の過度のソフトウェアのモニタ動作に依存し
ない、回路網上で受取られる「特別」文字として識別す
るためのメカニズムである。そのようなモニタ動作は時
間がかかりかつ特別なプログラムの準備を必要とする。
現在ソフトウェアを介して利用可能である別の所望な特
徴は受取られた文字におけるパリティエラーを検出する
ことである。
［発明の要約］ ８２５０標準と互換性のあるＵＡＲＴは同期または非同
期モードで選択的に動作できる。この発明の高められた
ＵＡＲＴ内のユーザアクセス可能レジスタは、動作のモ
ードを決定するためにＵＡＲＴを制御するマイクロプロ
セッサによフてセットされ得るビット位置を存する。同
期モードでは、データは各クロックサイクルごとに受信
シフトレジスタに置かれる。さらに、クロック信号は内
部で発生されたクロック信号かまたは外部のソースから
ＵＡＲＴに与えられたクロック信号のいずれかから選択
され得る。通常、同期動作では、後者の信号のみがデー
タの受信のために利用され、こはデータが受信される速
度と等しくかつ同期している。
同期モードのデータ送信では、データは内部または外部
クロックのいずれかによってクロック動作される速度で
送信シフトレジスタから送信される。データはいかなる
開始または停止フレーミングビットも必要とせずにビッ
トの定常の流れとして送信される。
この発明の高められたＵＡＲＴは４つの１０ビツトワー
ドをストアすることができる受信側の先入れ先出し方式
（ＦＩＦＯ）弾性バッファを提供する。各１０ビツトワ
ードは１つの８ビツト文字１と、１つの１ビツトパリテ
イエラーフラグと、１つの１ビツト特別文字フラグとか
らなる。
データは直列−並列シフトレジスタによるＵＡＲＴによ
って受信されかつ受信ＦＩＦＯにストアされる。割込信
号はＦＩＦＯにストアされた文字の数がユーザアクセス
可能レジスタによって特定されたしきい値レベルに到達
すると発生される。
データはマイクロプロセッサの制御の下で受信ＦＩＦＯ
から読出される。
パリティ、特別文字、フレームおよび中断チェッカはＵ
ＡＲＴによって受取られる文字をモニタしかつパリティ
エラーおよび特別文字フラグをそれに従つてセットする
。チェッカはユーザがマイクロプロセッサを介して特別
としてフラグが立てられるべき８ビツトパターンをＲＡ
Ｍの位置にストアするといった意味で、受取られた文字
が特別かどうかを決定するために高められたＵＡＲＴ上
に存在するランダムアクセスメモリ（ＲＡＭ）を利用す
る。パリティエラーを有しているかまたは特別文字のい
ずれかである文字の存在は、割込信号が発生されてユー
ザがどの文字がその割込みを引き起こしたかを識別でき
るようになるので、ユーザのアクセス可能レジスタにお
いて報告される。
送信側ＦＩＦＯバッファはこの発明のＵＡＲＴで利用さ
れる。送信並列−直列シフトレジスタは送信ＦＩＦＯか
らロードされる。ＦＩＦＯの文字の数はユーザアクセス
可能レジスタにプログラムされたしきい値数にまで下が
ると割込信号が発生され得る。
この発明の高められたＵＡＲＴは同期モード、送信およ
び受信ＦＩＦＯ、パリティおよび特別文字認識を提供し
、かつ一方で産業標準８２５０ＵＡＲＴと互換性のある
完全なソフトウェアである。
１２個のユーザアクセス可能レジスタは８２５０との完
全な互換性を維持する一方で、これらの高められた機能
の可能化および制御を可能にするビット位置を有するレ
ジスタを含む。
［好ましい実施例の詳細な説明］ 第１図を参照すると、端末装置アダプタ（ＴＡ）の統合
データプロトコル制御器（ＩＤＰＣ）１０が例示的に利
用されている。ここで引用のために援用される［ディジ
タル加入者制御器（ＡＤｉｇＬｔａｌ　　５ｕｂｓｃｒ
ｉｂｅｒ　　Ｃｏｎｔｒｏｌｌｅｒ）Ｊと題され、本出
願の譲受人に譲渡された、関係のある相互関連の同時係
属中のに出願された米国特許出願連続番号箱 において記述されているようなディジタル加入者制御器
（ＤＳＣ）１２が双方向バス１４によってＩＤＰＣＩＯ
に、すなわちＤＳＣ１２の直列ポートによってＩＤｆ’
Ｃ１０の直列バスポートに接続されて第１図に示される
。（バス１４に隣接して表わされている数字「４」は４
個の信号がバス１４上で並列に搬送されていることを示
しミこの符号はこの発明を説明する際に利用される種々
・の図面にこれより用いられる。）関連のある同時係属
中の出願で説明されたように、ＤＳＣ１２はネットワー
ク終了（ＮＴ）装置をｒＳＪインターフェイスでＴＡに
相互接続する。そうして、種々のＤおよびＢチャネルは
通信網から離されてデマルチプレクスされ、モしてＴＡ
に送られ、逆に別々のＢおよびＤチャネルは回路網を送
信するためにマルチブレクスされる。双方向データバス
１６はＤＳＣ１２とＩ　ＤＰＣ１０とを相互接続させ、
データバス１６はこれらの要素間およびマイクロプロセ
ッサ１８やリードオンリメモリ（ＲＯＭ）２０やランダ
ムアクセスメモリ（ＲＡＭ）２２の間でＢおよびＤチャ
ネル情報を搬送する。
マイクロプロセッサ１８はアドレスラッチ２４にバス１
６上でまた伝えられる（データ信号で時分割マルチプレ
クスされる）低位バイトのアドレス信号を発生しかつラ
ッチ２４にバス２６上で伝えられる上位のバイトアドレ
ス信号を発生する。
ラッチは次にこのアドレス信号をバス２８を介してＩＤ
ＰＣｌｏ、ＤＳＣ１２、ＲＯＭ２０およびＲＡＭ２２に
送る。マイクロプロセッサ１８によって発生されるクロ
ック（ＣＬＫ）と、チップ選択ＣＣ３）　　と、読出（
ＲＤ）書込（ＷＲ）信号はＩＤＰＣやＤＳＣ−ＦＲＯＭ
およびＲＡＭにそれぞれ信号ライン３０と、３２ａ−ｄ
と、３４および３６を介して搬送される。マイクロプロ
セッサ１８によって発生されるアドレスラッチ可能化（
ＡＬＥ）信号は信号ライン３６を介してアドレスラッチ
２４の可能化（Ｅ）端子に伝えられる。これらの信号の
意味および動作は当業者にとって明らかであろうのでこ
こではこれ以上説明されない。
最後に、データリンク制御器割込（ＤＬＣＩＮＴ）信号
と汎用非同期受信機送信機（ＵＡＲＴ）割込（ＵＡＲＴ
ＩＮＴ）信号はＩＤＰＣＩＯからそれぞれ信号ライン３
８および４０を介してマイクロプロセッサ１８のＩＮＴ
ＯおよびｌＮＴｌの端子に伝えられる。それらの意味お
よび動作はこれより先に説明されるであろう。
２個のライントライバ４２および４４はそれぞれＩ　Ｄ
ＰＣ１０のＵＡＲＴセクションに結合された全二重直列
データ送信および受信機能を提供するＩＤＰＣＩＯに接
続されて示される。種々の制御信号は当業者によって明
らかに理解されるであろうように第１図に例示される要
素間で伝えられることが必要とされるが、簡潔さのため
にそれら′は示されていない。
ＩＤＰＣＩＯはＩＤＰＣＩＯに接続されるマイクロプロ
セッサ１８（「局所プロセッサ」）で動作しているソフ
トウェアによって読出されかつ書込まれる内部状態およ
び制御レジスタによって制御される。一方、ＩＤＰＣレ
ジスタはメモリ２０または２２にまたは入力／出力デバ
イスにマツプされ得る。ＩＤＰＣレジスタはマイクロプ
ロセッサ１８のアドレススペースに置かれる６４バイト
ブロツクを占存する。このブロックの開始アドレスはＩ
ＤＰＣチップ選択信号を選択するために用いられるＩＤ
ＰＣｌｏの外部のアドレスデコード論理に、よって決定
される。
１個より多いマイクロプロセッサを含むシステムでは（
たとえば、ＦＰＵ　（ｒホストプロセッサ」）および局
所プロセッサを有するパーソナルコンピュータ）１局所
プロセッサのみしかＩＤＰＣレジスタをアクセスできな
い。ＩＤＰＣは２個のプロセッサがＩ　ＤＰＣ外部バス
１６上でＲＡＭ２２を共用することを可能にするために
バス仲裁ハードウェアを含むが、局所プロセッサ以外の
プロセッサがＩＤＰＣレジスタをアクセスすることがで
きるようなそれに対応する組込まれた仲裁はない。
同様に、ＩＤＰＣはＩＤＰＣ外部バス１６に接続されて
いないデバイス（ホストＲＡＭを含む）をアクセスする
ための局所プロセッサのメカニズムを提供していない。
しかしながら、「ホスト」プロセッサは局所プロセッサ
１８に要求することによってＩＤＰＣ動作を間接的に制
御することができる。これはＩＤＰＣｌｏによって与え
られるバス仲裁（メモリ共用）およびプロセッサ間割込
機構を介して達成される。この配置における説明は第２
３図と関連して以下で述べられる。
要約すると、ホストプロセッサは指令（たとえば「Ｂチ
ャネルでデータを送れ」）や関連したパラメータをＩＤ
ＰＣ外部バス１６上でＲＡＭ２２の１組の連続位置に書
込む。ＲＡＭ２２のこの部分（「メイルボックス」と呼
ばれる）は局所プロセッサ１８にソフトウェアがホスト
プロセッサからの指令がその特定のアドレスに置かれる
であろうということを「知っている」ことを除いて、Ｉ
ＤＰＣ外部バス１６上のＲＡＭの残りのものと何ら違い
はない。いずれかのプロセッサがメイルボックスをアク
セスすることが可能となるＩＤＰＣバス仲裁の動作はソ
フトウェアに対して完全に透明である。ホストプロセッ
サはメイルボックスに指令が存在しているということを
局所プロセッサに知らせるためにＩＤＰＣプロセッサ間
割込機構を利用する。局所プロセッサはホストプロセッ
サに指令の結果や状態を同様に通知し、ＩＤＰＣ外部バ
ス上のＲＡＭの予め配置きれた位置に書込み、ＩＤＰＣ
プロセッサ間割込機構を利用してホストプロセッサに割
込む。
ＩＤＰＣＩＯ内部の４個の主要な要素は第２図に示され
るが、それらはマイクロプロセッサインターフェイス（
ＭＰＩ）５０と、データリンク制御器（ＤＬＣ）５２と
、汎用非同期受信機送信機（ＵＡＲＴ）５４と、二重ボ
ートタイミング制御−器（ＤＰＴＣ）５６とである。信
号ライン５７はＭＰＩ５０によって発生されたクロック
信号をＤＬＣ５２と、ＵＡＲＴ５４と、ＤＰＴＣ５６に
伝える。双方向バス５８．６０および６２はすべての主
要ブロックのＩＤＰＣＩＯと、ＤＬＣ５２と、ＵＡＲＴ
５４と、ＤＰＴＣ５６とを相互接続させる。バス５８は
ＭＰＩ５０によって６導線アドレス信号ライン上で受信
されたアドレス信号を伝える。バス６０はＭＰＩ５０に
よって８導線デ一タ信号ラインで受信されたデータ信号
を伝える。バス６２はチップ選択（Ｃ８）、書込（ＷＲ
）　、続出（ＲＤ）信号およびパワーダウン／リセット
（ＰＤ、ＲＥＳＥＴ）信号を受取るとＭＰＩ５０によっ
て発生される制御信号を伝える。第２図に示される種々
の信号ラインを含むＵＡＲＴ５４およびＤＰＴＣ５６の
より完全な説明は第２１図ないし第２５図と関連してな
されるであろう。
ＭＰＩ５０はＤＬＣ５２とＵＡＲＴ５４とを外部マイク
ロプロセッサ１８に接続する。ＭＰ　Ｉ　５０の設計お
よび構成は従来のものであって当業者には理解できるで
あろう。したがって、ここでは説明されない。これより
先に説明されるであろうように、ＤＬＣ，ＵＡＲＴおよ
びＤＰＴＣはユーザがアクセス可能なレジスタを有する
。６４バイトのアドレススペースはＭＰＩ５０によって
３１バイトのＵＡＲＴスペースと、３２バイトのＤＬＣ
スペースと、１バイトのＤＰＴＣスペースに細分される
。個々のスペースのアドレスデコードはＵＡＲＴやＤＬ
ＣおよびＤＰＴＣの内部で行なわれる。６４バイトスペ
ースは以下のように割当てられる。
アドレス　　　　　　　使用 ００　−　３１　　　　　ＤＬＣ５２ ３２−６２ＵＡＲＴ　　５４ ６３　　　　　ＤＰＴＣ５６ ＩＤＰＣＩＯのＤＬＣ部分５２は直列バスボート（ＳＢ
Ｐ）とＩＤＰＣの３個の内部並列バス５８．６０および
６２との間の全二重インターフェイス（同時の送信およ
び受信）を提供するタスクを有する。１６バイトの受信
および送信先入れ先出し方式ＦＩＦＯバッファと２個の
外部直列メモリアクセス（ＤＭＡ）を別々に利用するこ
とによって、ＤＬＣ５２は外部メモリ２０および２２お
よびＳＢＰからとそこへのデータの動きを提供する。Ｄ
ＬＣはローレベルの（Ｉ　５０層２−）ビット向きプロ
トコル処理をこのデータ上で行なう。
支持される主要なプロトコルは５ＤＬＣと、ＨＤＬＣと
、ＬＡＰＢ　（Ｘ、２５）と、ＬＡＰＤである。
第３図はＤＬＣ５２の主要機能ブロックを強調している
ＩＤＰＣＩＯの機能ブロック図である。
ＭＰＩ５０は外部データおよびアドレスバス１６および
２８（第１図）同様、制御ライン３０．３２　ａ　ｓ　
３４．３６および３８を内部バス５８．６０および６２
（第２図）と相互接続させて示される。ＩＤＰＣＩＯの
ＤＰＴＣ５６とＵＡＲＴ５４のセクションはバス５８と
６０と６２とに接続される。ＩＤＰＣＩＯのＤＬＣ５２
の部分は第３図に示され、５個の主要な機能ブロックを
含んでいる。送信先入れ先出し方式（ＸＭＩＴ　　ＦＩ
ＦＯ）レジスタ１゛００は内部バス５８と６０と６２と
に接続される。送信機１０２はＸＭＩＴ　　ＦＩＦＯｌ
ｏｏと内部ババス５８．６０および６２と、直列バスポ
ー）　（ＳＢＰ）１０４とに接続される。
受信先入れ先出し方式（ＲＥＣＶ　　Ｆ　Ｉ　ＦＯ）レ
ジスタ１０６は内部バス５８．６０および６２１；接続
サレル。受信機１０８！；！ＲＥＣＶ　　ＦＩＦＯｌｏ
ｏと内部バス５８．６０および６２と、５ＢＰ１０４と
に接続される。送信機１０２と受信機１０８は各々状態
、指令および制御レジスタを含む。すべてのプログラム
可能レジスタおよびデータレジスタ呼ばれるＦＩＦＯの
一部分はバス５８．６０および６２を介してアクセスさ
れ得る。これらのレジスタは直接にマイクロプロセッサ
１８のメモリスペースにマツプされかつこれより先に詳
細に説明される。
直列バスポート（ＳＢＰ）１０４は直列クロック（ＳＣ
ＬＫ）信号と、送信クロックで時間でマルチブレクスさ
れた（ＸＭＩＴＣＬＫ）直列フレーム同期（ＳＦＳ）を
受取り、かつ直列バス出力（ＳＢＯＵＴ）信号を発生す
る。ＤＬＣ５２送信機および受信機部分の動作の説明に
は５ＤＬＣやＨＤＬＣやＬＡＰＢ　（Ｘ、２５）および
ＬＡＰＤのようなビット向きプロトコル（Ｂ　ＯＰ）の
理解が必要である。
ビット向きプロトコルは通信網上のデータの送信を容易
にする１組の規則および技術を提供する。
これはプロトコルの上位レベルの作業−シーケンス番号
、肯定応答など−に関しておらず、なぜならこれらは局
所プロセッサ１８上で動作するソフトウェアの責任であ
るからである。この説明はＤＬＣ５２のハードウェアに
影響を及ぼすプロトコルの局面に集中している。
ＢＯＰはパケット内のデータの送信を要求する。
パケットは独特のフラグ文字によって制限されずかつア
ドレス、いくつかの制御情報、データ自身およびエラー
検出コードを含む。アドレスはデータの送り側と受信側
を識別する。制御情報はデータの流れを管理するために
プロトコルのハイの方のレベルによって利用される。情
報フィールドに含まれ得るデータはユーザ情報である。
プロトコル制御のために用いられるパケットはしばしば
情報フィールド（すなわち唯一のオプショナルフィール
ド）を省く。エラー検出コードは周期冗長検査（ＣＲＣ
）であり、かつＤＬＣ５２はＣＣＩＴＴ−ＣＲＣコード
を利用する。アドレス、制御、データおよびエラー検査
に加えて、ＢＯＰはフラグ、ビット詰込み、および放棄
文字などの機構を採用する。以下のセクションはＢＯＰ
言葉と機能の用語集である。これらはＤＬＣ５２の説明
を通して用いられるであろう。
ビット向きのプロトコルでは、環境データがフレームで
送信される。５ＤＬＣや、ＨＤＬＣや、ＬＡＰＢ　（Ｘ
、２５）やＬＡＰＤのようなプロトコルは同じ基本フレ
ームフォーマットを共用する。
すなわち、 （以下余白） フレーム フラグ　　　　　　　アドレス　　　ｆＩ４ｒｓ　　　
　　　　情報　　　　　　検査　　　　　　　　　　フ
ラグ０１１１１１１０　　（１または　　（１または　
　けブシッナル）　シーケンス２バイト）　　　２バイ
ト）　　　　　　　　　　　　　（１６ビツト）　　　
０１１１１１１０８ビットフラグ文字はすべての上で延
べられたプロトコルと同じである。それは０１１１１１
１０である。そのビットパターンは、「ビット詰込み（
ｂｉｔ　　ｓｔｕｆｆｉｎｇ）Ｊ技術（後で述べられる
）が６個の連続の「１」がフレームのパケット部分にあ
ることを可能にしないので、パケット内で独自ではない
。フラグ文字は３個の機能を果たす、すなわち開フラグ
として、閉フラグとして、パテ９ト内の充填文字として
である。
開フラグは非フラグや非放棄文字の前に、最後の（おそ
らく唯一の）フラグとして規定される。
（放棄文字は以下に規定される。）すべての有効パケッ
トはフラグで始まらなくてはならない。開フラグはパケ
ットの開始を示す。フラグがインク−フレーム充填文字
として利用されるとき、非フラグ、非放棄文字は先行す
るフラグが開フラグとして識別され得る前に受取られな
くてはならない。
種々のＢＯＰの下位レベル間の主な違いはアドレスフィ
ールドである。すべてのアドレスは長さがバイトの整数
である。一般にアドレスは長さが１バイトか、２バイト
かまたはＮバイトであり得る。
Ｎバイトの長さのアドレスの長さはアドレスの各ガイド
での最下位ビットの値によって決定される。拡張アドレ
スビット（ＥＡ）と呼ばれるこのビットはアドレスの最
後のバイトを識別する。すべてのＮバイトの長さのアド
レスのバイトはアドレスの最後のバイトを除いて零にク
リアされるＥＡビットを有するであろう。１にセットさ
れるＥＡビットの存在はバイトがアドレスの最後のバイ
トであることを示す。アドレスフィールドの長さはショ
ートフレームの検出に影響を与える。
いくつかのプロトコルにおいて、アドレスの第１のバイ
トの第２のビット（ビット１）はフレームが指令かまた
は応答かのいずれかを示すために利用される。指令／応
答ビット（Ｃ／Ｒ）と呼ばれるこのビットはアドレスを
無効にすることなしに１または０であり得る。
制御フィールドはアドレスフィールドの直後にある。Ｄ
ＬＣ５２はパケットデータとして制御フィールドを扱う
。すなわち、ＤＬＣは制御フィールドの内容物に応答し
ていかなる行動もとらない。
制御フィールドは１または２バイトの長さのいずれかで
あり得る。制御フィールドの長さはショートフレームの
検出におけるインパクトを有する。
情報フィールドは存在するなら制御フィールドに続きか
つフレーム検査シーケンスの前にある。
情報フィールドがユーザ間で送信されているデータを含
む。情報フィールドはバイトの整数を含みかつＩＤＰＣ
ｌｏに対して６４にバイトの長さまで（アドレスおよび
制御の長さを引く）可能である。
フレームチェックシーケンス（Ｆ　ＣＳ）は１６ビツト
ワードであって、これはＣＲＣ発生器によって発生され
かつＣＲＣ検査器によってチェックされる。数学的に、
それは以下の、すなわちＸ　　［Ｘ”　＋Ｘ”　＋Ｘ’
　”　＋−＋Ｘ”　＋Ｘ＋１］をジェネレータ多項式ｘ
”　＋ｘ’　２＋ｘ５＋１によって除算した［モジュロ
２］の残り（ここでＫは含みはしないが開フラグの最後
のビットと透明さのために挿入されたビットを除いたＦ
ＣＳの最初のビットとの間に存在するフレームのビット
数である。）と ＸＩ６で乗算した後、含みはしないが開フラグの最後の
ビットとＦＣＳの最初のビットとの間の透明さのために
挿入されるビットを除いたフレームの内容物のジェネレ
ータ多項式Ｘ　！　６　＋　Ｘ　ｌ　２十Ｘ’＋１によ
って除算［モ、ジュロ２］された残り の合計［モジュロ２］の１の補数である。
閉フラグはフレームの最後のフィールドである。
それはフレームの最後を示しそしてＦＣＳが検査される
べき信号を送る。
パケットはフレームから開および閉フラグを引いたもの
である。　フレームがＤＬＣ５２によって与えられるリ
ンク上を送信されていないとき、リンクは「遊んでいる
」と言われる。リンクが遊んでいるときＤＬＣ送信器１
０２はマイクロプロセッサ１８によってプログラムされ
てすべて１のパターンを送ることができる。これはマー
ク遊び（Ｍ　Ｉ　）状態とみなされる。特に、Ｍｌは少
なくとも１５個の連続の１と規定される。
フレームの前と間に、折返しフラグがリンク上を送信さ
れ得る。これはフラグ遊び（Ｆｌ）状態とみなされ、か
つマイクロプロセッサ１８のプログラム制御によって選
択される。
ＤＬＣ受信機１０８はそれが可能化されるときインフレ
ームであると言われ、かつ第１の非フラグ、非放棄文字
は少なくとも１つのフラグを受取った後に受取られる。
インフレームは閉フラグが検出されるまで有効であって
、放棄文字が受取られるかまたはエラーが検出される。
ＤＬＣ送信機１０２は送信機が放棄シーケンスを送るよ
うに指令されていないとすると、それが開フラグを送り
初め閉フラグの最後のビットが送信されてしまうまでイ
ンフレームであると言われる。
ＤＬＣ受信機１０８または送信機１０２はそれが可能化
されてインフレームでないときはいつでもアウト・オブ
・フレームであると言われる。
少なくとも７個の連続１ビツトのいかなるパターンも放
棄文字であると言われる。放棄文字は物理的エンティテ
ィであって、動作である放棄条件と混同してはならない
。放棄条件は単に放棄と呼ばれ、以下に説明される。放
棄文字とマーク遊び条件との間には微妙な違いがあるこ
とに気付くことは重要である。折返し放棄文字は必ずし
もマーク遊び条件を構成しない。７個の１に続く０のパ
ターンの繰返し く１１１１１１１０１１１１１１１０１１１１１１１０
・・・）は一連の放棄文字であるがマーク遊びではない
。マイクロプロセッサ１８によって放棄を送るように指
令されるとＤＬＣは少なくとも１個のｒｏｌｌｌｌｌｌ
ｌＪを送る。
放棄条件はＤＬＣ受信機１０８がインフレームの間放棄
文字の検出に応答して起こる動作である。
放棄は受取られるパケットの終了と廃棄を引き起こす。
放棄はビット境界と同様バイト境界上で検出され得ると
いう点で非同期事象である。
ビット詰込み８としばしば呼ばれる零ビツト挿入／削除
はデータの透明さを与えるために用いられる技術である
。これによって、パケットデータパターンはそれらが受
信されたデータの流れの中で現われると、フラグ、放棄
またはマーク遊びとして現われることが妨げられる方法
が意味される。
フラグ、放棄およびマーク遊び条件はすべて６個以上の
連続の「１」ビットからなる。ビット詰込み技術はビッ
トごとに（開フラグの後の第１のビットからＦＣＳの最
後のビットまで）送信機１０２によって送信されるべき
パケットの内容を調べ、５個の連続の１のいかなるパタ
ーンの後にビットの流れの０を挿入し、こうして６個以
上の１がデータの流れ内に現われないことを確実にする
。代わって受信機１０８はデータの流れを調べて５個の
連続の「１」ビットに続く挿入された０を取除く。この
意味は、フラグ、放棄およびマーク遊びの発生および検
出は０の挿入および削除ユニットの回路網の側で行なわ
れなくてはならないということである。
ＢＯＰは有効パケットの最小の長さを特定する。
これは通常４個か、５個または６個のバイトである。こ
の正当な最小数のパケット内のバイトより少ないもので
受取られるいかなるフレームもショートフレームと呼ば
れ、廃棄すべきエラーと考えられる。
理論的にはフレームは特定された最小より長いいかなる
長さでもあり得る。しかしながら、実際においては最大
パケット長さはＦＩＦＯｌｏｏおよび１０６バツフアが
オーバランしないように設定されなくてはならない。こ
の長さはダイナミックであって、かつデータ呼出に基づ
いてデータ呼出土で変化することができる。そのパケッ
トがこの最大の長さを越えるいかなる受取られたフレー
ムもロングフレームと呼ばれ、エラーであると考えられ
る。ロングフレームのエラーの検出はバイトの最大の正
当な数を越えるとすぐに起こり、これは全体のフレーム
が受取られてからではない。
もし閉フラグが検出されバイトの非整数が受取られるな
ら、（すなわちフラグに先行する文字は８ビツトより少
ない）、非整数のバイトエラー条件が存在する。
バイトは昇数順に送信され、バイトの内側では最下位ビ
ット（ビットＯ）は第１に送信される。
しかしながら、Ｆｅ２はこの発明と逆に数えられかつ送
信される。
第３図に示されるように、ＤＬＣ５２の送信機部分１０
０および１０２はオフチップメモリ２２とデータ通信網
への直列ボート４０４との間にある。ソフトウェア制御
のもとでマイクロプロセッサ１８はアドレスと、制御と
、パケットの情報部分とを含むメモリ２２にデータブロ
ックを立てる。
データのこのブロックは１度に１バイト、ＤＭＡかまた
はプログラムされた入出力のいずれかを介して送信ＦＩ
ＦＯ１００に動かされる。送信機１０２は下方フラグを
送り、データのブロックを送信し、ＦＩＣ（もし選択さ
れるなら）を発生して送信し、閉フラグを送信する。デ
ータの流れの極性はそれが送信されるので所望されるの
であれば逆にされ得る。パケット間で送信機１００はプ
ログラムされてすべての１のパター′ン（マーク遊び）
かまたは折返しフラグ（フラグ遊び）を出力する。
パケットの送信は指令／制御レジスタ（ビット０）にセ
ットされている送り放棄ビットに応答して放棄シーケン
スを送ることによって終了され得る。
第４図を参照すると、ＤＬＣ５２の送信機セクション１
００および１０２のブロック図が内部バス５８．６０お
よび６２と並列−直列シフトレジスタ１１０とを相互接
続する１６バイトのＸＭＩＴ　　ＦＩＦＯｌｏｏを示す
。送信機１０２内の状態および制御レジスタ１１２はバ
ス５８．６０および６２に接続される。制御信号は第４
図には示されていないライン上で送信機１０２と状態お
よび制御レジスタ１１２の種々の要素間で搬送される。
付録のＡにはＤＬＣ状態および制御レジスタの完全な説
明が含まれている。
シフトレジスタ１１０によって発生されたデータ信号は
ライン１１４上で２：１マルチプレクサ（ＭＵＸ）１１
６に伝えられ、このマルチプレクサはまた信号ライン１
１８を介して周期冗長コード（ＣＲＣ）発生器１２０に
よって反転増幅器１２２を介して発生される信号を受取
る。ＣＲＣ発生器１２０はシフトレジスタ１１０によっ
て発生されたデータ信号をライン１４上で受取る。２：
ＩＭＵＸ１１６によって選択された信号は信号ライン１
２６を介して０ビツト挿入ユニツト１２４に伝えられる
。０ビツト挿入ユニツト１２４は信号ライン１２８を介
してシフトレジスタ１１０およびＣＲＣ発生器１２０に
伝えられるシフトクロック信号を発生する。
２：１のマルチプレクサ（ＭＵＸ）１３０は０ビツト挿
入ユニツト１２４によって発生された信号を信号ライン
１３２を介して受取りかつフラグ、放棄発生器１３４に
よって発生された信号を信号ライン１３６を介して受取
る。２：ＩＭＵＸ１３０によって選択された信号は信号
ライン１３８を介して直列バスポート１０４に伝えられ
る。ＳＢＰ２Ｏ３は０ビツト挿入ユニツト１２４とフラ
グ、放棄発生器１３４に信号ライン１４０上で伝えられ
るタイミング信号を発生する。
送信機１００および１０２の主要要素は第４図にブロッ
ク形式で示され、第５図ないし第９図と関連してより詳
細に説明される。第５図を参照すると、送信Ｆ　Ｉ　Ｆ
ＯｌｏｏはＦＩＦＯバッファ１５０と、送信バイトカウ
ントレジスタ１５２と、送信バイトカウンタ１５４と、
ＤＭＡデータ要求発生論理１５６と、しきい値比較論理
１５８とを含む。
送信バイトカウンタレジスタ１５２は読出／書込レジス
タであって、かつ内部バス５ｇ、６０および６２に接続
され信号ライン１６２を介してＦＩＦＯバッファ１５０
によって発生されるＬＯＡＤ信号を受取る。それはまた
フラグ、放棄発生器１３４によって発生された５ＥＮＤ
　　ＡＢＯＲＴ信号を信号ライン１６４を介して受取る
。送信バイトカウンタ１５４はまたＬＯＡＤおよび５Ｅ
ＮＤ　　ＡＢＯＲＴ信号を受取りかつバス１６６を介し
てレジスタ１５２に接続される。カウンタ１５４はＦＩ
ＦＯバッファ１５０によって発生されたＣ０ＵＮＴ信号
を信号ライン１６８を介して受取りかつカウンタ１５４
によって発生された５ＥＴＴＡＧ信号はＦＩＦＯバッフ
ァ１５０に信号ライン１７０を介して伝えられる。カウ
ンタ１５４によって発生される０に等しい送信バイトカ
ウンタ（ＴＢＣ−０）信号はライン１７０を介してデー
タ要求発生論理１５６に伝えられかつしきい値比較論理
１５８によって発生されるしきい値到達（ＴＨＬＤ　　
ＲＣＨＤ）信号はライン１７２を介して論理１５６に伝
えられる。論理１５８は信号ライン１７４を介してＦＩ
ＦＯバッファ１５０１：：接続されかつまた内部バス５
８．６０および６２に接続される。
ＦＩＦＯバッファ１５０は深さが１６バイトで幅が９ビ
ツトである（８個のデータビットと１個のタグビットで
、タグは「送信パケットの最後のバイト」を示す）。デ
ータはマイクロプロセッサ１８によってプログラムされ
るＦＩＦＯデータレジスタ１６０と言われるバッファの
「底」に、入出力またはＤＭＡを介してロードされる。
データはマイクロプロセッサ１８によって与えられるク
ロック速度で最も高い非充填ＰＩＦＯ１５０の位置にま
でそこから動かされる。
データは並列−直列シフトレジスタ１１０によってバッ
ファからアンロードされる。ローディングおよびアンロ
ーディング動作はマイクロプロセッサクロックに対して
非同期である。バッファ１５０はリセットですなわち放
棄が送信されたときクリアされる。バッファ１５０と関
連しているのはしきい値比較論理１５８によって発生さ
れるしきい値達成信号である。この信号はバッファ内の
バイトの数が状態および制御レジスタ１１２内のＰ　Ｉ
　ＦＯしきい値レジスタにストアされたしきい値レベル
以下であるときはいつでも活動状態である。しきい値到
達信号バッファ１５０が再びロードされるべきであるこ
との印としてデータ要求発生論理１５６に伝えられる。
しきい値到達信号はＦＩＦＯ状態レジスタビット２に報
告される。データ要求１　（ＤＲＱＩ）割込信号はＦＩ
ＦＯバッファ１°５０のレベルがしきい値レベルに立下
がったときデータ要求発生論理１５６によって発生され
る。ＤＲＱｌはＩＤＰＣｌｏの外部端子に伝えられる。
ＦＩＦＯバッファ１５０のユーザアクセス可能位置はデ
ータレジスタ１６０である。バッファ１５０はデータレ
ジスタが空かどうか（利用可能か）を反映する状態信号
を発生する。この信号のバッファ利用可能は送信ＦＩＦ
Ｏ状態レジスタ（付録Ａ）のビット３内に報告される。
ビットはデータレジスタが空のときはいつでもセットさ
れかつデータレジスタが書込まれるとクリアされかつデ
ータレジスタの真上のバッファ１は一杯である。バッフ
ァ利用可能ビットのクリアでのこの最後の規定はビット
がクリアすることを妨げ、データレジスタが次のクロッ
クサイクルで空にされるときにリセットされるだけであ
る。
もし並列−直列シフトレジスタ１１０が空のバッファか
らバイトをアンロードしようとするなら、アンダーラン
条件が存在する。これによってエラーが送信ＦＩＦＯ状
態レジスタのビット４を介して報告される。マスク可能
割込がこのビットをセットすることによって発生される
。アンダーランに応答して、放棄はＤＬＣ５２の他で発
生する。
これによって送信バイトカウントレジスタ１５２および
送信バイトカウンタ１５４が０にリセットされ、かつＦ
ＩＦＯバッファ１５０はクリアされるようになる。
送信バイトカウントレジスタ（ＴＢＣＲ）１５２は送信
されるべき（開フラグと、ＦＣＳと、閉フラグとは除く
）パケットの長さを保持する。この値は内部バス５８と
、６０と６２とを介してマイクロプロセッサ１８ソフト
ウエアによってＴＢＣＲ１５２にロードされる。ＴＢＣ
Ｒ１５２はＤＬＣ５２がリセットされたら、または放棄
が送信されたらクリアされる。ＤＬＣ送信機１０２がア
ウトオブフレームであるとき、ＴＢＣＲの内容はそれが
ＴＢＣＲに書込まれるのと同時に送信バイトカウンタ１
５４にロードされる。ＴＢＣＲの内容はまたパケットの
最後のバイト（そのようにタグが付けられた）はＦＩＦ
Ｏバッファ１５０から取除かれると送信バイトカウンタ
にままたロードされる。（これは、もしＴＢＣＲが送信
機がインフレームの間交信されるなら正しい値がＴＢＣ
にロードされることをまた確実にする。）ＴＢＣＲのロ
ーディングはもしＴＢＣＲがこのときに書込まれている
なら遅らされる。
送信バイトカウンタ（ＴＢＣ）１５４は所与のパケット
でバッファ１５０にロードされるバイトの数をカウント
するために用いられる。ＴＢＣＩ５４は送信バイトカウ
ンタレジスタからロードされバッファにロードされる各
バイトごとに１度域分される。ＴＢＣ１５４の内容が０
に達すると、ＴＢＣが０に到達するようにさせたバイト
がパケットの最後のバイトとしてタグが付けられる。こ
のタグはそのバイトの９番目のビット位置を１にセット
することによって作られる。バッファ１５９は９ビット
幅であることを思い出すとよい。９番目のビット位置は
このタグを保持するために用いられ、これはバッファを
介して最後のデータバイトとともに動く。タグはＴＢＣ
ＲからＴＢＣをロードするために用いられかつパケット
の最後はＤＬＣに示される。
データ要求発生論理１５６はデータ要求（ＤＲＱｌ）信
号を発生する。ＤＲＱＩは活動状態のときＤＮＡにバッ
ファ１５０がデータのローディングの間利用可能である
ことを示す。ＤＲＱＩ信号はＴＢＣ１５４が０でなくか
つＦＩＦＯバッファ１５０がタグの付いたバイトを含ま
ず、かつバッファ１５０のレベルがプログラムされたし
きい値より低い（Ｆ　Ｉ　Ｆｏシきい値レジスタのビッ
ト３ないし０）のとき活動状態になる。ＤＲＱｌはＴＢ
Ｃ−〇信号が発生されるかまたはバッファ１５０が一杯
になるまで活動状態のままである。この態様でバッファ
１５０のレベルがしきい値にまで下がりバッファにロー
ドされるべきデータがそれ以上パケットに存在しないと
き、ＤＲＱｌは活動状態になる。ＤＲＱＩはバッファが
完全に一杯であるかまたはパケットの最後のバイトがバ
ッファにロードされるまで活動状態のままである。これ
によってたとえＴＢＣＲ１５２がパッケージの最後のバ
イトが送信される前に書込まれたとしても、ＤＲＱＩは
タグの付いたバイトがバッファから除去されるまで非活
動状態のままであるので、１度もバッファ内の１つより
多いパケットからのデータは存在し得ないことが確実と
なる。
ＤＲＱｌはＴＢＣ１５４がリセットで０にクリアされる
のでリセットによって非活動状態に間接的にされる。Ｄ
ＲＱｌはこの場合ＴＢＣＲ１５２が書込まれる（０はな
し）や否や活動状態になる。
第６図を参照すると、データは送信Ｆ　Ｉ　ＦＯＩｏｏ
から１度に１バイト８ビツトシフトレジスタ１１０に伝
えられる。各バイトはシフトクロックの受取りによって
連続的にシフトレジスタ１１０からシフトされ、このシ
フトクロックは０ビツト挿入ユニツト１２４によって与
えられる。シフトレジスタによって発生される信号はＣ
ＲＣ発生器１２０に伝えられかつ２−１マルチプレクサ
１１６に伝えられる。
シフトレジスタ１１０はＦＩＦＯバッファ１５０からシ
フトレジスタ１１０へのデータの動きを達成するロード
制御信号を発生するのに責任がある。第１のロードはＩ
ＤＰＣまたはＤＬＣリセットの後か、またはフレームの
最後のバイト（そのようにタグが付けられた）がシフト
レジスタ１１０を離れた後に自動的に可能化にされる。
そのロードはデータのバイトがＦＩＦＯバッファの一番
上に到達するや否や起こるであろう。その後、シフトレ
ジスタ１１０はパケットの最後のバイトがロードされる
まで、レジスタ１１０に伝えられるＬＯＡＤ信号を発生
する８で除算のカウンタ１１０ａのために８番目のシフ
トクロックサイクルごとにそれ自身をロードするように
試みる。
カウンタ１１０ａはＤＬＣがリセットにあり、送信機が
遊びの状態で放棄、フラグまたはＬＣＳを送信するとき
リセットに保持される。パケットの最初のバイトがＦＩ
ＦＯバッファ１５０の一番上に到達するとそれは自動的
にシフトレジスタ１１０にロードされる。この動作はシ
フトレジスタを介してシフトクロックをゲーティングし
、かつリセット制御を８で除算のカウンタ１１０ａから
除去することを０ビツト挿入ユニツトに示す。
データはシフトクロックの立下がり端縁でシフトレジス
タ１１０からシフトされる。シフトクロックは０ビツト
挿入１２４によって発生されほぼ送信機データ速度で動
作し、０ビツト挿入ユニツトは５個の連続の１ビツトに
繞＜シフトクロックサイクルの長さを全ビット時間だけ
増加させる。
これによって０がデータの流れ内に挿入され得る（挿入
は直列−並列シフトレジスタ１１０の後で発生する。）
臨時シフトクロックサイクルの衝撃係数を変化させるこ
とを除いて、０挿入処理はシフトレジスタ１１０の動作
に何ら影響を与えない。
シフトクロックは送信機クロック（ＸＭＩＴＣＬＫ）と
同期している。送信機１０２がシフトレジスタからデー
タをシフトしていないとき（すなわち、送信機がリセッ
トか遊びのいずれかの状態でフラグを送信するか、放棄
を送信するかまたはＦＣＳを送るかするとき）、シフト
クロックは０ビツト挿入ユニツトでブロックされる。
シフトレジスタ１１０はリセットまたは放棄によってク
リアされる。
第４図を再び参照すると、ＣＲＣ発生器１２０はフレー
ムチェックシーケンス（Ｆ　ＣＳ）と呼ばれる１６ビツ
トワードを発生する。この動作を説明する数学の方程式
はこの上で記載されている。
ＣＲＣ発生器１２０の設計および構造は当業者にとって
は周知であるのでここでさらには説明されない。
並列−直列シフトレジスタ１１０およびＣＲＣ発生器１
２０によって発生される信号は２−１マルチプレクサ１
１６を介して０ビツト挿入ユニツト１２４に伝えられる
。パケットのデータ部分の間、アドレスや制御および情
報フィールドは「データ」と呼ばれ、マルチプレクサ１
１６はシフトレジスタ１１０からデータを送る。パケッ
トのデータ部分の最後のビットがシフトレジスタ１０か
らシフトされた後、ＦＣＳはもしＣＲＣ発生器が可能化
されているなら、ＣＲＣ発生器１２０から送られる。
２：ＩＭＵＸ１１６制御信号は２：ＩＭＵＸ１１６がＦ
ＣＳが実際に送信されているときを除いて並列−直列シ
フトレジスタ１１０からデータ経路を選択することを引
き起こす。
データの透明度を保つために、ＤＬＣ送信機１０２は開
フラグおよび閉フラグ（アドレス、制御、情報およびＦ
ＣＳフィールドを含む）の間のフレーム内容を調べて、
０ビツト挿入ユニツト１２４がすべての５個の連続した
１の後で０ビツトを挿入することを引き起こす。これは
フラグおよび放棄シーケンスがデータの流れの中にシミ
ュレートされていないことを確実にするために行なわれ
る。
さらに、０ビツト挿入ユニツト１２４はシフトクロック
を発生し、これは並列−直列シフトレジスタ１１０、Ｃ
ＲＣ発生器１２０、およびＭＵＸ制御信号発生器（図示
されていない）によって使用される。第７Ａ図を参照す
ると、０ビツト挿入ユニツト１２４は３ビツトカウンタ
１７６とそれに関連した論理とからなる。
３ビツトカウンタ１７６はカウント可能化入力で２：Ｉ
ＭＵＸ１１６によって発生された信号ライン１２６上で
データの流れを受取る。送信クロック（ＸＭＩＴ　　Ｃ
ＬＯＣＫ）信号はカウンタ１７６とクロック引伸し回路
１７８とに伝えられる。
結果として生じるカウンタ信号はその信号をクロック引
伸し器１７８をＡＮＤゲート１８２の入力とＯＲゲート
１８４の補数の入力とに伝えるとき、信号ライン１８０
上でカウンタ１７６によって発生される。ＡＮＤゲート
１８２はまた信号ライン１２６上でデータの流れを受取
り、ＯＲゲート１８４は第２の補数の入力で受取る。Ｏ
Ｒゲート１８４はカウンタ１２６のロード−零入力に与
えられる信号を発生する。ＡＮＤゲート１８２はライン
１３２上−１’２　：　ＩＭＵＸ１３０１．：伝えられ
る信号を発生する。
カウンタ１７６はそれがリセットされると０に自動的に
クリアされる。データの流れがライン１２６上で受取ら
れると、カウンタ１７６は１ビツトが検出されるごとに
増分されそして０ビツトが検出されるとリセット（０）
にされる。このようにしてカウンタ１７６は５個の連続
の１が挿入されて５までのみカウントする。カウンタ１
７６が５に達すると、３つの動作がとられる。すなわち
、２　：　ＩＭＵＸ１３０のデータ入力はＡＮＤゲート
１８２によって送信クロックの１サイクルでローに強制
的にされ、次のシフトクロックサイクルはクロック引伸
し器１７８によって１サイクル時間だけ長くされ、カウ
ンタ１７６はリセットされる。
（説明の目的ですべての動作は同じクロック端縁に関し
て示されており、すなわち第５の「１」ビットを０ビツ
トインサータにシフトする同じクロック端縁がカウンタ
内にそれをクロック動作させて示されており、明らかに
これはレース条件を作り出すことに気づくべきである。
これらは当業者が適切であると認める場合、遅延された
クロックを用いることによって避けられる。）データ入
力を強制的にローにすることによって、送信クロックが
依然として動作しているのでデータの流れに０が挿入さ
れる。シフトクロックを引伸ばすことによって、次のビ
ットのデータを（並列−直列シフトレジスタまたはＣＧ
Ｃ発生器のいずれかから）シフトすることは１ビツト時
間の間遅らされて、挿入された０のためのスペースを作
る。カウンタ１７６は、送信機がフラグ、放棄を送るか
、またはマーク遊びであるときはいつでもリセットに保
持される。
クロック引伸し器１７８はまた示されていない制御から
ＩＮ−ＦＲＡＭＥ信号とＲＥＳＥＴ信号とを受取る。ク
ロック引伸し器１７８は送信機クロックの条件付けされ
たものであるシフトクロックを発生する。クロックは２
つの方法でクロック引伸し器１７８によって条件付けさ
れる。まず、その衝撃係数は述べられたように変更され
得て、０ビツト挿入に備える。第２に、シフトクロック
１′＋１ はオンとオフにゲーティングされ、データが並列−直列
シフトレジスタ１１０およびＣＲＣ発生器１２０からシ
フトされるべきときを選択する。シフトクロックは新し
いパケットの第１のバイトが並列−直列シフトレジスタ
にＦＩＦＯバッファからロードされるときオンにゲーテ
ィングされる。
（このロードは自動的でかつ０ビツト挿入ユニツトに制
御信号を発生する。）クロックはＦＣＳの最後のビット
がハイになる２：ＩＭＵＸ１１６制御信号によって示さ
れるように送られるまでか、またはもしＣＲＣ発生が可
能化されていないなら（ＤＬＣ指令／制御レジスタのビ
ット５）、データの最後のビットが送られるまで（デー
タ／ＦＣ８ＭＵＸ制御がちしＣＲＣ発生が可能化されて
いたならローになっていたであろう点）オンのままであ
る。シフトクロックのオンまたはオフ状態を示す（図示
されていない）制御ラインはそのロードカウンタ１１０
ａによって使用するために並列−直列シフトレジスタ１
１０に与えられる。
ＡＮＤゲート１８２によって発生される信号は０ビツト
挿入ユニツト１２４の出力を表わしかつデータの送信ま
たはフラグ／放棄の間で選択する２：ＩＭＵＸ１３０に
送られる。ＭＵＸ１３０の制御信号はフラグ／放棄発生
器１３４によりて発生される。制御信号は２：ＩＭＵＸ
１３０が開フラグの最後のビットの後から閉フラグの第
１のビットまで０ビツト挿入ユニツト１２４によって発
生されるパケットデータ伝送を選択することを引き起こ
す。マルチプレクサ１３０はデータ伝送が明らかに選択
されていないときはいつでもフラグ／放棄発生器１３４
によって発生される信号を選択する。
第７Ｂ図に示されるフラグ／放棄挿入ユニット１３４は
２：ＩＭＵＸ１３０によってデータの流れに挿入される
フラグおよび放棄文字を発生する。
それぞれレジスタ１８８および１９０にストアされるフ
ラグ（０１１１１１１０）または放棄（０１１１１１１
１）のいずれかで並列にロードされるシフトレジスタ１
８６と、８で除算のカウンタおよび論理ロードシフトレ
ジスタ１９２と、２−１マルチプレクサ１３０への制御
信号を発生する制御論理１９４とからなる。
シフトレジスタ１８６はレジスタ１８８および１９０に
接続され、フラグまたは放棄文字のいずれかでロードさ
れ得る。レジスタ１８６の内容は送信クロックの立下が
り端縁によって最下位ビットからまずシフトされそして
信号ライン１３６を介して２　：　ＩＭＵＸ１３０の一
方入力に直列に伝えられる。
シフトレジスタ１８６はフラグまたは放棄の伝送の直前
にユニット１３４によってロードされる。
フラグは送信機がパケット（開フラグおよび閉フラグを
除く）かまたは放棄のいずれかを送っていないときはい
つでも折返しに送信される。放棄は送信放棄ビットがセ
ットされるときはいつでも（ＤＬＣ指令／制御レジスタ
（付録Ａ）のビット０）送信される。このビットはソフ
トウェアによって設定されかつクリアされる。１放棄文
字はまた送信ＦＩＦＯアンダーラン条件に応答して送ら
れる。
放棄が要求されるとそれは即座に送信される。
もし送信放棄ビットが放棄文字の送信の真中でクリアさ
れるなら、放棄文字の送信はフラグ文字の送信が始まる
前に終了するであろう。（フラグまたはマーク遊びは常
に放棄に続く。マーク遊びは２−１出力マルチブレクサ
の後に挿入されるので、フラグ／放棄挿入ユニットは常
にフラグを送ることをデフォルト（ｄｅｆａｕｌｔ）す
る。もしマーク遊びが選択されるなら（指令／制御レジ
スタのビット３）　、ＤＬＣの出力は強制的にすべて１
のパターンにされ、フラグ／放棄挿入ユニットから来る
フラグを無視する）。
連続のフラグまたは放棄が送信されているとき、シフト
レジスタ１８６は第１のフラグ／放棄の送信の後、自動
的に再びロードされる。これは８ビツトごとに起こる。
ブロック１９２内の８で除算のカウンタはこの目的で送
信クロックを割るのに用いられる。
フラグ／放棄挿入ユニット１３４はパケットの残余のビ
ットの数を示すユーザが与える値を含む３ビツトカウン
タを含む。この値はパケットの最後のＩ　ＮＦＯバイト
がＦＣＳの直前にあるとき残余のビット制御／状態レジ
スタ（付録Ａ）から転送される。カウンタは各ビットが
レジスタ１８６からシフトされるにつれ、減分される。
カウンタの内容が０に達すると、すべての残余のビット
は送信されておりかつもし可能化されるならＦＣＳと閉
フラグが送信され得る。
フラグ／放棄挿入ユニット１３４は２：１マルチプレク
サ１３０への制御信号を発生し、パケットデータまたは
フラグ／放棄が送信されるべきかどうかを示す。制御信
号は送信機がパケットデータを送っていないときはいつ
でもフラグ／放棄経路を選択する。パケットデータは開
フラグの終わりから閉フラグの始まりまで送られる。放
棄を送る（放棄ビットまたはＦＩＦＯアンダーランを送
る）要求が送信機をアウト・オブ・フレームに置く。
直列バスボー）　（ＳＢＰ）１０４は２：ＩＭＵＸ１３
０によって選択される信号を受取る。ＳＢＰはタイムス
ロット割当て、クロック選択、データ反転、送信機の可
能化およびループバックのテストに関連したいくつかの
機能を果たす。第８図は５ＢＰ１０４のブロック図であ
る。
マルチプレクサ１３０によって選択された信号はタイム
スロットマルチプレクサ（Ｔ　Ｓ　Ｍ）を通って送られ
、そこでは３１のタイムスロットのうちの１つに割当て
られるかまたはそのままで（非多重化モードと呼ばれる
）で送信される。５ＢＰ１０４はＤＳｏｌ２　（第１図
）のＳＢＰに直接に接続される。３１までのタイムスロ
ットは組合わされてフレームを囮成し、そこでデータは
第９図に示される８ビツトグループのうちの１つの間送
信される。
送信クロック制御１９８は直列フレーム同期（Ｓ　Ｆ　
Ｓ）信号とＩＤＰＣのピンに与えられる直列クロック（
ＳＣＬＫ）信号を受取る。
直列フレーム同期（Ｓ　Ｆ　Ｓ）信号（ＳＦＳ／ＸＭＩ
ＴＣＬＫビンは多重化モードでＳＦＳ入力として働くか
または非多重化モードで送信クロック入力として働くか
のいずれかである）はフレームの最初の８ビツトの位置
を示す基準を与える。送信機タイムスロットマルチプレ
クサ１９６はマイクロプロセッサ１８によってプログラ
ムされ得て（信号ラインｒＴＩＭＥ　　５ＬＯＴ　　５
ＥＬＥＣＴＩＯＮＪによって第８図に示される）、後に
付録Ａで説明されるように、ＳＢＰ制御レジスタのビッ
トエないし５を介してタイムスロットのいずれか上にデ
ータを置く。多重化モードでは、５ＣＬＫピンに与えら
れる信号は送信クロックソースを与える。このクロック
ソースは送信クロックを与えるために選択されたタイム
スロットで送信クロック制御１９８によってゲーティン
グされる。
もしタイみスロット０が選択されるなら、データは１度
に８ビツトの代わりにＳＦＳ信号が活動状態である限り
送信される。もしＳＦＳ入力が各フレームで８ビツトの
代わりに１６ビツト時間の間活動状態に保持されている
なら、送信機は８に対立するものとして１フレームあた
り１６ビツトを送り出す。これを行なうことによって、
ＤＳｏｌ−２は（１つおきのバイトごとに）２個のＢチ
ャネルの両方にデータを置くことができ、データ速度を
効果的に倍にする。非多重化モードは（ＳＢＰ制御レジ
スタで１にセットされるビットエないし５）、データは
連続的に送信される。このモードで送信クロックはＳＦ
Ｓ／ＳＭＩＴＣＬＫピン上に入力される。データは常に
送信クロックの立下がり端縁上に送信される。
データがＴＳＭ１９６を通過した後、それはプログラム
可能インバータＸＯＲゲート２００に送られる。ＳＢＰ
制御レジスタのビット０が１にセットされるなら、デー
タは状！／制御レジスタ１１２からＸＯＲゲート２００
に送られ６１　ＮＶＥＲＴ　　ＤＡＴＡ信号によって反
転されるであろう。
送信機１０２が可能化され（ＤＬＣ指令／制御レジスタ
のビット１）かつアウトφオブ・フレームであって（か
つ閉フラグまたは放棄が送られており）マーク遊びが選
択されている（ＤＬＣ指令／制御レジスタのビット３）
なら、その送信器の出力は強制的にプログラム可能デー
タインバータ２００によって発生される信号と状態／制
御レジスタブロック１１２によって発生されるＭＡＲＫ
ＩＤＬＥ信号を受取るＸＯＲゲート２０２によってハイ
にされる。
送信機１０２はＤＬＣ指令／制御レジスタ（付録Ａ）の
ビット１を介して可能化および不能化される。送信器が
不能化されるときはいつでも、５ＢＯＵＴピンは送信可
能化（ＸＭＩＴ　　ＥＮＡＢＬＥ）信号を与えると、プ
ログラム可能マーク遊びインサータ２０２によって発生
される信号を受取るトランジスタ２０４によって３状態
である。
トランジスタ２０４によって送られる信号はＩＤＰＣＩ
Ｏの直列バス出力（ＳＢＯＵＴ）端子ピンで発生される
。
ＤＬＣ５２はテストの目的でローカルループバック構成
で置かれ得る。これはＳＢＰ制御レジスタのビット３を
１にセットすることによって行なわれる。ローカルルー
プバックは５ＢＩＮと５ＢＯＵＴピン（ＳＢＯＵＴは３
状態）を離し、かつ送信機出力と受信機入力を共に接続
する。初めに説明された選択された送信機クロックは受
信クロックとして用いられる。
ＤＬＣ５２はテストの目的で遠隔ループバック構成に置
かれ得る。これはＳＢＰ制御レジスタのビット４を１に
セットすることによって行なわれる。遠隔ループバック
は送信機を不能化しかつ５ＢＩＮピンと５ＢＯＵＴビン
で受取られるものは何でもエコーする。ＩＤＢＣＩＯの
これらの局面の完全な説明に関しては付録Ａを参照すべ
きである。
ＬＤＣ５２に関連して、送信機１０２はいくつかのユー
ザの目に見える状態および制御レジスタが示される。機
能ブロック１１２に含まれるこれらのレジスタは付録Ａ
で詳細に説明され、ＤＬＣ送信機１０２を構成するため
用いられる、特定の動作を起こし、状態を報告しかつ割
込を発生する。
これすべてのレジスタは局所マイクロプロセッサ１８に
よってアクセスされ得る。それらのいずれもホストプロ
セッサによってはアクセスされ得ない。
第４図には示されていないが、種々の制御および状態信
号ラインはそこに示されるＤＬＣ送信機１０２の要素と
状態および制御レジスタブロック１１２とを相互接続す
る。これらの信号ラインは従来のものであるので、それ
らが接続される要素の制御能力については当業者はよく
理解できるであろう。したがって、ブロック１１２の設
計および構成またはＩＤＰＣＩＯによって採用される他
の類似の制御および状態ブロックはここで入念には説明
されない。第３図を再び参照すると、ＤＬＣ５２の受信
部分１０６および１０８は直列バスポート（ＳＢＰ）１
０４から直列データを取り、それを処理しオフチップメ
モリ２２にそれが送られるようにする。専用ハードウェ
アモジュールはそれが受取られるとデータの各フレーム
でビットレベルの動作（マーク遊び検出、データ反転、
フラグ／放棄認識、Ｏビット削除、ＣＲＣチェックおよ
びアドレス認識）を行なうために利用される。
１６ビツトの深い受信ＦＩＦＯ１０６はマイクロプロセ
ッサ１８によって行なわれるビット速度依存の処理と１
パケツトごとの処理との間のバッファとして利用される
。データはＤＭＡまたはマイクロプロセッサ１８制御の
いずれかによって受信１０６Ｆ　Ｉ　ＦＯからメモリ２
２に動かされ得る。
第１０図を参照すると、ＤＬＣ５２の受信機セクション
０１６および１０８のブロック図は内部バス５８．６０
および６２と３個のシフトレジスタ２０８．２０９およ
び２１０とを相互接続する１６バイト＋７）ＲＥＣＶ　
　ＦＩＦＯ１０６を示す。
ＤＬＣ受信機１０８内の状態および制御レジスタ２１２
はバス５８．６０および６２に接続される。
状態および制御信号は第１０図に示されていないライン
上で受信機１０８および状態および制御レジスタ２１２
の種々の要素にまたその要素から送られる。
直列パスポート１０４は直列バス入力（ＳＢＩＮ）端子
からデータ信号を受取りこれはシフトレジスタ２１２に
送られる。フラグ検出、放棄検出ユニット２１４はシフ
トレジスタ２１２に接続される。シフトレジスタ２１２
は信号ライン２１６を介してデータ信号の移動の間シフ
トレジスタ２１０に接続される。
５ＢＰ１０４によって発生されて回収されたＤＡＴＡ　
　ＩＮＰＵＴ　　ＣＬＯＣＫ信号ははビット削除、ビッ
トカウント、ショートフレームエラーユニット２１８に
信号ライン２２０を介して送られ、そこではまたライン
２１６上てデータ信号が受取られる。シフトレジスタ２
１２はまた回収したＤＡＴＡ　　ＩＮＰＵＴ　　ＣＬＯ
ＣＫ信号をライン２２０上で受取る。周期冗長コード（
ＣＲＣ）チェッカ２２２はライン２１６上でデータ信号
を受取り、またビット削除、バイトカウント、ショート
フレームエラーユニット２１８によって発生されたクロ
ックを信号ライン２２４を介して受取る。シフトレジス
タ２１０はまたライン２２４上でクロック信号を受取る
。アドレス検出ユニット２２６はレジスタ２０８および
２１０に接続される。
第１０図のブロック形式で示される受信機１０６および
１０８の主な要素は第１１図ないし第１８図と関連して
詳細に説明されるであろう。第１１図を参照すると、受
信機１０８のハードウェアブロックはデータがユニット
を介して受信機部分直列バスポート１０４からＲＥＣＶ
　　ＦＩＦＯ１０６（第１０図を参照）に流れるように
論じられる。受信機１０２はデータ速度をＤＣから２．
０４８メガヘルツまで支持しなくてはならない。このた
め、受信されたデータパケットを処理するソフトウェア
上のリアルタイムの事象の影響を最小にするために受信
機の設計において注意が払われる。この発明のＤＬＣ５
２は全体のパケットを受信しそれをもし直列メモリアク
セス（ＤＭＡ）が用いられるなら、マイクロプロセッサ
１８の反転なしにオフチップメモリ２２に送る。パケッ
ト状態情報はパケットが完全にメモリ２２に移動された
ときにパケットごとに報告される。この遅延された状態
報告メカニズムの説明は第２７図と関連してこれより後
になされる。
直列パスポート（ＳＢＰ）１０４の受信機部分はＩＤＰ
ＣＩＯの５ＮＩＮピンから直列データを受取りかつそこ
からフラグ／放棄績出ユニット２１４および０ビツト削
除ユニツト２１８への信号を発生する。ＳＢＰの受信側
はデー、ツクの３つの動作を実行する。すなわち、マー
ク遊び検出と、プログラム可能データ反転とタイムスロ
ットデマルチプレクスである。第１１図は５ＢＰ１０４
の受信側部分のブロック図である。データはＩＤＰＣｌ
ｏの端子ピンで与えられる直列クロック（ＳＣＬＫ）信
号の立上がり端縁によって受信側ＳＢＰにクロック動作
される。この信号はマーク遊び検出器２３０のクロック
入力端子（ＣＬＫ）とタイムスロットデマルチプレクサ
（ＴＳＤ）２３２のクロック入力端子に送られる。トラ
ンジスタ２３４は５ＢＩＮ端子とマーク遊び検出器２３
０のカウント可能化（ＳＮＴ　　ＥＮＥＢＬＥ）入力端
子に接続される信号ライン２３６とを相互接続する。ト
ランジスタ２３４は５ＢＩＮ端子で与えられるデータ信
号が信号ライン２３６上で送られることを引き起こし、
ＲＥＣＥＩＶＥＲＥＮＡＢＬＥ信号を受取る。そのＲＥ
ＣＥＩＶＥＲＥＮＡＢＬＥ信号は付録Ａで述べられるよ
うに状態および制御レジスタ２１２によって発生される
。
マーク遊び検出器２３０仁また補数にされた入力でＩＮ
−ＦＲＡＭＥ信号を受取りかつ補数にされた入力でライ
ン２３６に送られるデータ信号を受取る。
マーク遊び検出器は受信機１０８がフレームの外にある
ときはいつでも１５以上の連続の１ビツトの存在の間ラ
イン２３６を介して受取られるデータの流れを調べる。
マーク遊びの検出は受信機がフレームの外に出た後に起
こらなくてはならず、これは反転されたデータリンク（
すべて１に反転される）上のインフレームの間１５個以
上の０の有効データパターンがマーク遊び条件をシミュ
レートするからである。マーク遊び検出ユニット２３０
はカウンタからなり、これは非活動状態であるインフレ
ーム信号によって可能化され、それが到着すると各１ビ
ツトをカウントし、到着する各０ビツトによってリセッ
トされ、それが１５個の１をカウントするとマーク遊び
支持信号を発生し、０が受取られるまでその支持を維持
し、ハードウェアまたはソフトウェアリセットによって
クリアされ、受信機１０８がインフレーム信号を受取っ
てインフレームになるとクリアされて不能化される。
マーク遊び条件の検出は受信リンク状態レジスタ（付録
Ａ）にビット０を設定する。もし可能化されたなら、割
込がこのビットの負から正への推移に応答して発生され
る。
ＸＯＲゲート２５８を含むプログラム可能データインバ
ータは信号ライン２３６を介してデータ信号を受取りか
つＩＮＶＥＲＴ　　ＤＡＴＡ信号を受取り、その受取り
によってビットごとに受信さたデータの反転を引き起こ
す。ＩＮＶＥＲＴ　　ＤＡＴＡはまた付録Ａに説明され
るように状態および制御レジスタ２１２によって発生さ
れる。ＳＢＰ制御レジスタ（付録Ａ）におけるビット０
の設定はこの発明の基となっている。
タイムスロットデマルチプレクサ２３２はＸＯＲゲート
２３８の出力で発生された信号と直列フレーム同期装置
（Ｓ　Ｆ　Ｓ）信号を受取る。タイムスロットデマルチ
プレクサ（ＴＳＤ）２３２は２つのモード、すなわち多
重化または非多重化モードの１つで動作し得る。ＴＳＤ
３２のタイミング図は第１２図を参照すべきである。多
重化モード（ＳＥＰ制御レジスタ（付録Ａ）のビットエ
ないし５によって選択される）のとき、入ってくるデー
タは２４ビツトの長さのフレームの３１個までの８ビッ
ト長さのタイ云スロットの１つの間有効である。状態／
制御レジスタブロック２１２は付録Ａで説明されるよう
なＳＢＰ制御レジスタのビットエないし５に基づいたＴ
ＳＤ２３２によって受取られたｒＣＨＡＮＮＥＬ　　５
ＥＬＥＣＴＪと示される信号を発生する。ＩＤＰＣｌｏ
の直列フレーム同期／送信クロック（Ｓ　Ｆ　Ｓ／ＸＭ
　Ｉ　ＴＣＬＫ）ピンはフレームの最初の８ビツト時間
の間活動状態であるフレーム同期パルス（Ｓ　Ｆ　Ｓ）
を受取りかつフレーム境界を規定する。活動状態のタイ
ムスロットはＳＢＰ制御レジスタのビットエないし５に
よって選択される。タイムスロット０はデータが１度に
８ビツトより多いビットを受取られ得る特別の場合とし
て処理される。タイムスロット０が選択されると、デー
タはＳＦＳが活動状態にある限り受取られる。これによ
ってたとえば、１６ビツトのデータが各フレームで受取
られ得る。もしＤＳＣ１２が同じパケット辷属するデー
タを受取るために両方のＢチャネルを利用したなら（す
なわちデータの速度を２倍にする）、それはそのＳＢＰ
の両方のチャネル０と１上でＩＤＰＣにデータを送るで
あろう。ＳＦＳパルスを１６ビツトの時間に延ばすと、
ＩＤＰＣＩＯは同じパケットの部分としてすべての１６
ビツトを（そのチャネル０上で）受取るであろう。
非多重化モードでは、データは連続の流れとしてＴＳＤ
２３２によって受取られ５ＣＬＫによってクロック動作
される。非多重化動作はＳＢＰ制御レジスタのビット１
ないし５をセットすることによって選択される（付録Ａ
を参照）。このモードでは、ＳＦＳ／ＸＭＩＴＣＬＫ入
力は受信機１０８によって用いられない（それは送信機
によって送信クロック入力として利用され、別々の受信
および送信クロックを与える）。
ＴＳＤ２３２によって発生され、選択されたデータ信号
はＴＳＤ２３２のＤＡＴＡ出力端子で発生されかつＳＦ
Ｓまたは５ＣＬＫのいずれかの用いらレタクｏ−）りは
ＲＥＣＥＩＶＥ　　ＣＬＯＣＫ出力端子で発生される。
第１３図を参照すると、フラグ／放棄検出ユニット２１
４はＴＳＤ２３２のデータ出力端子に接続される８ビツ
トシフトレジスタ２４０を含む。
直列受信データはレジスタ２４０によって受取られる５
ＣＬＫの立上がり端縁でシフトされる。シフトレジスタ
２４０の内容は比較器２４２と２４４によってそれぞれ
フラグまたは放棄文字のいずれかが存在するとテストさ
れる。テストはビットがシフトレジスタにシフトされる
ごとに行なわれる。放棄検出の場合、最初の７ビツトの
みがテストされる。比較器２４２および２４４はそれぞ
れライン２４６および２４８上で信号を発生し、それぞ
れフラグまたは放棄文字の検出を示す。フラグ／放棄検
出ユニット２１４はまた比較器２４２とシフトレジスタ
２４０に接続される２４４とを含む。
フラグ／放棄検出ユニット２１４はＤＬＣの５ＢＰ１０
４の受信および送信側とショートフレームバイトカウン
タ２６０とによって受取られるＩＮ−ＦＲＡＭＥ信号を
発生する。インフレーム信号はフラグ文字がシフトレジ
スタ２４０に存在するとき発生され、８ビツト時間経過
してフラグも放棄文字もシフトレジスタ２４０内に存在
しない。
シフトレジスタ２４０の内容はライン２１６上で０ビツ
ト削除ユニツト２１８に伝えられる。８で除算のカウン
タ２５０はバイト境界信号を発生するために用いられる
。カウンタ２５０は８で除算する５ＣＬＫ信号を受取り
、ＢＹＴＥ　　ＢＯＵＮＤＡＲＹ信号を発生する。カウ
ンタ２５０はライン２４６上に伝えられるフラグ検出信
号を受取ることによってリセットされる。
リセットされると、シフトレジスタ２４０は間違ったフ
ラグまたは放棄検出を避けるためにすべて０にセットさ
れる。
有効データパターンがフラグまたは放棄のいずれかとし
て検出されることを避けるために、ビット詰込みと呼ば
れる技術が用いられる。送信機は開フラグおよび閉フラ
グ（排他的）の間でデータの流れを調べる。もし連続し
た５個の１ビツトが検出されるなら、０が５番目の１の
後に挿入される。受信機のビット削除ユニットはこの加
えられた０を取除く。第１４図は０ビツト削除ユニツト
のブロック図を示す。
第１４図を参照すると、０ビツト削除バイトカウントと
ショートフレームエラーユニット２１８０ビツト削除ユ
ニツト２５２が示される。シフトレジスタ２４０から受
取られたデータは信号ライン２１６を介して０ビツト削
除ユニツト２５２に伝えられる。３ビツトカウンタ２５
４はライン２１６上でデータを受取り、同様に５ＢＰ１
０４によッテ発生されるＲＥＣＥＩＶＥ　　ＣＬＯＣＫ
を受取る。信号ライン２１６はカウンタ２５４のカウン
ト可能化（ＣＮＴ　　ＥＮＡＢ）入力端子とその補数の
クリア（ＣＬＲ）入力端子に接続される。
Ｃ０ＵＮＴ　　ＮＯＴ　　ＥＱＵＡＬ　　Ｔｏ　　５　
（ＣＮＴ−５）信号はＡＮＤゲート２５６とカウンタの
補数のクリア（ＣＬＲ）入力に伝えられるカウンタ２５
４の出力で発生される。ＡＮＤゲート２５６はまたＲＥ
ＣＥＩＶＥ　　ＣＬＯＣＫ信号と補数の入力でＲＥＳＥ
Ｔ信号とを受取る。
カウンタ２５４はライン２１６で受取られたデータの５
個の連続の１の存在でＣＮＴ−５信号を一発生する。も
しこの事象が発生するなら、次のビットはデータの流れ
から削除される（通常０）。
削除はＡＮＤゲート２５６によって発生される受信シフ
トクロック信号において受信クロックを１クロックサイ
クル引伸ばすことによって行なわれる。受信シフトクロ
ックはライン２４６上でフラグ信号を受取り受信文字ク
ロック（フラグ文字の受信に同期化される）を発生する
８で除算のカウンタ２５８によって受取られる。受信シ
フトクロックおよび受信文字クロック信号は直列−並列
シフトレジスタ２１０と、ユニット２１８の受信、（イ
トカウンタ部分とＣＲＣチェッカ２２２に信号ライン２
２４を介して伝えられる。
第１５図を参照すると、ユニット２１８のシジートフレ
ームバイトカウンタ２６０　（ＳＦＢＣ）は直列−並列
シフトレジスタ２１０に到達した文字の数ヲカウントす
る、ＲＥＣＥＩＶＥ　　５ＨＩＦＴ　　ＣＬＯＣＫ信号
をクロック人カモ受取る４ビツトダウンカウンタ２６２
を含む。４ビツトダウンカウンタ２６２はまた内部バス
５８．６０および６２で受取られた最小パケットサイズ
値をストアするレジスタ２６４を含む。レジスタ２６４
の内容はダウンカウンタ２６２に伝えられ、そこではそ
れがロード端子に与えられる。カウンタ２６２はＡＮＤ
ゲート２６６に伝えられるＣ０ＵＮＴ　　ＮＯＴ　　Ｅ
ＱＵＡＬ　　Ｔｏ　　ＺＥＲＯ（ＣＮＴ−０）信号を発
生する。ＡＮＤゲート２６６はまた受信１６バイトＦＩ
ＦＯ１０６によって発生されるＲＥｃＥＩＶＥ　　ＢＹ
ＴＥ　　Ｃ０ＵＮＴＧＲＥＡＴＥＲＴＨＡＮ　　ＺＥＲ
Ｏ（ＲＥＣＶＢＹＴＥ　　ＣＮＴ−０）信号とＩＮ−Ｆ
ＲＡＭＥ信号とを受取る。もしフレームが１つのフラグ
で終わるなら、そして受取られるバイトの数が最小パケ
ットサイズレジスタでプログラムされた値より小さく、
かつデータがＦＩＦＯに置かれているなら（受信バイト
カウンタ０）、ショートフレームエラー信号がＡＮＤゲ
ート２６６によって発生される。
ＣＲＣチェッカ２２２は実際に送信機のＣＲＣ発生器１
２０と同一であり、したがってさらに説明はされない。
第１６図は直列−並列シフトレジスタ２０８．２０９お
よび２１０と、ＲＥＣＶ　　ＦＩＦＯ１０６と、アドレ
ス検出ユニット２２６の相互接続を示す。０ビツト削除
ユニツト２５２によって修正されたデータの流れは直列
のデータの流れを８ビツトバイトに変換する８ビツトレ
ジスタ２０８．２０９および２１０を含む２４ビツトシ
フトレジスタに伝えられる。シフトレジスタ２０９およ
び２１０の１６ビツト内容は比較のためにアドレス検出
ユニット２２６に並列に呈示される。１バイトアドレス
でシフトレジスタ（レジスタ２１０）の最初の８ビツト
のみが比較される。シフトレジスタの内容は１度に１バ
イト受信ＦＩＦＯ１０６に並列に伝えられる。直列−並
列シフトレジスタ２０８．２０９および２１０のＬＯＡ
Ｄ　　ＣＯＮＴＲｏＬ部分２６８はデータをＦＩＦＯバ
ッファ１０６に書込むＬＯＡＤ制御信号を発生する。
直列データは受信シフトクロックの立上がり端縁でシフ
トレジスタ２０８と２０９と２１０とにクロック動作さ
れるライン２１６上で受信される。
受信シフトクロックはデータがシフトレジスタにシフト
されるべきときのみ活動状態である。シフトレジスタ２
０８と２０９と２１０はＲＥＣＶＦＩＦＯ１０６への３
つの出力経路を有する。第１の出力経路２７０は最下位
バイト（最初に受取られたもの）をＲＥＣＶ　　ＦＩＦ
Ｏに移動する。
パケット内の最後のバイトを除くすべてがこの経路を通
ってＲＥＣＶ　　ＦＩＦＯに移動する。第２の出力経路
２７２と第３の出力経路２７３はパケットの最後のバイ
トをＦＩＦＯに（もしＦＣＳがパケット内に存在するな
らＦＣＳの最後のバイトを含む）に動かすために利用さ
れる。
ロード制御２６８は５ＢＰ１０４によって発生されるＲ
ＥＣＶ　　ＣＨＡＲＣＬＯＣＫ信号を受取りかつそれぞ
れシフトレジスタ２０８．２０９オヨび２１０とＲＥＣ
Ｖ　　ＦＩＦＯバ”ｔ　７　ｙ　１０６に伝えられるラ
イン２７４と２７６上でロード信号を発生する。ロード
制御２６８はまた残余ビット制御／状態レジスタ（付録
Ａ）によって受取られる残余ビットカウント信号を発生
する。シフトレジスタ２０８．２０９および２１０から
ＲＥＣＶ　　ＦＩＦＯバッファ１０６へのデータの動き
は０ビツト削除ユニツト２５２の８で除算のカウンタ２
５８によって発生される受信文字クロック信号の立上が
り端縁によって可能化される。パケットのアドレスが整
合されるかまたはアドレス検出が不能化されると仮定す
ると、ロードはマイクロプロセッサ１８から受取られた
クロックの次の同期北端繰上に起こる（付録Ａを参照）
。もしＲＥＣＶ　　ＦＩＦＯバッファ１０６の１番上の
上のバイトがロードが起こるべきときに空であるなら、
そのロードは遅延されかつ各連続のマイクロプロセッサ
１８クロツクサイクル上で再び試みられる。
もしロードが次（７）ＲＥＣＥＩＶＥ　　５ＨＩＦＴＣ
ＬＯＣＫの受信の前に起こらないなら、オーバランエラ
ーが起こる。
パケットがフラグか、放棄かまたはロングフレームエラ
ーで終結すると、パケットの最後のバイトが直列ＲＥＣ
Ｖ　　ＦＩＦＯ１０６に移動される。
たとえば閉フラグが検出されるときに、シフトレジスタ
２０９および２１０に２バイトのデータが依然として存
在し、かつもしあるなら残余ビットエないし８）がシフ
トレジスタ２０８に左寄せされて置かれる。閉フラグが
検出されるときに、ＦＣＳはシフトレジスタ２０９およ
び２１０の初めの１６ビツトに置かれる。残余ビット（
工ないし８）はシフトレジスタ２０８の最後の８ビツト
に置かれる（左寄せされる）。閉フラグが検出されると
、以下の動作がとられる。
残余ビットカウントは残余ビット制御／状態レジスタで
蓄えられる。
シフトレジスタ２０８の最後の８ビツトのデータは次に
残余ビットカウンタが８に達するまでシフトされる。
もしＦＣＳがＲＥＣＶ　　ＦＩＦＯ１０６に置かれるべ
きでないなら、シフトレジスタ２０８の最後の８ビツト
の内容は経路２７３を介してＦＩＦＯにロードされかつ
パケットの最後のバイトとタグが付けられる。
もしＦＣＳがＲＥＣＶ　　ＦＩＦＯ１０６に置かれるべ
きなら、シフトレジスタの最後の８ビツトが経路２７３
を介してＰＩＦＯにロードされ、ＦＣＳの２バイトが経
路２７０および２７２を介してＦＩＦＯに移動され、Ｆ
ＣＳの最後のバイトがタグを付けられる。
いずれかのデータの前でフラグまたは放棄で終結するい
かなるパケットもＦＩＦＯにロードされており、以下に
説明されるようにバイトカウンタの内容は０であり、こ
の場合いかなるデータもＲＥＣＶ　　ＦＩＦＯ１０６に
置かれ得ない。シフトレジスタ２０８と２０９と２１０
の内容は単に無視され、これは次のパケットの最初の１
６ビツトによってクリアにされるであろう。
アドレス検出ユニット２２６は受信機１０８にアドレス
されるパケットを識別するために用いられる。状態／制
御レジスタ２１２を介してプログラムすることに依存し
ているので、各受取られたパケットの最初のまたは２バ
イトは５個のアドレスレジスタ（４個はユーザがプログ
ラム可能で１つは同報通信である）に対して比較される
。もし入ってくるパケットのアドレスフィールドがアド
レスレジスタの１つと整合し、可能化されるなら、パケ
ットが受取られる。もしいかなる整合も起こらないなら
、パケットは廃棄され、受信機はフラグを探す状態に再
び入る。受信機が過程できる状態は第２０図に関連して
これより後に述べられる。
アドレス検出ユニット２２６は第１７図に例示され、か
つ５個の比較ユニット２７８．２８０．２８２．２８４
および２８６を含む。最初の４個の比較ユニット２７８
ないし２８４はプログラム可能１６ビツトアドレスレジ
スタと２バイトの比較器を含む。最後の比較ユニット２
８６（同報通信）はすべて１を含むレジスタと２バイト
の比較器からなる。制御要素２８８はＲＥＣＶ　　ＣＨ
ＡＲＣＬＫ信号を受取りかつ要素２１２内のアドレス制
御レジスタに接続される。その特定の認識ユニットをオ
ンまたはオフにする可能化ビットは各比較ユニットに関
連している。これらのビットはアドレス制御レジスタ（
付録Ａ）内にある。もしすべての５個の可能化ビットが
クリアにされるならら（不能化されるなら）、受信機１
０８はすべてのパケットを受取るであろう。アドレス制
御レジスタのビット５はアドレスの長さが１バイトかを
選択する。もし１バイトのアドレス指定が選択されるな
ら、１ビツトのアドレスレジスタのうち最下位の８ビツ
トかまたは最上位の８ビツトかがアドレス制御レジスタ
のビット７によって選択されるように比較において利用
される。また、アドレス制御レジスタのビット６はすべ
てのアドレスの第１のバイトの第２のビット（ビット１
）が無視されることを引き起こす。これはいくつかのＢ
ＯＰがこのビット位置を用いてパケットが指令であるか
または応答（Ｃ／Ｒ）を示すので必要とされる。この無
視Ｃ／Ｒビット制御ビットがセットされるとすべてのア
ドレスの第１のバイトのビット１が気にしないものであ
るとみなされる。アドレス制御レジスタの完全な説明は
付録Ａを参照されたい。
アドレス比較は直列−並列シフトレジスタ２０９および
２１０が開放フラグに引き続いて１６ビに ットを受取っときに起こる。入ってくるアドレスと整合
させる特定の比較器の一致は付録Ａに説明される割込ソ
ースレジスタのビット０ないし２で報告される。この状
態はパケットの最後のバイトがＲＥＣＶ　　ＦＩＦＯ１
０６から読出されると報告される。
第１８図を参照すると、受信Ｆ　Ｉ　ＦＯ１０６は直列
−並列シフトレジスタ２０８．２０９および２１０と内
部バス５８．６０および６２とを相互接続し、ＲＥＣＶ
　　ＦＩＦＯバッファ２９０と、受信バイトカウンタ２
９２と、４段階受信バイトカウンタ２９４とデータ要求
制御論理２９６とからなる。
受信バイトカウンタ２９２は読出／書込レジスタであっ
て、内部バス５８．６０および６２に接続され、かつシ
フトレジスタロード制御２６８によって発生されるＬＯ
ＡＤ信号を受取る。
４段階受信バイトカウンタ２９４はリードオンリレジス
タであって、内部バス５８．６０および６２に接続され
、かつＦＩＦＯバッファ２９０のデータレジスタ部分２
９８からＥＮＤ−ＯＦ−ＦＲＡＭＥ　　ＴＡＧ信号を受
取る。
ＥＮＤ−ＯＦ−ＦＲＡＭＥ　　ＴＡＧ信号は第２７図に
関連してこれより後に説明されるであろう受信バイトカ
ウンタ２９４によって採用される４段階遅延された状態
報告メカニズムによって利用される。
受信ＦＩＦＯバッファ２９０は３２バイトの深いバッフ
ァであって、これは直列−並列シフトレジスタ２０８お
よび２１０から「１番上」でロードされそしてマイクロ
プロセッサ１８またはＤＭＡによってデータレジスタ２
９８を介して１番下でアンロードされる（第１６図と関
連したデータの動きの説明を参照されたい）。データは
マイクロプロセッサ１８によって与えられるクロック速
度でバッファにシフトダウンされる。
データレジスタ２９８のデータの存在は状態および制御
レジスタ２１２のＦＩＦＯ状態レジスタ（付録Ａ）部分
のデータ利用可能ビット（ビット１）を設定することに
よって示される。ビットはデータレジスタ２９８が空に
なりかつデータレジスタ２９８の真上のＦＩＦＯバッフ
ァ２９０の位置が空になるとこのビットはクリアされる
。
受信機１０８がパケットの受信を終えると（通常的にま
たは通常的ではなく）、そしてそのパケットからのデー
タが受信ＦＩＦＯバッファ２９０に置かれると、パケッ
トの最後のバイトがそれがバッファに置かれるときにタ
グが付けられる。各ＦＩＦＯバッファ２９０の位置はこ
のタグを収容するために９番目のビットを含む。バッフ
ァ２９０のタグが付けられたビットの存在によってこれ
から後に説明されるデータ要求が強制的に活動状態にな
る。
しきい値到達した信号を発生するデータ要求制御論理２
９６は受信ＦＩＦＯバッファ２９０と関連している。デ
ータ要求制御論理２９６はバッファにストアされたバイ
トの数を示すＦＩＦＯバッファ２９０から信号を受取る
。この信号はバッファ内のデータのバイト数がＰ　Ｉ　
ＦＯしきい値レジスタ（付録Ａ）にプログラム可能にス
トアされたしきい値レベルに等しいかまたはそれより大
きいかのいずれかであるときは常に活動状態である。
しきい値到達が活動状態のとき受信ＦＩＦＯ状態レジス
タのビット０は１にセットされる。マスク可能割込はし
きい値到達ビットが０から１に推移したとき発生される
。しきい値到達信号はまたＤＭＡへのデータ要求の発生
においても用いられる。
もし受信ＦＩＦＯバッファ２９０の「１番上」の位置が
直列−並列シフトレジスタロード制御２９２がデータの
新しいバイトでロード信号を発生するとき一杯であるな
ら、オーバラン条件が発生する。このエラーは後に詳細
に説明される。
ＦＩＦＯ１９０のデータ要求制御論理２９６はＤＭＡの
動作を制御するデータ要求信号を発生する（使用される
とき）。活動状態にあるデータ要求信号はそれがＦＩＦ
Ｏバッファ２９０を空にすべきことをＤＭＡに知らせる
。データ要求信号はしきい値達成信号が活動状態になる
と活動状態になるかまたはパケットの最後とタグが付け
られたバイトがＦＩＦＯバッファ２９０内に存在する。
データ要求はノ÷ツファ２９０が空になるかまたはタグ
の付けられたバイトが除去されるまで活動状態のままで
ある。
１６ビツトの受信バイトカウンタ２９２は受信ＦＩＦＯ
１０６に与えられ、現在受信されているパケットからＦ
ＩＦＯバッファ２９０に置かれているバイトの数のカウ
ントを維持する。パケットの最後のバイト（そのように
タグが付けられた）はＦＩＦＯバッファ２９０から取除
かれると、受信バイトカウンタ２９２の内容は受信バイ
トカウンタレジスタ２９４に伝えられる。これはタグの
付けられたバイトがＦ　Ｉ　ＦＯ２９０から読出される
までバイトカウンタの報告を遅延させる４段階レジスタ
であって、この遅延された報告動作は後に詳細に説明さ
れる。受信バイトカウンタ２９２はその内容が受信バイ
トカウントレジスタ２９４にロードされるとクリアされ
る。
受信バイトカウントレジスタ２９４はソフトウェアへの
受信パケットの長さを報告する。このリードオンリレジ
スタは内部バス５８．６０および６２に接続される。遅
延された報告をする４段階レジスタの説明は第２７図に
関連して説明される。
ＤＬＣ５２と関連して受信機１０８はいくつかのユーザ
の目視可能なレジスタである。後に詳細に説明されるこ
れらのレジスタは受信機を構成し、特定の動作を起こし
、状態を報告しそして割込を発生するために用いられる
。すべてのこれらのレジスタは局所プロセッサによって
アクセス可能であり、それらのいずれもオフチップホス
トプロセッサによってアクセスはできない。付録Ａは種
々のＤＬＣ５２レジスタの説明を含む。
要約すると、送信側ＩＤＰＣＩＯの通常の動作は送信側
状態の図である第１９図を参照して説明されるであろう
。Ｉ　ＤＰＣ１０のハードウェアリセットに引き続くか
またはＩＤＰＣＩＯがマイクロプロセッサ１８（ブロッ
ク１１０内のＤＬＣ指令／制御レジスタのビット６）に
よってリセットされると、ＤＬＣ５２の送信機１０２が
不能化され、かつ状態Ｏａに、すなわち第１９図のマー
ク遊びと表わされた要素３００を送る。
マイクロプロセッサ１８はＤＬＣ送信機１０２を以下の
ように初期設定する。すなわち、付録Ａに説明される送
信機状態／制御レジスタ１１２内でビットをセットし、
データ反転または非反転（直列パスポート（ＳＢＰ）制
御レジスタのビット０）を選択し、ＳＢＰチャネル構成
（ＳＢＰ制御レジスタのビット２ないし１）を選択し、
ＣＲＣ発生が用いられるべきかどうかを選択し、そして
フラグかまたはマーク遊び（ＤＬＣ指令／制御レジスタ
のビット３で、デフォルトはマーク遊びである）を選択
することによって、初期設定される。
送信バイトカウントレジスタ１５２（付録Ａ）はＦＣＳ
バイトを除く送信されるべきパケットの長さを特定し、
かつ送信されるべきパケットの長さが以前の送信された
パケットと異なるときにのみプログラムされる。バイト
はそれらが送信ＦＩＦＯバッファ１５０に置かれると送
信ＦＩＦＯＩ００の送信バイトカウンタ１５４でカウン
トされる。カウントが送信バイトカウントレジスタ１５
２にプログラムされた値と等しいとき、そのバイトはパ
ケット内の最後の非ＦＣＳバイトとタグが付けられる。
データ反転／非反転およびＳＢＰチャネル構成は送信機
の動作シーケンスに影響を与えない。フラグ遊び／マー
ク遊び選択は動作のシーケンスに影響を与えず、これは
以下に説明される。
ＤＬＣ送信機１０２がリセットされた後（ＤＬＣ指令／
制御レジスタのビット６またはハードウェアリセット）
、送信機は状態０ａ３００に行く。
送信機はデータが送信Ｆ　Ｉ　ＦＯｌｏｏに置がれるま
で状態０のままであり、そのデータの第１のバイトはＦ
ＩＦＯの１番上に到達する。そのとき、送信機は状態１
（要素３０２）に行くであろう。
状態１　（３０２）へ推移すると、送信機１０２は「イ
ンフレーム」であると言われる。状態１において送信機
１０２は開フラグを送る。このフラグが送られると、状
態２　（３０４）が入力される。
状態２の間、データは送信Ｆ　ＩＦＯＩ５０がら８ビツ
トの並列−直列シフトレジスタ１１０にアンロードされ
る。直列データは２−１マルチプレクサ１１６を介して
シフトレジスタからクロック動作され、０ビツト挿入ユ
ニツト１２４へと行く。
データは次に直列パスポート（ＳＢＰ）１０４１：：与
えられそこではそれが任意に反転されかつデータ通信網
に送信される。送信機は最初のＦｃｓバイトまでのパケ
ットの最後のバイトが並列−直列シフトレジスタ１１０
からシフトされていると状態２を離れる。
もしＣＲＣ発生が選択されるなら（ＤＬＣ指令／制御レ
ジスタのビット５）、送信機は状態３（３０６）に入る
であろう。もしＣＲＣ発生が不能化されるなら、状態２
から直接に状態４（３０８）に入るであろう。状態３で
は、反転されたＣＲＣ発生器１２０の内容が０ビツト挿
入ユニツト１２４に元のパケット（ちょうど終わりとな
った）データの流れに引き続き与えられる。ＣＲＣ発生
器１２０の出力の反転はＣＲＣアルゴリズムによって要
求される。ＦＣＳの１６ビツト（ＣＲＣ発生器の反転さ
れた内容）が送信され後に、有効パケット送信ビットが
送信され（割込ソースレジスタのビット４）そして状態
４　（３０８）に入る。
有効パケット送信指示はマスク可能割込を発生し得る。
状態４の間１つのフラグ文字（閉フラグ）が送信される
。送信機１０２は状態Ｏａ　（３００）が０ｂ（３１０
）または１　（３０２）にフラグの送信が終わると推移
する。もしデータが送信ＰＩＦ０１００にあるなら（新
しいパケット）、状態１に入る。もしいかなるデータも
ＦＩＦＯ内に存在しないなら、状態０に入る。フラグ遊
びまたはマーク遊びインターフレーム充填の選択（ＤＬ
Ｃ指令／制御レジスタのビット３）は状態ＯａとＯｂの
間を選択する。
上で述べられた事象の通常の流れには５つの例外応（あ
る。すなわち、放棄と、ローカルループバックと、遠隔
ループバックと、インフレームの間不能化される送信機
と、ＦＦＯアンダーランである。これらのうちのＦＩＦ
Ｏアンダーランのみがエラー条件である。
ユーザは放棄が送られることを要求することによってパ
ケットの送信を終結し得る（ＤＬＣ指令／制御レジスタ
のビット０）。送信放棄要求が受取られると、送信機は
状態５（３１２）に入り、そこで送信機１０２は放棄文
字（１がＬＳＢである０１１１１１１１）を送信し始め
るであろう。
この動作は送信放棄ビットがソフトウェアによって送ら
れた後に次のビット境界で起こり、送信ＦＩＦＱ１００
はクリアされるであろう。放棄文字はこのビットがクリ
アされるまで送り続けられるであろう。送信機は放棄の
送信が始まるとフレームからでる。送信放棄ビットがク
リアされると、送信機はもしフラグ遊びが選択されるか
またはデータがＦＩＦＯの１番上（新しいパケット）・
に存在するなら状態Ｏｂに入り、状態Ｏａは別のところ
に入る。すべての場合において、少なくとも１つの放棄
文字が送信放棄ビットが連続したＣＰＵ指示によってセ
ットされかつクリアされるとしても送信されるであろう
。（放棄はリンクの他方の終わりにある受信機に現在受
取られているパケットが送信されるべきか廃棄されるべ
きかを告げるために用いられる。）送信機がフレームの
外にある（パケットを送っていない）とき放棄を送るこ
とは意味がないが、その要求は承諾されるであろう。も
し受信機がフレームの外にあるならそれは受信の終わり
でいかなる意味も持たないであろう。
テストの目的でＤＬＣは動作のローカルループバックに
置かれ得る（ＳＢＰ制御レジスタ（付録Ａ）のとット３
）。このモードでＤＬＣ送信機１０２は送信可能化ビッ
ト（指令／制御レジスタのビット１）が実現される同じ
点で不能化される。
ＤＬＣ受信機１０８はまた不能化されて、入ってくるデ
ータがループバックに干渉しないようにする。送信機は
次に受信機に接続されかつ送信クロックは送信機および
受信機の両方のためのタイミング基準として用いられる
。パケットは次に通常何もその部分を離れないというこ
とを除いて送信され得る。受信機はあたかもそれがＩＤ
ＰＣＩＯの外部から始まったかのようにパケットを受取
る。
ループバック動作については付録Ａを参照されたい。
ＳＢＰ制御レジスタのビット４をセットすることによっ
て選択された遠隔ループバックは受信機１０８の５ＢＩ
Ｎ入力のいかなる動作も５ＢＯＵＴ出力ピン上にエコー
されることを引き起こす。
ＤＬＣ送信機１０２はトランジスタ２０４を介して５Ｂ
ＯＵＴピンから離される。ＳＢＰが多重化チャネルモー
ドで動作しているとき、番受は取らられたビット（ＳＦ
Ｓ／ＸＭＩＴＣＬＫによって条件付けられる）は受信ク
ロックの次の立下がり端縁で送信され、すなわち５ＣＬ
Ｋの立上がり端縁の５ＢＩＮピンで受取られたデータは
５ＣＬＫの次に続く立下がり端縁によって５ＢＯＵＴピ
ンからクロック動作される。５ＢＰ１０４が非多重化モ
ードで動作しているとき、５ＢＩＮを介して受取られた
データビット（受信機クロック（ＳＣＬＫ）の正の方向
の端縁によってクロック動作される）は同じクロック（
ＳＣＬＫ）の負の方向の端縁を用いてビットごとにクロ
ック動作される。
ＤＬＣ受信機１０８はこの状態の間依然としてデータを
受信し得る。
もし遠隔ループバックモードでの間ＤＬＣ送信機１０２
を利用するように試みられるなら、送信機は通常に機能
するがいかなるデータもＩＤＰＣｌｏを離れない。
ＤＬＣ送信機１０２はインフレームの間不能化される。
送信機は通常フレームを処理し続け、かつ閉フラグが送
られるや否や５ＢＯＵＴピンを不能化するであろう。一
旦閉フラグが送信されると、送信機は状態０に戻り、ト
ランジスタ２０４を介して５ＢＯＵＴピンを切る（ロー
にされるべきいかなる能力も有さずに開放ドレイン条件
にそれを置く）。
ＦＩＦＯアンダーランは送信機がフレームにある間、空
の送信Ｆ　Ｉ　ＦＯｌｏｏから１バイトのデータをアン
ロードするように試みるとき発生する。
この条件はＦＩＦＯ状態レジスタ（付録Ａ）のビット４
を介して報告されかつマスク可能割込が発生される。こ
れによってＦＩＦＯ状態レジスタビットが割込ソースレ
ジスタ（付録Ａ）に送られる。
（もしアンダーラン割込がＦＩＦＯ状態割込可能化レジ
スタで可能化されているなら）。ＦＩＦＯアンダーラン
が検出されるとＤＬＣ送信機機１０２は状態６（３１４
）に入り、そこで放棄文字（０１１１１１１１）は送信
されかつ送信機は状態に再びなる。
要約すると、通常のＤＬＣ受信機１０８の動作は第２０
図の受信側の状態図を参照して説明されるであろう。Ｉ
ＤＰＣｌｏのハードウェアリセットに引き続くかまたは
１４がソフトウェアによってリセットされると（ＤＬＣ
指令／制御レジスタのビット６）、ＤＬＣ受信機１０８
は不能化され、状態０になる（第２０図の３１６）。
受信機１０８が不能化されるとき（ＤＬＣ指令／制御レ
ジスタのビット６をクリアすることによって）、５ＢＩ
Ｎビンと受信機との接続はトランジスタ２３４を介して
切られる。これは受信機を不能化させることによってＤ
ＬＣ５２の残余に影響を及ぼすということだけである。
すべての他の受信機は受信機がオンのときにするような
同じ態様で機能する。
ユーザはマイクロプロセッサ１８上で動作しているソフ
トウェアを介して以下の方法によってＤＬＣ受信機１０
８を初期設定する。すなわちデータの反転／非反転を選
択しくＳＢＰ制御レジスタ（付録Ａ）のビット０）、Ｓ
ＢＰチャネル構成を特定しくＳＥＰ制御レジスタのビッ
ト１および２）、もし所望されるならＣＲＣチェックを
可能化しくＤＬＣ指令／制御レジスタ（付録Ａ）のビッ
ト４）、所望のアドレスモードを選択しくアドレス制御
レジスタ（付録Ａ））、認識されるべきアドレスをロー
ドしくアドレスレジスタ）、最小のパケットサイズの最
小パケットサイズレジスタ２６４（付録Ａ）を特定し）
、最大パケットサイズ（最大パケットサイズレジスタ（
付録Ａ））を特定し、最後に受信機１０８を可能化する
（ＤＬＣ指令／制御レジスタのビット２）。
ＤＬＣ受信機１０８は状態０（３１６）の動作を開始す
る。状態０では受信機は入ってくるデータの流れ（ＳＣ
ＬＫ　（ＳＣＬＫピン）の立上がり端縁のＳＢ　ＩＮビ
ンからクロック動作される）をフラグ文字の存在に対し
てビットごとに調べる。
いかなるデータも状態０のフラグ／放棄検出ユニット２
１４を越えて通過しない。フラグの検出によって状態１
　（３１８）への推移が引き起こされる。
状態１において、データの流れは非フラグ、非放棄文字
（文字の境界はフラグの受信によって確立される）の存
在に対して文字の基準によって文字上で検査される。も
しそのフラグに続く文字が別のフラグであるなら、受信
機は状態１のままである。もし文字が放棄なら、受信機
は状態０に再び入る。もし文字がフラグでも放棄でもな
いなら、受信機はインフレームであると言われ、状態２
（３２０）に入る。
状態２では、データはフラグ／放棄検出器２１４を越え
て０ビツト検出ユニツト２１８に送られる。ここで、い
かなる５個の連続した１に続く次のビットも削除される
（このビットは常に０であるべきでかつ送信機によって
挿入されてデータパターンはフラグまたは放棄文字とし
て検出されることを防いだが、これは６個および７個の
連続した１ビツトをそれぞれ有する）。パケットの開フ
ラグに続く最初の１個または２個の文字は通常アドレス
フィールドである（一方アドレスフィールドは２バイト
より長くあり得て、受信機はいずれかのアドレスの最初
の２バイトのみを調べ、残余のバイトはデータとして処
理される）。もしアドレス認識が可能化されるなら（ア
ドレス制御レジスタのビット０ないし４）、これらの文
字は５個の可能化された前もってプログラムされたアド
レス（４つのプログラム可能アドレスと同報通信アドレ
ス）の１つと整合するためにアドレス検出ユニット２２
６によってテストされる。もし整合がないなら、ＤＬＣ
受信機１０８は状態０に戻る（フラグを探す）。現在送
信されているパケットは無視され、いかなる状態もそこ
に報告されない。
しかしながら、もしアドレ支の整合があったなら（また
はこの場合はすべてのフレームが受入れられるがアドレ
ス検出が不能化されたなら）、フレームは受信されて受
信Ｆ　Ｉ　ＦＯ１０６に１度に１バイト置かれる（アド
レス、制御、情報およびＦＣＳフィールドを含む）。各
受取られた文字はそれが１６ビツトの長さの直列−並列
シフトレジスタ２０８および２１０（下で述べられる最
後の文字を除いて）の最後の８ビツトに到達すると受信
ＰＩＦ０１０８にロードされる。
フラグ／放棄検出器２１４がフラグ文字を受取るときは
通常、状態２から出る。もしフラグが検出されるなら受
信機は状態１に入る。（折返しパケットは開放および閉
フラグを共用し得る。）フラグが検出されるとき、依然
として１６ビツト長さの直列−並列シフトレジスタ２０
８および２１０にある２個の先の文字は即座に受信Ｐ　
Ｉ　ＦＯＩ０６にロードされ、かつこれらの２個のバイ
トの第２番目はパケットの最後の文字としてタグが付け
られる。タグはＦＩＦＯの各ワードに付けられた第９番
目のビットの形を作る。もしＣＲＣのチェックが可能化
されているなら（ＣＲＣ比較器２２２の出力はこのとき
有効である）そしてその状態（エラーであるかそうでな
いか）が記録される。
これらの最後の受信ＦＩＦＯ１０６にロードされる２個
の文字はもしＣＲＣチェックが可能化されるならフレー
ムチェックシーケンス（ＦＣＳ）である。
パケットが閉フラグか、放棄かまたはロングフレームエ
ラーのいずれかで受信されているとき、その長さおよび
状態はラッチされる。この情報はパケットの最後のバイ
ト（そのようにタグが付けられている）が受信ＰＩＦＯ
１０６から（ＤＭＡまたはプログラムされた入出力）に
よって読出されるとユーザに呈示される。パケットの受
取りを示す割込（マスク可能）およびその状態がこのと
きに発生される。ユーザのソフトウェアがパケットレベ
ルで動作しかつ最後のバイトが受信ＦＩＦＯ１０６から
メモリ２２に動くまで完全なパケットを受取らないので
状態報告の遅延が要求される。
通常の動作では、受信ＰＩＦＯ１０６はＤＭＡによって
自動的にアンロードされかつユーザはそれが完全にメモ
リに転送されるまでパケットの状態に関心を持たない。
通常の動作の過程の間、６個のエラーまたは例外条件が
発生し得る。これらはインフレームの間放棄文字の受取
りと、ＣＲＣエラーと、ショートフレームエラーと、ロ
ングフレームエラーと、バイトエラーの非整数とＦＩＦ
Ｏオーバランエラーである。これらの６個の場合に加え
て、ｐＬＣ受信機１０８は２つのテストモード、ローカ
ルループバックと遠隔ループバックに置かれ得る。
受信機がインフレーム（状態２）の間放棄が受取られる
と、パケットは終結される。放棄はすべての受信エラー
に勝る。この終了の結果、いくつかの動作がとられる。
すなわち、１６ビツトシフトレジスタ２０８および２１
０の内容が受信ＦｌＦＯ１０６に移される。最後のバイ
トはそれがＦＩＦＯに置かれたというようにタグが付け
られ、ＤＬＣ受信１０８は状態０に戻り、受信リンク状
態レジスタ（付録Ａ）の放棄受信されたビットとバイト
カウンタを含む状態はラッチされ、かつ放棄されたパケ
ットの最後のバイトが受信ＦＩＦＯ１０６から読出され
るとマスク可能割込が発生される。
パケットの閉フラグが検出されると、ＣＲＣチェッカ２
２２はその仕事を終える。もしＣＲＣのチェックが可能
化されるなら（ＤＬＣ指令／制御レジスタのビット４）
　、ＣＲＣチェッカの出力はこのときにテストされる。
もしエラーが発生しているなら゛、このエラー条件は遅
延された報告としてラッチされる。
最小受信パケットサイズレジスタにプログラムされてい
るよりも少ない文字（フラグを除く）を有し、１６ビツ
トより多いパケットが終了すると（フラグで）、ショー
トフレームエラーが報告される。もしそのパケットが１
６以下のビットを有していたなら、ユーザに知らせるこ
となく廃棄される。これはいかなるデータもこのとき受
信ＦＩＦＯ１０６に置かれていないので可能である。も
しショートフレームが１６より多くを含んでいたなら、
それはショートフレームエラーが遅延された報告に対し
て遅延されるということを除いて通常のパケットと同じ
方法で終了する。受信機１０８は状Ｂ１に戻る。
ＤＬＣ受信機１０８は最大のアクセス可能パケットの長
さを特定するためにプログラムされるブロック２１２内
に最大受信パケットサイズレジスタ（付録Ａ）を含む。
もし受取られるバイトの数がこのカウントと等しくかつ
フラグまたは放棄がこのときに検出されないなら、ロン
グフレームエラーが存在しかつパケットは終了する。こ
の終了はロングフレームエラー状態条件が遅延された報
告の間ラッチされるということを除いて通常と同様であ
る。
もしフラグが非バイト境界で検出されるなら（文字の１
から７ビツトが受信されているとき）、バイトエラーの
非整数が存在する。パケットは短い文字がそのままで受
信（最後のバイトとタグが付けられている）受信ＦＩＦ
Ｏにロードされるということを除いて通常のように終了
しかつバイトエラー状態の非整数は遅延された報告の間
ラッチされる。ＩＤＰＣＯＩの代替の実施例においてＤ
ＬＣはバイトの非整数を含む受信および送信パケットを
受信し得ることに注目されたい。
バイトが１６ビツトシフトレジスタ２０８および２１０
の最後の８ビツト位置にシフトされると、それは受信Ｆ
ＩＦＯ１０６に動く。この動作に対して送るべき１ビツ
ト時間が存在する。もし受信ＦＩＦＯバッファ１０６の
１番上の位置がこのロードが試みられるとき一杯である
なら、ロードはブロックされる。バッファの１番上の位
置は次のビットがシフトレジスタにシフトされるように
なる前に空にならないなら、ＦＩＦＯオーバラン条件が
存在する。これが発生すると、パケットは終了し、ＦＩ
ＦＯの最後のバイトはパケットの最後のバイトとしてタ
グが付けられ、遅延された報告の間オーバラン条件指示
器を含む状態がラッチされ、その受信は０に戻る（もし
フラグがオーバランと同じときに検出されるなら状態１
に入る）。
テストの目的でＤＬＣ送信機１０２の出力は受信機１０
８にループバックされ得る。このモードはＳＢＰ制御レ
ジスタ（付録Ａ）のビット３をセットすることによって
選択される。ローカルループバックモードでのとき、受
信機はその入力（ＳＢＩＮビン）からトランジスタ２３
４を介して分離される。
テストの目的で、ＤＬＣ受信機１０８の入力は直接に送
信機（ＳＢＯＵＴ）の出力ピンに直接に与えられる。Ｓ
ＢＰ制御レジスタのビット４がセットされるとこのモー
ドに入る。受信機の動作はこの動作によっては影響され
ない。
第２１図はこの発明のＩＤＰＣＩＯのＵＡＲＴ５４部分
の機能ブロック図である。この発明のＵＡＲＴ５４はそ
の説明がここに引用により援用される、ウェスタンディ
ジタルコーポレーション（Ｗｅｓｔｅｒｎ　　Ｄｉｇｉ
ｔａｌ　　Ｃｏｒｐ。
ｒａｔｉｏｎ）により発行され、１９８４年の著作権の
［通信製品ハンドブック（Ｃｏｍｍｕｎｉｃａｔｉｏｎ
ｓ　　Ｐｒｏｄｕｃｔｓ　　Ｈａｎｄｂｏｏｋ）Ｊの３
５７頁ないし３７１頁で説明される工業規格８２５０Ｕ
ＡＲＴと互換性がありかつ同期モードと同様非同期モー
ドの動作を提供する。
ＵＡＲＴ５４はまた特別文字認識ユニットを含み、かつ
先入れ先出し方式（ＦＩＦＯ）レジスタを送信し受信す
る。
第２１図に示されるように、ＵＡＲＴ５４はＩＤＰＣＩ
Ｏの受信データ入力端子に信号ラインを介して接続され
る１０ビツトの受信直列−並列シフトレジスタ４００を
含む。受信シフトレジスタ４００はバス４０６を介して
受信ＦＩＦＯに接続される。データ信号は受信機４００
を介して受取られかつ１組の状態および制御レジスタを
含むＵＡＲＴ制御４０８か受取られる信号の制御のもと
てＦＩＦＯ４００に転送される。受信シフトレジスタ４
００および受信ＦＩＦＯ４０４は制御４０８に接続され
る。受信Ｆ　Ｉ　ＦＯ４０４は受信ＦＩＦ０４０４の「
１番上」、すなわちバス５８．６０および６２に接続さ
れるＦ　Ｉ　ＦＯ４０４の部分に置かれるＦＩＦＯデー
タレジスタ４０４ａを受取る。
パリティ、スペシャル文字、フレーム、中断チェッカ４
１２は受信シフトレジスタ４０４、受信Ｆ　Ｉ　ＦＯ４
０４およびＵＡＲＴ制御４０８に接続される。パリティ
、特別文字、フレーム、中断チェッカ４１２は第２２図
と関連して後に詳細に説明されるランダムアクセスメモ
リ４１３を含む。
ＵＡＲＴ制御４０８に接続される受信マルチプレクサ４
１０はＩＤＰＣＩＯの入力端子に接続される信号ライン
４０９上で受信クロック信号を受取る。受信クロックＭ
ＵＸ４１０は受信シフトレジスタ４００に接続される出
力端子を有する。ボー速度発生ユニット４１４によって
発生されるボークロック信号は信号ライン４１６上で受
信クロックＭＵＸの第２の入力と送信クロックＭＵＸ４
１８の第１の入力とに送られ、また信号ライン４０９を
介して受信クロックを受取りかつＵＡＲＴ制御４０８に
接続される。送信クロックＭＵＸ４１８の出力端子は送
信（ＸＭ　Ｉ　Ｔ）並列−直列シフトレジスタ４２０に
接続される。
ＸＭＩＴシフトレジスタ４２０はバス４２２を介して送
信（ＸＭＩＴ）ＦＩＦＯ４２４から信号を受取りこの送
信Ｆ　Ｉ　ＦＯ４２４はバス５８．６０および６２に接
続される。ＸＭＩＴシフトレジスタ４２０はＸＭＩＴ　
　ＦＩＦＯ４２４と同様ＵＡＲＴ制御４０８に接続され
、かつＸＭＩＴ並列−直列シフトレジスタは信号ライン
４２６上でＩＤＰＣＩＯのＸＭＩＴデータ端子に送られ
る信号を発生する。
送信ＦＩＦＯ４２４は送信ＦＩＦＯ４２４の１番下、す
なちバス５８．６０および６２に接続されるＦ　Ｉ　Ｆ
Ｏ４２４の部分に置かれる送信ＦＩＦＯデータレジスタ
４２４ａを含む。
パリティ、フレーム、中断発生ユニット４２８はＵＡＲ
Ｔ制御４０８とＸＭＩＴシフトレジスタ４２０およびＸ
ＭＩＴ　　ＦＩＦＯ４２４とに接続される。
ＵＡＲＴ割込制御器４３０はバス５０．６０および６２
に接続されかつ信号ライン４３２を介してＵＡＲＴ制御
４０８への信号を発生する。ＵＡＲＴ制御４０８はＩＤ
ＰＣＩＯの入力端子から伝えられるクリアー送信（ＣＴ
Ｓ／）、データセット準備（Ｄ　Ｓ　Ｒ／）と、リング
指示器（ＲＩ／）と、受信されたライン信号検出（ＲＬ
ＳＤ／）信号とを受取り、ＩＤＰＣＩＯの出力端子に伝
えられる復帰−送信（ＲＴＳ）およびデータ端子準備（
Ｄ　Ｔ　Ｒ）信号を発生する。
ＵＡＲＴ５４によって送信および受信データに用いられ
るクロックは２個のソース、すなわち受信クロック（Ｒ
ＸＣＬＫ）入力またはボー速度発生器４１４のうち１つ
からくる。クロック選択は状態および制御レジスタブロ
ック４０８内でＵＡＲＴ制御レジスタのビット０および
１を介してなされる。付録ＢにはＵＡＲＴブロック４０
８内の完全なレジスタの説明が含まれる。ＤＬＣ状態／
制御レジスタでのように、種々の状態および制御信号が
これらのレジスタと第２１に示されるＵＡＲＴ要素との
間で、示されていないが伝えられる。
ボー速度発生器４１４はＵＡＲＴＣＬＫピンに当られる
ライン４１４を介した信号を受取るプログラム可能除算
器である。発生器４１４はボークロックをＵＡＲＴ受信
機および送信機セクションに与える。信号ライン４１４
上で受取られた入力クロックはプログラム可能１６ビツ
ト（１−６５５３６）除算器によって割られる。プログ
ラム可能除算器は除数ラッチＬＳＤと除数ライン制御レ
ジスタ（付録Ｂ）をロードすることによって構成される
。これらのレジスタは除数ラッチアクセスビット（ＤＬ
ＡＢ）の制御４００のライン制御レジスタ（付録Ｂ）の
ビット７をセットし、モしてＵＡＲＴアドレス０および
１を書込む（これらはＤＬＡＢビットがクリアされると
ＤＡＴＡレジスタおよび割込可能化レジスタアドレスで
ある）ことによってアクセスされる。
非同期モードでは、ボー速度発生器４１４は受信クロッ
ク速度の１６倍の値に同様にプログラムされる。
送信機および受信機クロックのソースはそれぞれ受信ク
ロックＭＵＸ４１０と送信クロックＭＵＸ４１８とを介
して独立して選択可能である。たとえば、ビット０がＵ
ＡＲＴ制御レジスタ内にセットされると、受信機クロッ
クＭＵＸ４１０はそのクロックでボー速度発生器４１４
の出力を選択する。ビット０がクリアされると、ＲＸＣ
ＬＫ入力が用いられる。同様のオプションはこの場合Ｕ
ＡＲＴ制御レジスタ（付録Ｂ）のビット１がクロックソ
ースを特定することを除いて、送信機クロックＭＵＸ４
１８にあてはまる。
ＵＡＲＴ５４は非同期と同期の２つの主要動作モードを
有する。
非同期モードでは、受信および送信シフトレジスタ４０
０および４２０はボー速度の１６倍の速度でクロック動
作される。非同期動作は制御４０８のＵＡＲＴ制御レジ
スタ（付録Ｂ）のビット２を０にクリアすることによっ
てマイクロプロセッサ１８を介して選択可能である。上
で述べられたように、クロックのソースは内部のボー速
度発生器４１４または外部の入力（受信クロック入力の
ＲＸＣＬＫ）のいずれかであり得る。受信クロック選択
はＵＡＲＴ制御レジスタのビット０によって決定され、
送信クロック選択はＵＡＲＴ制御レジスタのビット１に
よって決定される。
同期動作では、受信シフトレジスタ４００はデータと同
じ速度でクロック動作される。これはデータおよびクロ
ックが互いに同期化していなくてはならないということ
を意味する。データはクロックの立上がり端縁で受信シ
フトレジスタにラッチされる。同期モードはＵＡＲＴ制
御レジスタのビット２をセットすることによって選択さ
れる。
送信シフトレジスタ４２０によって用いられるクロック
はまたデータ速度である。データはクロックの立下がり
端縁でのシフトレジスタ４２０からシフトされる。送信
クロックはボー速度発生器４１４かまたは外部受信クロ
ック入力（ＲＸＣＬＫ）のいずれかによって与えられ得
る。
データはいかなるフレーミング（開始および停止ビット
）を含まずにビットの定常の流れとじて送信される。送
信シフトレジスタ４２０がロードされると、その内容は
直接に送信される。次のデータバイトは以前のバイトの
上に連結される。シフトレジスタ４２０およびＦ　Ｉ　
ＦＯ４２４が空になると、ラインはマーキング（１）条
件に置かれる。
データはいかなるフレーミングも含まずに、それゆえい
かなる文字の境界も含まずにビットの定常の流れとして
ライン４０２上で受取られる。待ちビットが受信された
シフトレジスタ４００に受取られるので、それらは受信
Ｆ　Ｉ　ＦＯ４０４にロードされる。ライン４０２が遊
び（マーキング）であるとき、受信シフトレジスタ４０
０はすべて１を含むバイトを受取る（そしてＦＩＦＯに
送る）。このモードは低速の同期応用に有益であって、
なぜなら終わりのリンク−ＩＤＰＣＩＯＵＡＲＴや、ｌ
５ＤＮ％ＩＤＰＣＵＡＲＴへの終わりが二人の終わりの
ユーザにとって１本のワイヤのように見えるからである
。データは受信クロックパルスが受取れている限りサン
プル取りされて転送される。
受信シフトレジスタ４００は入ってくる直列データを並
列文字に変換するために用いられる。直列データは非同
期モードのライン４１６上のデータサンプルストローブ
信号と、クロックＭＵＸ４１０によって選択されたよう
な同期モードでのライン４１２上の受信クロックの立上
がり端縁によってシフトレジスタにクロック動作される
。
非同期動作−データサンプルストローブ信号は以下の態
様でボー速度発生器４１４によって発生される。すなわ
ち、ＵＡＲＴ受信機が文字を受取っていないときはいつ
でも、１６にクロックの立上がり端縁はライン４０２上
で受信データ（ＲＸＤ）入力信号をサンプル取りするた
めに用いられる。もし１６にクロックの最後の立上がり
端縁以来ハイからローにＲＸＤが推移しているなら、可
能性のある開始ビットが検出されている。もしＲＸＤ信
号ライン４０２が少なくとも３個のクロックサイクルの
間口−のままであるなら、その開始ビットは有効である
と仮定される。もしそうでないならそれは無視される。
開始ビットが有効であると決定されたとすると、ＲＸＤ
信号のハイからローの推移の後（開始ビットの始まり）
第８番目の立上がりクロック端縁はデータサンプルスト
ローブ（ボークロック）信号を形成するために１６Ｘ受
信クロツクを割るボー速度発生器４１４内の１６で除算
のカウンタを同期化するために用いられる。ライン４０
２のＲＸＤ信号は次に受取られるべき文字のビットごと
にボークロックによってサンプル取りされる。
受信シフトレジスタ４００は８個のデータビットと１つ
のパリティビットと開始ビットを許容する１０ビツトの
長さである。以前の文字がシフトレジスタ４００からＦ
　Ｉ　ＦＯ４０４にまたはリセットで動かされると、シ
フトレジスタ４００はすべて１でロードされる。データ
はシフトレジスタ開始ビットにまずシフトされる（開始
ビットは０である）。開始ビットがシフトレジスタの最
後に到達すると（ハイからローへのビット位置の１０の
推移）、文字は完全に受取られる。８ビツトより少ない
文字（またはパリティのない８ビツト文字）に関してデ
ータは開始ビットが文字の最後で最後のビット位置に終
わるように低位のビット位置に近いビット位置でシフト
レジスタにロードされる。この技術は受取られるビット
の数の後を辿るためのカウンタの必要性をなくす。
もしＲＸＤ信号が文字の最後のビットが受取られた後次
のビット時間でサンプル取りされてローなら、フレーミ
ングエラーが存在しかつライン状態レジスタのビット３
を介して報告される。フレーミングエラーを有する文字
はＦ　Ｉ　ＦＯ４０４にロードされない。
ＵＡＲＴ５４が８個より少ないデータビットを含む文字
を受取ると、受信ＦＩＦＯにロードされるべき８ビツト
バイトの付加の高位のビットがＯにセットされる。
同期動作−同期モードでは、ＲＸＤ入力信号は信号ライ
ン４０９上で受取られるＩＸ受信クロックの立上がり端
縁ごとにサンプル取りされる。データはクロックサイク
ルごとに受信シフトレジスタ４００にシフトされる。こ
のモードでは、いかなる開始ビットも停止ビットも存在
しない。１バイトのデータが受取られかつ８ビツト時間
ごとに受信ＦＩＦＯ４０４にロードされる。
受信されたデータは４バイトの深さの受信ＦＩＦ０４０
４にロードされる。受信ＦＩＦＯ４０４は好ましくは「
バブルアップ」の型である割込条件フラグはＦＩＦＯの
文字の数がＵＡＲＴ制御レジスタ（ビット３および４）
の受信Ｆ　Ｉ　Ｆｏシきい値フィールドで示されるレベ
ルに達すると割込識別レジスタ（ビット１ないし３）に
セットされる。ＵＡＲＴ状態レジスタのビット３は受信
ＦＩＦＯ４０４しきい値が到達されるとセットされ、Ｆ
　Ｉ　ＦＯ４０４のレベルがしきい値より下に落ちると
クリアれる。もし受取られる文字の数がＦＩＦＯしきい
値レベル（０）より少なく、いかなる文字も非同期モー
ドで１６００ボークロツクサイクルと同期モードで１０
０クロックサイクル約１０個の文字時間）の間受取られ
ていないならタイムアウトが内部で発生する。タイムア
ウトはＵＡＲＴ状態レジスタでビット０をセットしかつ
マスク可能割込を発生する。
データはＦＩＦＯから、マイクロプロセッサ１８によっ
てバス５８．６０および６２に接続される受信ＦＩＦＯ
データレジスタ４０４ａから読出される。受信ＦＩＦＯ
データレジスタ４０４ａの有効データの存在はライン状
態レジスタの（受信データ利用可能）ビット０によって
示される。
もし受信Ｆ　ＩＦＯ４０４が新しく受信された文字がＦ
ＩＦＯにロードされるべきときに一杯であるなら、オー
バランエラーがライン状態レジスタのビット１を介して
報告される。
第２２図を参照すると、パリティチェッカ４１２ａとパ
リティ、特別文字、フレーム、中断チェッカＲＡＭ４１
３部分が８個のデータビットと１個の特別文字フラグと
１個のバリエラーフラグの１０ビット幅である受信Ｆ　
Ｉ　ＦＯ４０４に接続されて示される。パリティ、フレ
ーミングおよび特別文字条件はデータがＦ　Ｉ　ＦＯ４
０４にロードされるとき要素４１２によってチェックさ
れる。特に、パリティエラーを有する文字の存在はパリ
ティチェッカ部分４１２ａによって報告されるかまたは
特別文字の存在がライン状態レジスタでＲＡＭ４１３と
比較して報告される。パリティエラーフラグおよび特別
文字フラグはそれに従ってセットされる。割込（もし可
能化されているなら）はいずれかの条件が検出されたと
き発生される。そのデータビットのみがユーザによって
読出され得る。特別文字およびパリティエラー割込は文
字が受信ＦＩＦＯ４０４にロードされると発生されるが
、パリティエラーの存在および特別文字利用可能状態ビ
ット（ＵＡＲＴ状態レジスタにおいて）は文字がＦＩＦ
Ｏ出力４０４ａに存在するまでセットされない。これに
よってユーザはどの文字が割込を引き起こしたかを識別
することができる。
ＵＡＲＴ５４がプログラムされて８ビツトより少ない文
字を受取ると、用いられていないビット位置は文字が受
信Ｆ　Ｉ　ＦＯ４０４に置かれるので０で満たされる。
特別文字認識は受信シフトレジスタ４０４と受信ＦＩＦ
Ｏ４０４とに接続される要素４１２内で行なわれる。有
効文字がシフトレジスタ４００によって受取られるとき
、下位の７ビツトのビットパターンは１２８ビツトの深
さのＲＡＭ４１３へのポインタとして用いられる。１２
８ビットＲＡＭ４１３のビットがセットされかつマイク
ロプロセッサ１８によってクリアされる。もしデータに
よってアドレス指定されるＲＡＭビットがセットされる
（１）なら、文字はライン状態レジスタのビット７をセ
ットすることによって「特別」としてフラグが立てられ
る。このテストは文字が受信Ｆ　Ｉ　ＦＯ４０４にロー
ドされると行なわれる。割込はもし特別文字可能化ビッ
トがセットされるなら（割込可能化レジスタのビット５
）そのときのみ発生される。特別文字を受取ったビット
は割込条件の存在を識別するために用いられる。第２の
ビットのＵＡＲＴ状態レジスタのビット２はＦＩＦＯの
どの文字が特別かを識別するために用いられる。このビ
ットは文字がＦＩＦＯの出力にあるまでセットされない
。
特別文字認識ユニット４１２は１２８ビツトのＲＡＭ４
Ｂへのアドレスとして受取られた文字を利用する。１２
８ビットＲＡＭは特別文字検出器によって見られるよう
に、１２８Ｘ１とユーザによって見られるように１６×
８７レイとして組織される。ＲＡＭ４１３は１６個のレ
ジスタのうちの１個以上に書込むことによってユーザに
ロードされる。相対アドレス９に置かれる第１のレジス
タは１２８ビツトマツプの最初の８ビツトを含む。
マツプのビット１は第１のレジスタビット０に対応する
。ビット１５ないし８は第２のレジスタ（アドレス１０
）に置かれ、以下同様である。リセットでのデフォルト
値はすべて０である。
パリティはすべての受取られた文字でそれらが受信Ｆ　
Ｉ　ＦＯ４０４にロードされるとパリティチェッカ要素
４１２ａによってチェックされる。もし違反が発生しか
つパリティが可能化されるなら（ライン制御レジスタ（
付録Ｂ）のビット３）、パリティエラービットがセット
される（ライン状態レジスタ（付録Ｂ）のビット２）。
もし受信機ライン状態割込が可能化されるなら（割込可
能化レジスタ（付録Ｂ）のビット２）、割込が発生され
るであろう。第２の状態ビットのＵＡＲＴ状態レジスタ
（付録Ｂ）のビット１はパリティエラーを含む文字が受
信Ｆ　Ｉ　ＦＯ４０４の出力に到達するとセットされる
。これによってユーザはＰＩＦ０４０４のどの文字がエ
ラーを含んでいるかを識別することができる。偶数また
は奇数のパリティの選択がライン制御レジスタのビット
４を介して行なわれる。ＵＡＲＴ５４はパリティビット
が発生しかつプログラムされた状態と反対に（偶数また
は奇数）検出されるようにするテストモードに置かれ得
る。このスティックパリティモードはライン制御レジス
タのビット５をセットすることによって引き起こされる
。
フレームエラーは要素４１４によって検出される。フレ
ーミングは非同期モードの動作でのみ有効である。フレ
ーミングは同期モードではチェックされない。
ライン状態レジスタのビット３はもし受取られた文字が
有効な停止ビットを有さずかつ中断条件でないならセッ
トされる。割込はもしライン状態割込可能化ビットがセ
ットされるなら（割込可能化レジスタのビット２）発生
される。
中断検出は要素４１２内で行なわれる。中断検出は非同
期モードでのみ有効である。中断検出は同期モードでは
行なわれない。
ライン状態レジスタのビット４はもし受取りデータ入力
が１全文字時間（開始ビット士データビット＋パリティ
ビット＋停止ビット）より多い間スペーシング（０）に
保持されるならセットされる。受信ライン状態割込は発
生されるべき割込で可能化されなくてはならない。
バス５８．６０および６２によってマイクロプロセッサ
１８によって送信Ｆ　Ｉ　ＦＯ４２４に移送されている
データは並列−送信シフトレジスタ４２０にロードされ
、そして送信クロックＭＵＸ４１８によって選択された
送信クロックによって同期化されてシフトされる。パリ
ティが発生されてデータに付けられ得る。停止ビットの
数および文字の長さはマイクロプロセッサ１８によって
プログラム可能である。中断指示がＵＡＲＴ送信機によ
って発生され得る。
送信シフトレジスタ４２０に与えられるシフトレジスタ
クロックはボー速度発生器４１４かまたは送信クロック
ＭＵＸ４１８によって選択された入力ビンから受取られ
る受信クロックのいずれかからくることができる。クロ
ックソース選択はＵＡＲＴ制御レジスタの送信クロック
選択（ビットｑ）を介してなされる。シフトレジスタク
ロックの入力ソースは非同期モードでデータ速度の１６
倍でありかつ同期モードのデータ速度の１倍である。同
期動作はＵＡＲＴ制御レジスタのビット２を介して選択
される。非同期モードでは（それのみ）送信論理は自動
的に１６でクロックを割る。
データはクロックの立下がり端縁でシフトレジスタ４２
０からシフトされる。
ライン状態レジスタのビット６は送信ＦＩＦＯ４２４が
空でかつ最後のビットがシフトレジスタ４２０からシフ
トされているときセットされる。
割込はこの条件によって発生され得る。
ＵＡＲＴ５４によって送信されるべきデータはマイクロ
プロセッサ１８によって送信ＦＩＦＯ４２４にロードさ
れる。送信シフトレジスタ４２０が空になると、それは
Ｆ　Ｉ　ＦＯ４２４から再びロードされる。Ｆ　Ｉ　Ｆ
Ｏ４２４のバイトの数がプログラム可能しきい値と等し
いかまたはそれより少ないとき、送信Ｐ　Ｉ　ＦＯしき
い値到達ビット（５）がライン状態レジスタ（付録Ｂ）
でセットされる。
割込はＦＩＦＯレベルがしきい値レベルに立下がると（
その推移は割込を引き起こし、そのレベルはしきい値か
またはそれ以下のＦＩＦＯのレベルではない）、発生さ
れる（可能化されているなら）。しきい値はＵＡＲＴ制
御レジスタのビット５および６を介してプログラムされ
る。もし選択されるならパリティはデータがＦＩＦＯか
らシフトレジスタニ送られるとＸＭＩＴ　　ＦＩＦＯ４
２４およびＸＭＩＴ　　シフトレジスタ４２０に接続さ
れる要素４２８によって発生される。
要素４２８によるフレームの発生は非同期モードの動作
でのみ起こる。停止ビットの数および文字の長さはＵＡ
ＲＴ送信機にプログラムされる。
これのパラメータはまた受信機に対しても適用される。
停止ビットの数はライン制御レジスタビット２でプログ
ラムされる。文字の長さはライン制御レジスタのビット
０および１によってプログラムされる。
中断発生はまた要素４２８によって行なわれる。
マイクロプロセッサ１８の制御のもとで、ＵＡＲＴ５４
はブレークビットがマイクロプロセッサ１８によってリ
セットされるまですべて０の「中断」パターンを送信す
るであろう。中断要求ビットはライン制御レジスタのビ
ット６である。ＵＡＲＴ５４は現在送信されているいず
れかの文字が中断を送信する前に完了するまで待機する
であろう。
（最小の１０個の連続の０ビツトは常に中断が要求され
ると送られるだろう）。ＵＡＲＴ送信機は新しい文字が
送られる前に中断の送信に続く少なくとも１ビツト時間
の間ハイに戻るであろう。これによって新しい文字の開
始ビットが検出される。
中断発生によって送信ＦＩＦＯ４２４がクリアされる。
４０８までのＵＡＲＴ制御はＩＤＰＣＩＯと外部端子と
の間の通信を制御する際に用いるためのハンド、シェー
ク信号を出す。これらの信号はＲＴＳ／と、ＣＴＳ／と
、ＤＳＲ／と、ＤＴＲ／とである。ＲＴＳ／およびＤＴ
Ｒ／は端子の出力である。それらはそれぞれモデム制御
レジスタ（付録Ｂ）のビット１および０を介してＣＰＵ
によって制御される。ＣＴＳ／およびＤＳＲ／は端子か
らの入力である。それらの状態はそれぞれモデム状態レ
ジスタビット４および５で読出され得る。モデム状態レ
ジスタは最後に読出されたゆえにそれらがもし変化され
ているなら、ＣＴＳ／およびＤＳＲ／入力はモデム状態
割込を発生する。この割込は割込可能化レジスタビット
３を介して可能化される。モデム状態レジスタのデルタ
ＣＴＳおよびデルタＤＳＲビット（０，１）はＣＴＳ／
またはＤＳＲ／の状態がモデム状態レジスタが最後に読
出されたゆえに変化しているという事実を反映する。レ
ジスタを読出すとこれらのビットはクリアされる。
ＵＡＲＴ５４はＩＤＰＣによって用いられるラインに加
えて４個のハンドシェークラインを有する。これらはリ
ング指示（Ｉ　Ｒ／）と、受信ライン信号検出（ＲＬ　
Ｓ　Ｄ／）と、出力１と、出力２である。ＲＩ／および
ＲＬＳＤ／はＵＡＲＴの入力である。それらの状態はそ
れぞれモデム状態レジスタのビット６および７によって
報告される。
割込はＲ１／（Ｒ１／は非活動状態−ハイになる）の後
縁の検出によって発生される。これはモデム状態レジス
タのビット２を介して報告される。割込はモデム状態レ
ジスタが最後に読出されたためにもしＲＬＳＤ／が変化
するなら発生される。このデルタＲＬＳＤ／指示はモデ
ム状態レジスタのビット３を介して報告される。出力１
および２の信号は汎用出力である。それらはモデム制御
レジスタのそれぞれビット２および３をセットしかつク
リアすることによって制御される。
第２図を再び参照すると、二重ボートタイミング制御器
（ＤＰＴＣ）５６は制御ライン５７を介してＭＰＩ５０
にかつＩＤＰＣ内部バス５８．６０および６２に接続さ
れる。また第２図に示されるように、ＤＰＴＣ５６はＩ
ＤＰＣＩＯの外部端子ピンへまたそのピンから信号を送
る信号ラインに接続される。これらはバス仲裁制御端子
、すなわち局所プロセッサバス要求（ＬＲＥＱ／）入力
端子と、ローカルデータ送信／受信（ＬＤＰ−Ｒ／）入
力端子と、ローカル準備（ＬＲＤＹ）出力端子と、ホス
トプロセッサバス要求（ＨＲＥＱ）入力端子と、ホスト
データ送信／受信（ＨＤＴ−Ｒ）入力端子と、ホスト準
備（ＨＲＤＹ）出力端子と、ホスト割込（ＨＩ　ＮＴ　
Ｉ　Ｎ）入力端子と、ホスト割込肯定応答（ＨＩＮＴＡ
ＣＫ）入力端子と、ホスト割込（ＨＩＮＴＯＵＴ）出力
端子と、ローカル割込（Ｌ　ＩＮＴＯＵＴ）出力端子と
を含む。また、１組の４つのホストボート（ＨＰＯＲＴ
）制御出力ラインと、１組の３つのＲＡＭ制御出力ライ
ンおよび４つのローカルボート（ＬＰＯＲＴ）制御出力
ラインとを含む。ＨＰＯＲＴラインはホストデークラッ
チ可能化（ＨＤＬＥ）出力ラインと、ホストデータバス
可能化（ＨＤＢＥ／）出力ラインと、ホストアドレスバ
ス可能化（ＨＡＢＥ／）出力ラインと、ホストデークラ
ッチ出力可能化（ＨＤＬＯＥ／）出力ラインとを含む。
ＲＡＭ制御ラインはＲＡＭチップ選択（ＲＡＭＣ３／）
出力ラインと、ＲＡＭ書込可能化（ＲＡＭＣ３／）出力
ラインとＲＡＭ出力可能化（ＲＡＭＣ３／）出力ライン
とを含む。ＬＰＯＲＴ出カライシカラインルアドレスバ
ス可能化（ＬＡＢＥ／）出力ラインと、ローカルデータ
バス可能化（ＬＤＢＥ／）出力ラインと、ローカルデー
タラッチ可能化（ＬＤＬＥ）出力ラインとローカルデー
クラッチ出力可能化（ＬＤＬＯＥ／）出力ラインとを含
む。
ＤＰＴＣ５６に接続される種々のライン上の信号はここ
で完全に説明される。
入力ピンは局所プロセッサ１８がこの後に第２３図と関
連して説明される共用ＲＡＭをアクセスしているときＩ
ＤＰＣのＤＰＴＣ５６部分の直接制御として用いられる
。このピンがハイになると、それは共用ＲＡＭへの書込
サイクルが進んでいることを示す。ＬＤＴ−Ｒ／がハイ
になると、ＲＡＭ０Ｅ／およびＬＤＢＥ／は活動状態（
ロー）になる。ＬＤＴ−Ｒがローになると、それはＲＡ
Ｍからの読出サイクルが進んでいることを示す。このと
き、ＲＡＭ０Ｅ／と、ＬＤＬＥ／と、ＬＤＬＯＥ／は活
動状態のローにされる。ＬＤＴ−Ｒは次のＣＬＫの立下
がり端縁で非活動状態に戻る。
ＨＤＴ−Ｒ／はそれが遠隔ホストが共用ＲＡＭをアクセ
スしているときに与えられる方向制御であるということ
を除いてＬＤＴ−Ｒと同一の機能を果たす。
ＬＲＥＱ／は共用ＲＡＭへのアクセスを要求する局所プ
ロセッサ１８からのＩＤＰＣの活動状態のロー人力であ
る。ＬＲＥＱ／はＩＤＰＣクロックサイクルごとの負の
端縁上でサンプル取りされる。ＬＲＥＱ／は通常２個の
ＩＤＰＣクロックサイクルの間活動状態である。サンプ
ル取りされて活動状態のとき、ＬＲＥＱ／はＲＡＭＣ５
／とＬＡＢＥ／を活動状＠（ロー）にする。ＬＲＥＱ／
はクロックと同期しているべきである。
ＨＲＥＱ信号はそれが共用ＲＡＭへのアクセスを要求す
る遠隔ホストプロセッサから来てかつ活動状態のハイに
あることを除いてＬＲＥＱ／と同じ機能を果たす。ＨＲ
ＥＱはＩＤＰＣクロックと関連して非同期入力である。
ＬＲＤＹは共用ＲＡＭメモリサイクルを完全にするため
に局所プロセッサ１８によって用いられるＩＤＰＣＩＯ
からの活動状態のハイの出力である。ＬＲＤＹは通常ハ
イである。それは共用ＲＡＭに対する要求が局所プロセ
ッサ１８　（ＬＲＥＱ／）から受取られホストプロセッ
サが現在共用ＲＡＭをアクセスしているときローにされ
る。
ＨＲＤＹ信号はそれがホストプロセッサによって用いら
れるということを除いてＬＲＤＹと同じ機能を果たす。
活動状態にされると、Ｌ　ＩＮＴＯＵＴ信号は局所プロ
セッサ１８へ割込を発生するように意図される。ＬＩＮ
ＴＯＵＴは１にセットされているセマフォレジスタビッ
ト１の結果活動状態（ハイ）になる。Ｌ　ｌＮ０ＵＴは
セマフォレジスタのビット１が０にクリアされるとき非
活動状態に戻る。
ＨＩＮＴＯＵＴビンはＬＩＮＴＯＵＴピンと類似してい
るが、それはホストプロセッサを割込むように意図され
る。ＨＩＮＴＯＵＴはセマフォレジスタのビット０に書
込む局所プロセッサ１８によって活動状態にされる。Ｈ
ＩＮＴＯＵＴはホストプロセッサの割込入力に接続され
るように意図される。ＨＩＮＴＯＵＴはセマフォレジス
タのビット０をクリアしかつＨＩＮＴＯＵＴを非活動状
態にするＨＩＮＴＡＣＫビンをパルス動作させるホスト
によって非活動状態にされる。
ＨＩ　ＮＴ　Ｉ　Ｎは割込を局所プロセッサ１８（ＬＩ
ＮＴＯＵＴ）に発生するためにホストプロセッサによっ
て用いられる活動状態のハイの入力である。ＨＩ　ＮＴ
　Ｉ　Ｎが活動状態になると、それはセマフォレジスタ
のビット１が順にＬ　ＩＮＴＯＵＴを発生する位置にセ
ットされるようになる。このメカニズムはホストがセマ
フォレジスタを続出／書込できないために必要である。
ＩＤＰＣのＨＩＮＴＡＣＫ活動状態のハイ入力はセマフ
ォレジスタのビット０を０にクリアする。
ＨＩＮＴＡＣＫはＩＤＰＣからのＨＩＮＴＯＵＴ割込の
受取に応答してホストプロセッサによって出力される。
ＬＡＢＥ／は局所プロセッサ１８からＬＲＥＱ／を受取
った結果、ＩＤＰＣによって活動状態のローにされかつ
局所プロセッサ１８からのアドレスラインを可能化する
ために用いられる。ＬＡＢＥ／はメモリサイクルの最後
まで活動状態のままである。
ＨＡＢＥ／はそれがホストアドレスラッチからメモリバ
スへのアドレスラインを可能化しかつＨＲＥＱによって
活動状態にされることを除いてＬＡＢＥ／と同様の機能
を果たす。
ＬＤＢＥ／は局所プロセッサ１８から共用ＲＡＭデータ
バスへのデータラインを可能化するために用いられる活
動状態のローの出力である。ＬＤＢＥ／はハイにされる
ＬＤＴ−Ｒ／の結果（書込サイクル）活動状態にされる
。それはメモリサイクルの最後までハイのままである。
ＨＤ　Ｂ　Ｅ／はそれがホストバスから共用ＲＡＭバス
へのデータを可能にしかつハイになるＨＤＴ−Ｒ／によ
って活動状態にされるということを除いてＬＤＢＥ／と
同様の機能を果たす。
ＬＤＬＥ活動状態ハイ出力は共用ＲＡＭから局所プロセ
ッサ１８へのデータをラッチするために用いられる。Ｌ
ＤＬＥはＬＤＴ−Ｒ／がローになる（読出サイクル）結
果ローにされる（ラッチは透明にされる）。それはメモ
リサイクルの終わりで活動状態（ハイ）に戻る。
ＨＤＬＥはそれが共用ＲＡＭからホストプロセッサデー
タバスにデータをラッチしかつローに行＜　ＨＤＴ−Ｒ
／　（読出サイクル）によって活動状態にされることを
除いてＬＤＬＥと同様の機能を果たす。
ＬＤＬＯＥ／はデータバスラッチの出力を可能化して局
所プロセッサに戻すことを可能にするために局所プロセ
ッサ１８によって用いられるＩＤＰＣからの活動状態の
ロー出力である。ＬＤＬＯＥ／はＬＤＴ−Ｒ／がローに
されるとき（読出サイクル）活動状態（ロー）にされる
。それはＬＲＥＱ／が非活動状態（ハイ）になるときク
リアされる。
ＨＤＬＯＥ／はそれがホストデータバス上のデータの出
力を可能化するために用いられかつローになる（読出サ
イクル）ＨＤＴ−Ｒ／によって活動状態（ロー）にされ
ることを除いてＩＤＬＯＥ／と同様の機能を果たす。こ
れはＨＲＥＱが非活動状態（ハイ）になるときクリアさ
れる。
ＲＡＭＣ８／はそのチップが可能化を選択するように共
用ＲＡＭによっ用いられるＩＤＰＣからの活動状態のロ
ー出力である。これはＬＲＥＱ／またはＨＲＥＱのいず
れかが活動状態にサンプル取りされると活動状態（ロー
）になる。ＲＡＭＣ８／はメモリサイクルの終わりまで
活動状態のままである。
ＲＡＭ０Ｅ／は書込ストローブとして共用ＲＡＭによっ
て用いられるＩＤＰＣからの活動状態のロー出力である
。ＬＤＴ−Ｒ／またはＨＤＴ−Ｒ／がハイになると（書
込サイクル）活動状態にされる。それはメモリサイクル
の終わりで非活動状態にされる。
ＲＡＭ０Ｅ／はその出力ドライバを可能化するために共
用ＲＡＭによって用いられる活動状態のロー出力信号で
ある。それはＬＤＴ−Ｒ／またはＨＤＴ−Ｒ／のいずれ
かがローになると（読出サイクル）活動状態にされる。
それはメモリサイクルの終わりでクリアされる（ハイ）
。
第２３図を参照すると、ＩＤＰＣＩＯはホストベースの
システムで使用され得、そこでは「局所」マイクロプロ
セッサ１８と外部の「ホスト」が互いに共用メモリ２２
ａ（二重ボートＲＡＭ）を介して連絡する。このメモリ
はマイクロプロセッサ１８かまたはホストのいずれかに
よりアクセスされ得る外部の共用ＲＡＭ　（ＳＲＡＭ）
である。ＩＤＰＣＩＯの二重ボートタイミング制御器（
ＤＰＴＣ）５６は通常のＳＲＡＭ２２０が二重ボートデ
バイスとして機能を果たすことを可能にするために必要
な制御機能を提供する。これらの機能に含まれるものは
メモリサイクルタイミング発生と、ホストのシステムバ
ス５００とマイクロプロセッサ１８のローカルバスとを
分離するために必要なバッファおよびラッチの制御と、
ホストおよび局所プロセッサに戻る準備制御信号の発生
である。
共用ＲＡＭ２２ａへの仲裁するアクセスに加えて、ＤＰ
ＴＣｌｏはセマフォメカニズム（双方向のプロセッサ間
割込）を提供し、これは局所マイクロプロセッサ１８と
ホストへそしてそれらからのハイレベルのメツセージの
通過を調整するために用いられる。ＳＲＡＭ２２ａはデ
ータおよびアドレスバス２６および２８に接続されかつ
ＲＡＭＣ８／（ＣＳ／端子で）と、ＲＡＭ０Ｅ７　（Ｏ
Ｅ／端子で）とＲＡＭ０Ｅ／　（ＷＥ／端子で）とＩＤ
ＰＣＩＯのＤＰＴＣ５６で発生されるＷＥ／とを受取る
。
種々のバス分離デバイスは第２２図に示される。
ラッチ５０２はＳＲＡＭ２２ａとＩＤＰＣＩＯとの間の
データバス２６に置かれる。ラッチ５０２はＯＥ／入力
でＬＤＬＥと、ＩＤＰＣＩＯのＤＴＰＣ５６から８人力
でＬＤＬＹ／とを受取る。ラッチ５０４はＩＤＰＣＩＯ
とＳＲＡＭ２２ａとの間のデータバス２６に置かれ、Ｄ
ＰＴＣ５６からのＯＥ／入力でＬＤＢＥ／を受取る。ラ
ッチ５０６はＩＤＰＣＩＯとＳＲＡＭ２２ａの間でアド
レスバス２８上に置かれ、ＯＥ／入力でＬＡＢＥ／を受
取る。ラッチ５０８はホストシステムバス５００とＳＲ
ＡＭ２２ａとの間でラッチ５０６に続くアドレスバス２
８上に置かれ、ＤＰＴＣ５６によって発生されるＯＥ／
端子でＨＡＢＥ／信号を受取る。ラッチ５１０はラッチ
５０２および５０４に続いてデータバス２６上に置かれ
、ＤＰＴＣ５６によって発生されるＯＥ／端子でＨＤ　
Ｂ　Ｅ／倍信号受取る。ラッチ５１２はＳＲＡＭ２２ａ
とホストシステムバス５００との間でラッチ５０２およ
び５０４に続いてデータバス２６上に置かれ、ＯＥ／端
子をＨＤＬＯＥ／信号と、ＤＰＴＣ５６によって発生さ
れるＥ端子でＨＤＬＥ信号とを受取る。
最後に１．ＩＤＰＴＣｌｏはホストシステムバス５００
へのかつそこからのＨｔＮＴＯＵＴとＨＩＮＴＩＮとＨ
ＩＮＴＡＣＫとＨＲＣＹとＨＤＴ−Ｒ／とＨＲＥＱ信号
と、局所プロセッサ１８のＭＣ８ｏと５ＲＤＹとＳｌ／
端子に伝えられルＬＩＮＴＯＵＴとＬＲＥＱ／ＬＲＤＹ
とＬＤＴ−Ｒ１とを連絡する。
第２４図を参照すると、ＩＤＰＣｌｏのＤＰＴＣ５６の
機能ブロック図が第２図と関連して以前に説明された種
々の制御信号の受取および発生を示す。ＤＰＴＣ５６の
動作は第２４図に示される７個の主要機能ブロックと関
連して説明される。
同期化（ＳＹＮＣ）ブロック５２０は局所プロセッサ１
８からマスタクロック（ＣＬＫ）信号とバス５００上の
ホストからのＨＲＥＱ信号とを受取る。その同期化ブロ
ック５２０は局所プロセッサ１８およびＣＬＫ信号から
ＬＲＥＱ信号を受取る競合している要求サイクル仲裁ブ
ロック５２２に伝えられるローカルクロックと同期化さ
れるホスト要求信号を発生する。サイクル仲裁ブロック
５２２はＤＰＴＣ５６内の他の機能ブロックで用いるた
めにローカルサイクル（ＬＣＹＯＬＥ）信号とホストサ
イクル（ＨＣＹＣＬＥ）信号を発生する。サイクル仲裁
ブロック５２２はまたＲＡＭサイクルタイマブロック５
２４によって受取られるＧｏ倍信号発生する。ＲＡＭサ
イクルタイマブロック５２４はまたＣＬＫ信号とＬＤＴ
−Ｒ／およびＨＤＴ−Ｒ／倍信号を受取りかつそこから
ＲＡＭ０Ｅ／とＲＡＭＣ５／とＲＡＭＷＥ／信号とまた
５ＴＯＰ信号を発生する。
ローカルボートサイクル制御器５２６はＲＡＭサイクル
タイマ５２４によって発生される５ＴＯＰ信号と、ＣＬ
Ｋ信号と、ＬＣＹＣＬＥ信号とＬＤＴ−Ｒ信号とを受取
りかつそこからＬＤＬＥと、ＬＤＬＯＥ／とＬＤＢＥ／
とＬＡＢＥ／信号とを発生する。
ホストボートサイクル制御器５２８は５ＴＯＰ信号と、
ＣＬＫ信号と、ＨＣＹＯＬＥ信号と、ＨＤＴ−Ｒ／倍信
号を受取り、かつそこからＨＤＬＥと、ＨＤＬＯＥ／と
、）ＩＤＢＥ／と、ＨＡＢＥ／信号とを発生する。
ローカルボート準備（ＬＲＤＹ）制御器５３０はＬＲＥ
Ｑ信号と、ＣＬＫ信号と、ＨＣＹＯＬＥ信号と、ＬＣＹ
ＣＬＥ信号とを受取り、そこからＬＲＤＹ信号を発生す
る。
ホストボート準備（ＨＲＤＹ）制御器５３２はＨＲＥＱ
信号と、ＣＬＫ信号と、ＨＣＹＣＬ、Ｅ信号と、ＬＣＹ
ＣＬＥ信号とを受取り、かつそこからＨＲＤＹ信号を発
生する。
第２４図に示される種々のブロックの設計および構成は
第２５図のＤＰＴＣタイミング図と関連して与えられる
それらの機能のさらなる説明を基に当業者によって理解
されるであろう。
ＤＰＴＣ５６は共用ＲＡＭ２２ａへのすべてのアクセス
のためのサイクルタイミングを発生する。
各サイクルの長さは固定されかつ局所プロセッサ１８ま
たはホストのいずれかのサイクル時間から独立している
。メモリサイクルは局所プロセッサ１８またはホストの
いずれかからの要求に応答して発生される。要求と競合
する場合、ＤＰＴＣ５６はその競合を仲裁し第１のサイ
クルを一方の要求側に与え一方で他方を抑える（適当な
準備ライ、ンＬＲＤＹまたはＨＲＤＹを介して）。ＤＰ
ＴＣ５６は常に局所プロセッサ１８（Ｌ−ボートと呼ば
れる）によって仲裁する。第２５図のタイミング図を参
照すると、サイクル仲裁ブロック５２２が次のメモリサ
イクルを開始する準備ができているときに未決定の要求
をもしＬ−ボートが有するなら（ＬＲＥＱ／入力を介し
て）、第２５図の５４で示されるときにＬ−ボートはホ
スト（Ｈ−ボート）からの要求に関係なくサイクルが与
えられる。もしホスト（ＨＲＥＱ入カピシカピンの要求
が存在するかまたはサイクル（Ｌ−サイクル）時間５４
２の間存在するなら、次のサイクルはホスト（Ｈ−サイ
クル）時間５４４に与えられる。これは局所プロセッサ
１８が他のサイクル時間５４６を要求する前にＤＰＴＣ
５６が次のサイクルを開始させるので暗黙のうちに起こ
る。もしＬ−サイクル要求がＨ−サイクルの中間で受取
られるなら、局所プロセッサ１８はＨ−サイクルが終わ
るまで（時間５４８ないし時間５５０）遠ざけられる（
ＬＲＤＹラインを介して）。
Ｌ−サイクル要求はＩＤＰＣクロックと同期している。
これはＩＤＰＣクロックが局所プロセッサクロックと同
じでかつメモリサイクルタイミングはＩＤＰＣクロック
から発生されるので問題ではない。Ｈ−サイクル要求は
ＩＤＰＣクロックと非同期であると仮定されかつ５ＹＮ
ＣＨブロツク５２０内のＤＰＴＣに内部で同期化される
。
第２５図に示されるように、ＳＲＡＭ２２ａメモリサイ
クルは長さが２個のＩＤＰＣクロック（ＣＬＫ）時間で
、いずれか２つのＳＲＡＭサイクルの間に少なくとも１
つのＣＬＫクロック時間不動作空間を有する。
ＳＲＡＭ２ａが遊びの間、ＤＰＴＣ５６のサイクル仲裁
ブロック５２２はＩ　ＤＰＣクロックサイクルごとの立
下がり端縁でＬ　ＲＥ　Ｑ／および同期化されたＨＲＥ
Ｑ信号をサンプル取りする。もし要求が存在するなら、
サイクルは開始されかつＧＯ倍信号ＲＡＭサイクルタイ
マ５２４に発生される。サイクルの開始によって起こる
べき以下の動作が引き起こされる。すなわちＲＡＭＣ８
／がＲＡＭサイクルタイマ５２４（時間５５２）によっ
て活動状態（ロー）にされかつＬＡＢＥ／またはＨＡＢ
ＥのいずれかがＬＲＥＱ／またはＨＲＥＱ／がサンプル
取りされたかに依存して活動状態（ロー）になる（それ
ぞれ時間５５４かまたは５５６）。
ＲＡＭＣ８／はＳＲＡＭ２２ａのチップ選択制御出力を
出す。ＲＡＭＣ８／とＬＡＢＥ／またはＨＡＢＥ／のい
ずれかの両方の信号がメモリサイクル時間５５８または
５６０のそれぞれの終わりまで活動状態のままである。
ＩＤＰＣクロック（ＣＬＫ）の次の立下がり端縁で、活
動状態のボートの方向制御入力ライン（ＬＤＴ−Ｒ／ま
たはＨＤ　Ｔ　−Ｒ／）がＲＡＭサイクルタイマ５２４
によってサンプル取りされる（それぞれ時間５６２また
は５６４）。この信号はサイクルが読出サイクルかまた
は書込サイクルかのいずれかを決定する。もし方向制御
がサンプル取りされてハイ（書込）であるなら、以下の
動作がとられる。すなわち、ＲＡＭＷＥ／はＲＡＭサイ
クルタイマ５２４によって活動状態（ロー）にされ（時
間５６６）　、ＬＤＢＥ／またはＨＤＢＥ／のいずれか
がＬＤＴ−Ｒ／またはＨＤＴ−Ｒ／がサンプル取りされ
たかどうかに依存して活動状態（ロー）にされる（それ
ぞれ時間５６８または５７０）。
ＲＡＭＷＥ／はＳＲＡＭ２２ａ書込ストローブである。
それはサイクルの終わりで（時間５７２）その非活動状
態（ハイ）に戻される。ＬＤＢＥ／およびＨＤＢＥ／は
上でＳＲＡＭ２２ａに書込まれるべきデータを置くデー
タバッファ可能化制御である。それらはまたサイクルの
終わりで（それぞれ時間５７４または５７６）その非活
動状態（ハイ）に戻される。
もし方向制御ラインＬＤＴ−Ｒ／またはＨＤＴ−Ｒ／が
サンプル取りされてロー（読出）であるなら、以下のこ
とが発生する。すなわち、ＲＡＭ０Ｅ／がＲＡＭサイク
ルタイマ５２４によって活動状態（ロー）にされ（時間
５７８）　、ＬＤＬＥまたはＨＤＬＥは活動状７＠（ロ
ー）にされ（時間５８０ＨＤＬＥの時間は簡単にするた
め省かれてイル）、ソしてＬＤＬＯＥ／またはＨＤＬｏ
Ｅ／は活動状態（ロー）になる（時間５８２、ＨＤＬＯ
Ｅ／の時間は簡単にするために省かれている）。
ＲＡＭ０Ｅ／はＳＲＡＭ２２ａ出力ドライバを可能化す
る。ＬＤＬＥおよびＨＤＬＥはその透明状態にそれぞれ
適当なデータバスラッチ５０２または５１２を置く。Ｌ
ＤＬＯＥ／およびＨＤＬＯＥ／はそれぞれデータバスラ
ッチ５０２または５１２を可能化してその出力をローカ
ルまたはホストシステムバスに戻す。ＲＡＭ０Ｅ／とＬ
ＤＬＥとＨＤＬＥはサイクルの最後でクリアされる（そ
れぞれ時間５８４と５８６゜ＨＤＬＥの時間は簡単にす
るために省かれる）。ＬＤＬＯＥ／（時間５８８）およ
びＨＤＬＯＥ／　（簡単にするために時間を省かれてい
る）はサイクル要求（ＬＲＥＱ／またはＨＲＥＱ／）が
除去されると（時間５９０）クリアされる。
メモリサイクルはＩＤＰＣ（ＣＬＫ）クロックの次の立
下がり端縁（時間５９２）上で終わる。
ＬＲＥＱ／およびＨＲＥＱ入力は新しいサイクルが開始
されるべきかどうかを決定するために■ＤＰＣクロック
（ＣＬＫ）の各連続した立下がり端縁でサイクル仲裁ブ
ロック５２２によってサンプル取りされる。
ＬＣＹＣＬＥとＨＣＹＣＬＥ制御ブロック５２６および
５２８は第２４図と関連して説明される１］ｉ／ｒ＋７
）ＬＤＬＥト、Ｌ、ＤＬＯＥ／と、ＬＤＢＥ／と、ＬＡ
ＢＥと、ＨＤＬＥと、ＨＤＬＯＥ／と、ＨＤＢＥ／と、
ＨＡＢＥタイミング信号を発生する。
Ｌ−ボートがＨ−サイクルが進んでいる間サイクルを要
求するか、またはＨ−ボートがＬ−サイクルが進行中で
あるかまたはＬ−ボート要求が存在している間サイクル
を要求する場合、競合が発生する。ＤＰＴＣ５６のサイ
クル仲裁ブロック５２２は常にＬ−ボートのおかげで仲
裁をするであろう。
もしＬＲＥＱ／がＨ−サイクルが進行中であるとき活動
状態になるなら、ＬＲＤＹはＬＲＤＹ制御５３０によっ
て非活動状態（ロー）になる。これは即座に起こる。Ｌ
ＲＤＹは次のメモリサイクルの始まり（Ｌサイクルであ
ろう）で活動状態に戻る。
Ｌサイクルが進行中である間、ＨＲＥＱが活動状態にな
る場合は上と正に同様の方法で取扱われるが、ここでは
ＨＲＤＹがＬＲＤＹの代わりに制御信号として用いられ
ることが例外である。
ＨＲＥＱがサイクルの開始の前に活動状態にありかつＬ
ＲＥＱ／がまた活動状態になる場合、ＲＥＤＹはＬＲＥ
Ｑ／が活動状態になるや否や非活動状態（ロー）にされ
る。（もしＬＲＥＱ／が既にＬサイクルが始まる前に活
動状態であるなら、ＨＲＤＹはＨＲＥＱが活動状態にな
るや否や非活動状態になる。’）ＨＲＤＹはＨ−サイク
ルが初められると活動状態に戻る。
第２６図を参照すると、局所プロセッサ１８とホストプ
ロセッサ５９５との間のすべての通信は共用ＲＡＭ２２
ａに置かれる「メイルボックス」を介して行なわれる。
メカニズムはそのメイルボックスにメツセージがあるこ
とを受取側に知らせることを要求される。割込はこのタ
スクのために用いられる。
メツセージの通過は２つの形式をとる。すなわち、ホス
ト５９５に送る局所プロセッサ１８と局所プロセッサに
送るホストである。局所プロセッサがメツセージをホス
トに送りたいと思うとき、それはまずメツセージをホス
トのメイルボックスの中に入れ次に割込要求をホストに
発生する。ホストはそのメツセージを読出し割込要求を
クリアする。逆に、ホストがメツセージを局所プロセッ
サに送りたいと思うとき、それは局所プロセッサのメイ
ルボックスにメツセージを置き局所プロセッサに割込要
求を発生する。局所プロセッサはメツセージを読取りか
つ割込要求をクリアする。ＤＰＴＣ５６は２ビツトのセ
マフォレジスタ５９６を提供し、これらの割込要求の発
生およびクリアにすることを容易にする。セマフォレジ
スタ５９６の下位のビット位置（ビット０）ホストへの
割込プロセッサ（ＩＴＬＰ）フラグを含みそして上−位
ビット位置（ビット１）は局所への割込プロセッサ（Ｉ
ＴＨＰ）フラグを含む。
セマフォレジスタ５９６のＩＴＬＰビット位置はＬＯＣ
ＡＬ　　ＩＮＴ　　ＯＵＴ信号を搬送する信号ライン５
９７によって局所プロセッサ１８に（ＩＤＰＣＩＯの外
部ピンを介して）接続される。
ホスドブＯセ−／す５９５はＨＯＳＴ　　ＩＮＴ　　Ｉ
Ｎ信号を搬送する信号ライン５９８によってＩＴＬＰビ
ット位置に（ＩＤＰＣＩＯの外部ピンを介して）接続さ
れる。局所プロセッサ１８はＬＯＣＡＬ　　ＣＲＴ信号
をレジスタ５９６のビット位置に、ＨＯＳＴ　　ＩＮ　
　ＲＥＱＵＥＳＴ信号をレジスタ５９６のビット２にＭ
ＰＩ５０を介して書込むことができる。
ホスト５９５はＨＯＳＴ　　ＩＮ　　ＡＣＫ信号を搬送
する信号ライン５９５ａによって（ＩＤＰＣｌｏの外部
ピンを介して）とＨＯＳＴ　　ＩＮ　　ＯＵＴ信号を搬
送する信号ライン５９９ｂによって（ＩＤＰＣｌｏの外
部ピンを介して）セマフォレジスタ５９６のＩＴＨＰビ
ット位置に接続される。
セマフォレジスタ５９６は局所プロセッサ（ホストによ
ってではない）によって読出および書込まれ得る。局所
プロセッサからホストへの割込−局所プロセッサ１８は
セマフォレジスタ５９６のビット０１；１を書込むこと
によってホスト５９５に割込を発生する。このビットを
セットすることによってホスト割込出力（ＨＩＮＴＯＵ
Ｔピン）を活動状態にする。ホストはビットをクリアし
、それゆえホスト割込肯定応答入力（ＨＩ　ＮＴＡＣＫ
ピン）をパルス動作させることによってＨＩＮＴＯＵＴ
ビンをクリアする。
ホストから局所プロセッサへの割込−ホスト５９６はホ
スト割込入力（ＨＩ　ＮＴ　Ｉ　Ｎピン）をパルス動作
させることによって゛局所プロセッサ１８に割込を発生
する。これはセマフォレジスタ５９６のビット１を設定
しかつ局所割込出力（ＬＩＮＴＯＵＴピン）を活動状態
にする。局所プロセッサはセマフォレジスタのビット１
をクリアすることによって（Ｌ　ＩＮＴＯＵＴラインに
よって発生された）書込要求をクリアする。
この発明のＩＤＰＣｌｏは多くのレジスタを含み、ユー
ザが規定可能なデータがそこに書込まれるかまたはそこ
からデータが読出され得る。ＤＬＣ５２送信機１０２は
１組の状態および制御レジスタ（第４図の１１２）を有
し、ＤＬＣ受信機１０８は１組の状態および制御レジス
タ（第１０図の２１２）を有し、ＵＡＲＴ５４は１組の
状態および制御レジスタ（第２１図の４０８）と１組の
要素４１２内の特別文字ビットマツプレジスタを有し、
ＩＤＰＣ５６は１個のセマフォレジスタを有する。これ
らのレジスタはこれから説明されるように、ＩＤＰＣＩ
Ｏのこれらの３つの主要な機能ブロックの各々の種々の
局面に関連される。
ユーザは種々の状態および制御レジスタやセマフォレジ
スタ５９６を以下のメモリマツプに従ってＭＰＩ５０に
アドレスを与えることによってマイクロプロセッサ１８
を介してアクセスする。
アドレス　　　　使用 ００−３１　　　　ＤＬＣ５２ ３２−６２ＵＡＲＴ　　５４ ６３　　　　ＤＰＴＣ５６ 以下の第１表に挙げられる状態および制御レジスタはブ
ロック１１２および２１２のＤＬＣ５２内に含まれ、Ｄ
ＬＣ送信機１０２と受信機１０８の要求されるモードお
よび構成を確立するために用いられ、またＤＬＣ５２の
必要な状態をユーザにモニタしかつ報告する。ＤＬＣＦ
ＩＦＯｌｏｏおよび１０６と直列パスポート（ＳＢＰ）
１０４のために用いられる状態および制御レジスタはま
た第１表に挙げられる。これらのレジスタは３２バイト
のＤＬＣアドレス空間の初どの２９個の位置を占有する
。この空間は内部メモリマツプの位置００で始まる。
第１表で下に挙げられている個々のレジスタの詳細を論
じる前に、以下のセクションでは他のユーザのアクセス
可能なりＬＣレジスタとは異なる２個のＤＬＣレジスタ
と第３のレジスタの１つのビットフィールドが説明され
る。
受信フレーム状態レジスタと、受信バイトカウントレジ
スタと、書込ソースレジスタの党信リンクアドレスビッ
トフィールド（ビット０ないし２）は多数の連続フレー
ム（折返しフレーム）の受取りを支持する。これらの２
個のレジスタおよび第３のレジスタのビットフィールド
は第３のフレームが実際にＤＬＣ５２によって受取られ
ている間、２個までの以前に受取られたフレームの状態
（良いフレームかまたは悪いフレーム）とバイトカウン
トの「活動記録」を維持しなくてはならない。
これらのレジスタおよびビットフィールドはＤＬＣ５２
によって受取られたフレームから状態の多数のレベルを
支持するために４つの段階レジスタである。
受信フレーム状態レジスタと、受信バイトカウントレジ
スタと、受信リンクアドレスビットフィールドの各々は
以下の４つの段階からなっている。
すなわち、１）現在、２）保留、３）マスク、４）スレ
ーブ。受信フレーム状態レジスタで用いられる典型的な
４段階の「遅延された状態」の構造が第２７図に示され
る。第２７図はこれより後に説明されるであろう典型的
な相互接続を例示する。
第２７図を参照すると、ＤＬＣ受信機１０８のフラグ検
出器２１４は８ビツト最小（受信）パケットサイズレジ
スタ２６４と同様（共に「段階１」と示される）　、Ａ
ＮＤゲート６００に接続される。
（第２７図ではただ１つのＡＮＤゲート６００のみが示
されているが、並列に動作しかつフラグ検出器に各々が
接続される８個のそのようなゲートが用いられる。）Ａ
ＮＤゲート６００によって発生される信号は８ビツトラ
ツチ６０２に伝えられ、リセット（Ｒ）入力でＩＮ−Ｆ
ＲＡＭＥ信号を受取る。ラッチ６０２の出力は１組のＡ
ＮＤゲート６０４に伝えられ、その各々はＯＵＴ−ＯＦ
−ＦＲＡＭＥ信号と８ビツト（「段階２」）レジスタ６
０６によって発生されるＥＭＥＴＹ信号を受取る。レジ
スタ６０６はＡＮＤゲート６０４から並列に伝えられる
８個の信号を受取る。
レジスタ６０６は次にその出力で１組の（８個）ＡＮＤ
ゲート６０８に接続され、その各々はまた８ビツト（「
段階３」）レジスタ６１０によって発生されるＥＭＰＴ
Ｙ信号を受取る。レジスタ６１０は次にその出力で１組
の（８個の）ＡＮＤゲート６１２に接続され、その各々
は８ビツト（「段階４」）レジスタ６１４によって発生
されるＥＭＰＴＹ信号を受取る。レジスタ６１４は次に
、１組の（８個の’）ＡＮＤゲート６１６にその出力で
接続され、その各々は受信フレーム状態割込可能化レジ
スタのビット５（レジスタ内の典型的な他のビット位置
）から信号を受取る。ＡＮＤゲート６１６の出力はＯＲ
ゲート６１８に並列に伝えられる。ＯＲゲート６１８に
よって発生される１個の出力は割込ソースレジスタ６２
０のビット位置５に伝えられ、これは順にその出力でＡ
ＮＤゲート６２２に接続される。ＡＮＤゲート６２２は
また割込ソース割込可能化レジスタのビット５から信号
を受取る。ＡＮＤゲート６２２によって発生された信号
はＤＬＣ割込信号を発生する。
段階１　（６０２）はＤＬＣ５２によって受取られてい
るフレームの現在の状態を含む。この段階は変化がリア
ルタイムで発生すると現在のＤＬＣ受信機状態で交信さ
れる。段階１の内容は段階２が空のときかつ第１８図と
関連して上で説明されたＤＬＣ受信ＦＩＦＯ１０６に入
るとフレームの終わり（ＥＯＦ）バイトとしてバイトに
タグが付けられるようにした事象が発生するときゲート
６０４を介して段階２　（６０６）に移される。もし段
階２が空でなく（すなわち内容はまだ段階３に移されて
いない）、段階１はその状態のままである。段階１が段
階２に移されると、段階１は自由に次の到着するフレー
ムをモニタし始める。段階２は次に段階３が空になるま
でデータを保持する。
データは段階３は空になるや否や段階２から段階３に転
送される。これは順にＥＯＦ条件で段階１から段階２に
データを移すことを可能にする。
段階３のレジスタ６１０の内容は段階４が空でかつＥＯ
Ｆとタグが付けられたバイトが受信Ｆ！ＦＯデータレジ
スタ２９８から（ＤＭＡまたはマイクロプロセッサ１８
によって）読出されると段階４のレジスタ６１４（ユー
ザによってアクセス可能なレジスタである）に転送され
る。もし段階４が空でないなら、段階３はその状態のま
まである。段階４はマイクロプロセッサ１８によって読
出されるかまたはＤＬＣ５２のリセットが発生するとク
リアされる（「空にされる」）。
受取られたフレーム状態は「バックアップ」できる。も
しマイクロプロセッサ１８が段階４を読出しておらず、
段階３が段階４に転送されることを引き起こすであろう
事象が発生すると、段階３は段階４に転送される。もし
段階４が段階１を段階２に移すようにするであろう事象
が発生する前に空にされてもいかなる間順もない。この
場合、段階３は段階４が空にされるとすぐに段階４に転
送される。しかしながら、段階２および３および４が空
ではなく、段階１が段階２に転送される結果となる事象
が生じたとき、現存している段階１．２．３および４は
妨げられない。ＤＬＣ受信機１０８はすべての受取られ
たリンクバイトを無視し段階１を凍結し始める。ＤＬＣ
受信機に送信されるいかなるフレームもそれゆえ段階４
がマイクロプロセッサ１８によって読出されるまで失わ
れる。
段階４がマイクロプロセッサの読出によって空にされる
や否や、段階３は段階４に転送され、段階２は段階３に
転送されそして段階１は段階２に転送される。この点で
、ＤＬＣ受信機１０８の論理は受信機状態０（フラグで
はあき選択）に入りかつフレームの受取りが再び始めら
れる。
割込ソースレジスタの有効および無効パケットが受取ら
れたビット（３および５）はまた遅延された様式で報告
される。これらのビットは他の遅延された状態条件から
立てられかつそれ自身４段階のメカニズムを必要としな
い。
もし受信フレーム状態レジスタが割込ソースレジスタが
最後に読出されたゆえに読出されているなら、そして受
信バイトカウントレジスタの最下位ビットが読出される
なら、受信状態レジスタはクリアされる。このように、
４段階遅延された状態メカニズムはもし有効データパケ
ットが受取られて受信状態レジスタが読出されないなら
同期化されたままである。
ＤＬＣ５２は送信機状態および制御レジスタブロック１
１２（第４図）と受信状態および制御レジスタブロック
２１２（第１０図）との中に多数のレジスタを含む。こ
れらのレジスタは第１表に挙げられている。
（以下余白） 第１表 ＤＬＣ５２状態および制御レジスタ ＩＤＰｃ　　１６進数　　　　　　　　　　　　　長さ
アト　　　　　　　　　　　　　　　　　　　　（パイ
レス　レジスタ　　　　　　　　　　　　　　　ト）０
０　指令／制御レジスタ　　　　　　　　１０１　　Ｄ
ＬＣアドレス制御レジスタ　　　　１０２　リンクアド
レス認識レジスタ０２０４　リンクアドレス認識レジス
タ１２０６　リンクアドレス認識レジスタ２２０８　リ
ンクアドレス認識レジスタ３２０Ａ　直列バスボー）　
（ＳＢＰ）制御レジスタ　１０Ｂ　最小受信パケットサ
イズレジスタ　　１０Ｃ最大受信パケットサイズレジス
タ　　２０Ｅ　割込ソース割込可能化レジスタ　　　１
０Ｆ　受信フレーム割込可能化レジスタ　　１１０　受
信リンク割込可能化レジスタ　　　１１１　　ＦＩＦＯ
状態割込可能化レジスタ　　１１２　送信バイトカウン
トレジスタ　　　　２１２　送信バイトカウントレジス
タ　　　　２１４　　ＦＩＦＯしきい値レジスタ　　　
　　１１５　割込ソースレジスタ　　　　　　　　　１
１６　受信バイトカウントレジスタ　　　　２１８　受
信フレーム状態レジスタ　　　　　１１９　受信リンク
状態レジスタ　　　　　　ＩＩＡ　　ＦＩＦＯ状態レジ
スタ　　　　　　　１１Ｂ　受信ＦＩＦＯデータレジス
タ　　　　１１Ｃ送信ＦＩＦＯデータレジスタ　　　　
１付録Ａは第１表に挙げられたＤＬＣ状態および制御レ
ジスタの説明を含°む。
ＤＬＣレジスタは５つの範鴫、すなわち指令／制御、状
態、ＦＩＦＯデータ、割込指示、割込可能化レジスタに
入る。
ＤＬＣ指令／制御レジスター指令／制御レジスタはＤＬ
Ｃを構成しかつ特定の動作を要求するために用いられる
。これには ＤＬＣ指令／制御レジスタと、 リンクアドレス制御レジスタ（４）と、ＳＢＰ制御レジ
スタと、 最小受信パケットサイズレジスタと、 最大受信パケットサイズレジスタと、 Ｐ　Ｉ　ＦＯしきい値レジスタと、 送信バイトカウントレジスタとが含まれる。
ＤＬＣ指令／制御レジスタは全体のＤＬＣの動作を制御
する。他のレジスタの各々はＤＬＣの特定部分の動作を
制御する。ビット割当てはこれらのレジスタでは重要で
はない。
ＤＬＣ状態レジしターＤＬＣ状態レジスタはＤＬＣの状
態をユーザに報告する。これらにはＦＩＦＯ状態レジス
タと、 受信バイトカウントレジスタと、 受信フレーム状態レジスタと、 受信リンク状態レジスタと、 割込ソースレジスタのいくつかの部分とが含まれる。
状態レジスタは型に従って状態情報をグループ分けする
ように編成される。これは非常に重要である。なぜなら
これがソフトウェア割込取扱いルーチンが組織化に役立
つようにする方法であるからである。たとえば、通信リ
ンクのリアルタイムの条件に属する状態情報は特定の受
取られたフレームのデータに特定の情報から別に報告さ
れる。
一般に、ソフトウェアはパケットの状態に興味があって
パケットの部分ではなく、これが鍵であって、ＤＬＣは
パケットがＩＤＰＣから外部のＲＡＭに送られた後にの
みユーザに状態を報告する。
典型的には、ユーザはキャラクタごとか、または１度に
いくつかのキャラクタのデータの状態に関係しており、
パケットごとのデータの状態に関係していなかった。こ
の状態構造はＩＤＰＣに特有である。
種々の状態レジスタ内のビットはＬＳＢの最も確からし
い条件とＭＳＢ位置の最も確からしくない条件で編成さ
れる。これによって所与の条件を識別する際にソフトウ
ェアオーバヘッドが減じられる。さらに、最もありそう
な状態条件（および問題のパケットに関連したアドレス
の識別）は割込ソースレジスタに報告される。これはユ
ーザが割込を受取った後に読出すであろう第１のレジス
タである。通常の条件のもとで、ユーザはＤＬＣの状態
を識別するためにいかなる他のレジスタもアクセスする
必要がない。
ＦＩＦＯデータレジスターこれらはＤＬＣ（ＦＩＦＯ）
へおよびそこからデータを動かすためにユーザが読出す
かまたは書込むレジスタである。
割込識別レジスター割込ソースレジスタは３個のビット
フィールド、すなわちパケットアドレス識別フィールド
と、有効パケットフィールドと、割込ソースフィールド
とを含む。最初の２個のフィールドは上で論じられた。
割込ソースフィールドは状態レジスタの各々に対して１
ビツトを有する。このビットがセットされると、関連し
たレジスタは割込条件を含む。このよう−に、ユーザは
割込の原因の場所を効果的に探し当てることができる。
たとえば、有効パケットが受取られてしまったことを識
別するため、ＩＤＰＣは割込ソースレジスタへの読出と
、右へのシフトとテスト指示の合計２つの命令を必要と
する。もしあまり最適でない組織が用いられたなら、１
７個はどの命令が要求されていたかもしれない。
割込可能化レジスターこれらのレジスタは状態レジスタ
のビット対ビットの一致である。これは割込可能化のた
めにユーザの有効的な編成を提供する。余分のレジスタ
はこの機構によって要求されるが結果はユーザにとって
より明らかである。
第２表はＵＡＲＴ５４内の１２個のユーザアクセス可能
状態および制御レジスタと、パリティ、特別、文字、フ
レーム、中断チェッカ４１２のランダムアクセスメモリ
４１３に対応する１２８ビツトのビットマツプで、１６
としてアドレスされた、８ビツトレジスタとをリストア
ツブしている。
ＵＡＲＴレジスタは３１バイトの空間にマツプされる。
２個のボー速度除数レジスタはＦＩＦＯデータレジスタ
と割込可能化レジスタアドレスとをオーバラップさせる
。アクセスはライン制御レジスタの除数ラッチアクセス
ビット（ＤＬＡＢ）をセットすることによって得られる
。３１バイトブロツクのベースアドレスは初期に提示さ
れたメモリマツプで示される。
第２表 ＵＡＲＴ５４状態および制御レジスタ アドレス　レジスタ名　　　　　　　型ＯＤＬＡＢ−０
＊受信ＦＩＦＯデータレジスタ　読出ＯＤＬＡＢ−０１
：送信ＦＩＦＯデータレジスタ　書込ＯＤＬＡＢ−Ｌ＊
ボー速度除数ＬＳＢ　　　　　読出／書込Ｉ　ＤＬＡＢ
−０＊割込可能化　　　　　　　読出／書込Ｉ　ＤＬＡ
Ｂ−１ｔボ一速度除数ＭＳＢ　　　　　読出／書込２　
　割込識別　　　　　　　　読出 ３　　ライン制御　　　　　　　読出／書込４　　モデ
ム制御　　　　　　　読出／書込５　　ライン状態　　
　　　　　読出 ６　　モデム状態　　　　　　　読出 ７　　　ＵＡＲＴ状態　　　　　　　　読出８　　　Ｕ
ＡＲＴ制御　　　　　　　　読出／書込９−２４　　８
ビツト特別文字 ビットマツプレジスタ　　読出／書込 ＊ＤＬＡＢビットは上で規定される。
付録Ｂには第２表に挙げられたＵＡＲＴ状態および制御
レジスタの説明が含まれる。
ＵＡＲＴレジスターＵＡＲＴレジスタは８２５０に加え
られる特徴（特別文字認識、ＦＩＦＯ。
同期動作など）上の状態を制御および報告するために必
要なビットを除いて８２５０で規定されたものと同じで
ある。ここでの特徴は正に８２５０と互換性があるべき
ことであるが、一方新しい能力をはっきりと提供する。
ＵＡＲＴ状態およびＵＡＲＴ制御レジスタは基本の８２
５０にとって新規である。付加のビットは現存している
８２５０レジスタ（ＦＰＳのＵＡＲＴレジスタセクショ
ンで識別される）の使用されていない位置に加えられた
。これらの加えられたビットの位置は論理態様で割込ソ
ース識別処理を指図するために重大である。
ＤＰＴＣ５６は１つのユーザアクセス可能レジスタを含
む。このレジスタは局所プロセッサ１８とホストプロセ
ッサとの間でのセマフォ割込の発生およびクリアを制御
するために局所プロセッサ１８によって用いられる。こ
のＤＰＴＣレジスタは第２６図と関連してこれより以前
に説明されている。ＤＰＴＣレジスタ（セマフォレジス
タ（５９６）は１０進のアドレス６３にマツプされる。
（以下余白） 付録Ａ ＤＬＣ５２状態／制御レジスタ（１１２，２１２）指令
／制御レジスタは８ビツトレジスタである。
このレジスタのすべてのビットはこの後に説明されるＤ
ＬＣリセットとこの後で説明されるＩＤＰＣリセットビ
ンの結果としてデフォルト値に初期設定されたときを除
いて、ソフトウェアによってセットおよびクリアさる。
このレジスタはマイクロプロセッサ１８によって書込お
よび読出が可能である。
ＤＬＣ指令／制御レジスタ ビットＯ送信放棄　（デフォルト−〇）このビットが１
にセットされると、以下の動作が即座に生じ、ビットが
０にクリアされるまで続く。
ａ）　　ＤＬＣ送信機フラグ／放棄挿入ユニット１３４
（第７Ｂ図）は放棄文字を送信する（ビットパターン０
１１１１１１１　（右側のＬＳＢ））。
もしユーザがマイクロプロセッサ１８を介してこのビッ
トを２個の連続した書込上でこのビットをセットしかつ
クリアするなら、ＤＬは１つの「放棄」文字を送信する
であろう。
ｂ）　　ＤＬＣ送信ＦＩＦＯをクリアする（第４図）。
ｃ）　　ＤＬＣ送信バイトカウンタ１５４をクリアする
（第５図）。
ｄ）　　ＤＬＣ送信バイトカウントレジスタ１５２をク
リアする（第５図） ビット１　送信機可能化　（デフォルト−〇）１にセッ
トされると、このビットはＤＬＣ５２からのデータが５
ＣＬＫまたはＳＦＳ／ＸＭＩＴＣＬＫの制御のもとて５
ＢＯＵＴ　（第８図）にシフトされるのを可能にする。
このビットが０にクリアされると、５ＢＯＵＴビンが３
状態条件に置かれる。このビットが０にクリアされかつ
ＤＬＣ送信機が「インフレーム」　（第１９図の状態１
（３０２））　、すなわち送信データであるなら、ＤＬ
Ｃはその現在のフレームが５ＢＯＵＴピンを不能化する
前に終了する（すなわちフレームからのＤＬＣ送信機）
で待機する。
ビット２　受信機可能化　（デフォルト−〇）このビッ
トは１にセットされると５ＢＩＮビンからのデータがＤ
ＬＣ５２の直列パスポート（ＳＢＰ）部分１０４にクロ
ック動作されるのを可能にする。０にクリアされると、
このビットはＤＬＣのＳＢＰ部分へのいかなるデータの
受取もブロックする。もしこのビットがＤＬＣ受信機が
インフレームの間クリアされるなら、ＤＬＣ５２は規則
的な態様で接続を外す前に終了するために現在受取られ
ているフレームを待機する（すなわち、受取られる閉フ
ラグまたは終了エラーが発生する）ビット３　フラグ遊
び−マーク遊び／　（デフォルト−〇） このビットは１にセットされると、ＤＬＣ１０２送信機
がインフレームでないときフラグ遊びパターンを連続的
に送信することを引き起こす。０にクリアされると、こ
のビットはＤＬＣ送信機がインフレームでないときマー
ク遊びパターンを連続的に送信することを引き起こす。
ビット４　　ＣＲＣチェック可能化　（デフォルト１に
セットされると、このビットはＣＲＣチェッカ２２２に
よって発生されるＣＲＣチェック結果の出力が受信フレ
ーム状態レジスタのＣＲＣエラービット（ビット２）に
送信されることを可能にする。このビットが０にクリア
されると、受信フレーム状態レジスタのＣＲＣエラービ
ットは決してセットされない。
ビット５　　ＣＲＣ発生可能化　（デフォルト−１）１
にセットされると、このビットはＣＲＣ発生器１２０に
よって発生される送信ＣＲＣ（常に計算されている）が
ＤＬＣ送信ＦＩＦＯ１００（第４図）のフレームの最後
（ＥＯＦ）としてタグが付けられたバイトの送信に続い
て送信されることを引き起こす。このビットが０にクリ
アされると、閉フラグはフラグ、放棄挿入発生器１３４
によって発生されかつＥＯＦとタグが付けられたバイト
に即座に引き続いて送信され、そしてＦｅ２は送られな
い。
ビット６　　ＤＬＣリセット　　　（デフォルト−〇）
このビットは１にセットされると、ＤＬＣＦＩＦＯｌｏ
ｏと１０６およびＤＬＣ５２と５ＢＰ１０４論理をリセ
ットする。ＤＬＣ状態のおよび制御レジスタ１１２．２
１２のすべてのラッチ、状態および制御ビットは強制的
にデフォルト値にされる。
ビット７　　ＦＣ８通過可能化　（デフォルト−〇）１
にセットされると、このビットはＦＣＳバイトがデータ
として（受信側）ＰＩＦＯ１０６にロードされることを
可能にする。０にクリアされると、Ｆｅ２が廃棄される
。
ＤＬＣアドレス制御レジスタは８ビツトレジスタである
。このレジスタのすべてのビットはＤＬＣ指令／制御レ
ジスタまたはＩＤＰＣリセットピンと関連して説明され
たＤＬＣリセットの結果としてのデフォルト値に初期設
定された時を除いて、ソフトウェアによってセットされ
、クリアされる。
このレジスタはマイクロプロセッサ１８によって書込ま
れかつ読出され得る。すべてのリンクアドレス可能化ビ
ット（ビット０ないし３）および同報通信可能化ビット
（ビット４）が０にクリアされると、ＤＬＣはいかなる
アドレス検出も行なわずかつすべての受取られたフレー
ムバイト（２つのフレームバイトより多くが受取られた
と仮定する）をＤＬＣ受信ＦＩＦＯ１０６（第１０図）
に送るであろう。この場合、このレジスタのビット５．
６および７は無視される。
もしビット０ないし４の１個以上が１にセットされるな
ら、アドレス検出ユニット２２６（第１６図）と関連し
て説明される首尾の良いリンクアドレス比較がいかなる
フレームバイトがＤＬＣ受信ＰＩＦＯ１０６に転送され
得る前に発生しなくてはならない。
ＤＬＣアドレス制御レジスタ ビット０　リンクアドレス０可能化　（デフォルト−〇
） ビット１　リンクアドレス１可能化　（デフォルト−０
） ビット２　リンクアドレス２可能化　（少フォルト−〇
） ビット３　リンクアドレス３可能化　（デフォルト−〇
） １にセットされると、ビット０ないし３は受取られたフ
レームアドレスとブロック２７８．２８０．２８２およ
び２８４（第１７図）のＤＬＣリンクアドレス認識レジ
スタ０ないし３のそれぞれの内容と比較することを可能
にする。所与のリンクアドレス認識レジスタの内容はソ
フトウェアがこのレジスタの対応、するリンクアドレス
可能化ビットをセットする前にソフトウェアによって書
き出されているべきである。受取られたフレームアドレ
スとすべての可能化されたアドレス認識レジスタの内容
との比較はこの後で説明されるこのレジスタのビット５
および６によって条件付けさられる。
ビット４　同報通信アドレス可能化　（デフォルト−１
） １にセットされると、このビットは受信されたフレーム
アドレスのブロック２７８．２８０．２８２および２８
４の比較器によってすべて１のアドレスで比較すること
を可能にする。比較はこの後に説明されるこのレジスタ
のビット５および６によって条件付けられる。このレジ
スタのビット０ないし３とともに０にクリアされると、
ＤＬＣはアドレス検出を行なわない。もし０にクリアさ
れて０ないし３の１個以上のビットが１にセットされる
と、すべて１のパターンアドレスは無視される。
ビット５　アドレスサイズ１−２　　（デフォルト−〇
） このレジスタのビット０ないし４の少なくとも１つはＤ
ＬＣ動作上に何らかの影響を有するためにこのビットで
１にセットされなくてはならない。
もしこのビットが０にクリアされるなら、２個のフレー
ムアドレスバイトはブロック２２６で送るべきアドレス
認識に対して比較しなくてはならない。もしこのビット
が１にセットされるなら、最初のフレームアドレスバイ
トのみがアドレス検出ユニット２２６によって発生すべ
きアドレス認識のために比較しなくてはならない。ビッ
ト７は第１または第２のバイトが比較される１つである
かどうかを特定する。
ビット６　　Ｃ／Ｒアドレス可能化　（デフォルト−〇
） このレジスタのビット０ないし４の少なくとも１つはＤ
ＬＣ動作に何らかの影響を及ぼすためにこのビットで１
にセットされなくてはならない。
もしこのビットが０にクリアされると、各受取られたフ
レームの第１のアドレスバイトのビット１はクロック２
２６によるアドレス認識のために無視されるであろう。
もしこのビットが１にセットされると、第１の受取られ
たフレームアドレスバイトのビット１はアドレス検出ユ
ニット２２６によって発生するアドレス認識のために首
尾良く他のアドレスビットと比較しなくてはならない。
ビット７　第１／第２のバイト選択　（デフォルト−〇
） このビットは１にセットされるとき、１バイトのアドレ
ス指定が選択されるときにのみ効果を有し、アドレス認
識ブロック２２６はアドレスの第２のバイトのみを調べ
、すなわち最初の８ビツトは気にしない。０にクリアさ
れると、最初のバイトのみが調べられる。
ブロック２７８．２８２および２８４（第１７図）内の
リンクアドレス認識レジスタには次のようなものがある
。
リンクアドレスＯ（２７８）（デフォルト−１６進数０
０００） リンクアドレス認識レジスタ１　　（２８０）（デフォ
ルト−１６進数００００） リンクアドレス認識レジスタ２　（２８２）デフォルト
−１６進数００００） リンクアドレス認識レジスタ３　（２８４）（デフォル
ト−１６進数００００） これらのレジスタのすべてのビットはＬＤＣリセットま
たはＩＤＰＣリセットビンの結果のデフォルト値に初期
設定されるときを除いてソフトウェアによってセットさ
れかつクリアされる。これらのレジスタは局所マイクロ
プロセッサ１８によって書込まれかつ読出され得る。
リンクアドレス認識は第１７図と関連して規定される。
これらの４つのレジスタの各々はＤＬＣアドレス制御レ
ジスタの対応する可能化ビット（ビット０ないし３）を
有する。もし対応する可能化ビットがセットされるなら
、所与のリンクアドレス認識レジスタは上で説明された
ようにＤＬＣアドレス制御レジスタのビット５および６
によって条件付けされる。
直列パスポート（Ｓ　Ｂ　Ｐ）制御レジスタは８ビツト
レジスタである。このレジスタのすべてのビットはＤＬ
ＣリセットまたはＩＤＰＣリセットピンの結果デフォル
ト値に初期設定されるときを除いてソフトウェアによっ
てセットおよびクリアされる。このレジスタは局所マイ
クロプロセッサ１８によりて書込まれかつ読出され得る
。
（以下余白） 特別パスポート制御レジスタ ビット０　反転　（デフォルト−０） このビットが１にセットされると、すべての他のＤＬＣ
送信機処理の後でかつＳＢＰチャネル多重化（ブロック
１９６）（下のビットエないし２を参照）の前の最後の
ステップとして送信された直列ビットの流れはＸ０Ｒ２
００（第８図）によって反転される。この規則の１つの
例外はＤＬＣ送信機がマーク遊びデータパターンを送信
するときであって、この場合いかなる反転もマーク遊び
　−がインバータ２００を越えて０Ｒ２０２に挿入され
るので行なわれない。
このビットが１にセットされると、受取られた直列ビッ
トの流れはデマルチプレクス動作（ブロック２３２）（
以下のビット１ないし２を参照）とマーク遊びの検出の
後に続く第１のステップとしてＸ０Ｒ２３８（第１１図
）によって反転される。もしマーク遊びが検出されると
、反転は続くが、いかなるデータもＤＬＣ受信機直列−
並列シフトレジスタ２１２に入らない。
もしこのビットが０にクリアされるなら、いかなるデー
タ反転も送信または受信方向のいずれでも起こらない。
ビット１−５　チャネル選択　（デフォルト−０タイム
スロットマルチプレクサ１９６によって送信された直列
ビットの流れをマルチブレクスするためのかつタイムス
ロットデマルチプレクサ２３２によって受取られた直列
ビットの流れをデマルチプレクスするためのものである
。
（以下余白） ビット ５４３２１　　　選択 ｏｏｏｏｏ　　　チャネルＯ（Ｂｄ）＊００００１　　
　チャネル１　　（Ｂｅ）＊０００１０　　　チャネル
２　　（Ｂｆ）＊１１１１０　　　チャネル３０ １１１１１　　　マルチプレクサされない−３ＣＬＫピ
ンによってクロック動作され る受信機とＳＦＳ／ＸＭＩＴクロ ツクピンによってクロック動作さ れる送信機を有する単一のチャネ ル マルチブレクスされないことを除いたすべてのビット設
定に関して、両方の受信機および送信機は５ＣＬＫピン
によってクロック動作される。
＊閤「ディジタル加入者制御器」と題される相互参照の
出願で用いられる用語である。
ビット６　ローカルループバック可能化　（デフォルト
−〇） １にセットされるとこのビットは送信データ経路（ＳＢ
ＯＵＴ）が受信データ経路（ＳＢＩＮ）に内部で接続さ
れることを引き起こす。選択された送信クロック（ＳＣ
ＬＫかまたはＳ　Ｆ　Ｓ／ＸＭＩＴＣＬＫクロックのい
ずれか）は送信および受信クロックの両方に用いられる
。選択されると、ローカルループバックモードは送信可
能化および受信可能化ビット指令／制御レジスタのビッ
ト１および２）をセットすることに関係なく動作する。
１のこのビットのセットでまたデータが５ＢＯＵＴビン
上に置かれることを妨げるかまたは入ってくるデータ（
ＳＢＩＮから）受取られることを妨げる。このビットを
０にクリアするとローカルルーへ２ 一ブバックが不能化される。
ビット７　遠隔ループバック可能化　（デフォルト−０
） このビットは１にセットされると、５ＢＩＮピンと５Ｂ
ＯＵＴビンを接続する。入ってくるデー夕はそれゆえ即
座に送信データとして５ＢＯＵＴに提示される。このモ
ードにおいて適当な受信クロックは５ＣＬＫである。受
信データはＤＬＣ受信論理に提示されてもよく、また受
信可能化をセットすることに依存していなくてもよい。
送信論理からのデータはこのモードの間５ＢＯＵＴから
送られることを妨げられる。このビットを０にクリアす
ることによって遠隔ループバックは不能化される。
最小受信パケットサイズレジスタは第１５図の８ビツト
レジスタ（２６４）である。デフォルト−１１６進数５
である。このレジスタのビットＯないし３はＤＬＣリセ
ットまたはＩＤＰＣリセットピンの結果としてデフォル
ト値５に初期設定されるときを除いてソフトウェアによ
ってセットおよびクリアされる。ビット４ないし７は使
用されない。このレジスタは局所マイクロプロセッサ１
８によって書き出されかつ読出され得る。
このレジスタは受信フレーム状態レジスタの「ショート
フレーム」エラーを発生することなくＤＬＣによって受
取られ得る最小の長さのパケット（開フラグおよび閉プ
ラグを除く）を示す。
ショートフレーム割込が発生されると、受信バイトカウ
ントレジスタの内容はショートフレームのバイトの数を
反映する。
（以下余白） 最小受信パケットサイズレジスタ 最大受信パケットサイズレジスタは１６ビツトのレジス
タである。デフォルト−１６進数００００である。
このレジスタの１６ビツトはＤＬＣリセットまたはＩＤ
ＰＣリセットピンの結果としてのデフォルト値に初期設
定されるときを除いてソフトウェアによってセットおよ
びクリアされる。このレジスタは局所マイクロプロセッ
サ１８によって書出されかつ読出され得る。
このレジスタは受信フレーム状態レジスタの「ロングフ
レーム」エラーを発生する二さなしにＤＬＣによって受
取られ得る最大の長さパケット（開フラグおよび閉フラ
グを除く）を示す。各パケットバイトが受取られると、
最大受信パケットサイズレジスタの内容は受信バイトカ
ウンタ２９２（第１８図）と比較される。もし最大パケ
ットサイズが受信バイトカウンタで超過するなら、「ロ
ングフレーム」エラーは受信フレーム状態レジスタで発
生される。この点で、受信バイトカウンタ２９２が最大
の長さを越えるようにさせた受取られたバイトはフレー
ムの終わり（ＥＯＦ）バイトしてタグが付けられかつＤ
ＬＣ受信機は受信機状態０（フラグのための空選択）に
入る。
値　　　　　カウント ８５．５１５Ｋ　　１１１１１１１１１１１１１１１１
６５．５１８Ｋ　　００００００００００００００００
最大受信パケットサイズレジスタ ＤＬＣ割込可能化レジスタ 割込ソース割込可能化レジスタ（デフォルト−１６進数
００００） 受信フレーム割込可能化レジスタ（デフォルト−１６進
数００００） 受信リンク割込可能化レジスタ（デフォルト−１６進数
００００） ＦＩＦＯ状態割込可能化レジスタ（デフォルト−１６進
数００００） これらのレジスタのすべてのビットはＤＬＣリセットま
たはＩＤＰＣリセットピンの結果デフォルト値に初期接
定されるときを除いてソフトウェアによつてセットおよ
びクリアされる。これらのレジスタは局所マイクロプロ
セッサ１８によって書出されかつ読出され得る。
最後の３個の可能化レジスタは後に説明されるそれぞれ
、対応する受信フレーム状態レジスタと、受信リンク状
態レジスタと、ＦＩＦＯ状態レジスタとのビット対ビッ
トの映像である。割込ソース割込可能化レジスタはそれ
らと関連したいかなる割込も有さないビットＯないし２
を除いて、後に説明される対応する割込ソースレジスタ
の映像である。
最後の３個の可能化レジスタは対応する３個の状態レジ
スタで用いられる２レベルの割込可能化メカニズムのロ
ーの方のレベルを形成する。これらの３つの状態レジス
タに対応する割込ソース割込可能化レジスタの３個のビ
ットは２つのレベルの可能化メカニズムの高い方のレベ
ルを形成する。
たとえば、ショートフレームのエラー割込が可能化され
るためには、ショートフレームビットは受信フレーム割
込可能化レジスタ（ローレベルの可能化）で１にセット
されなくてはならずかつ受信状態ビットは割込ソース割
込可能化レジスタ（ハイレベルの可能化）で１にセット
されなくてはならない。
３個の状態レジスタの（３個の状態レジスタの説明を参
照）の１つでビットがセットされかつ状態割込可能化の
両レベルが１にセットされるようにする事象が発生する
と、ＤＬＣ割込が発生されかつそのレジスタのビットが
ＤＬＣ割込ソースレジスタで１にセットされる。もし状
態レジスタビットが１にセットされかつ割込可能化レベ
ルのいずれかが可能化されていないなら、いかなる割込
も発生せずかつその状態レジスタのための割込ソースレ
ジスタビットは１にセットされない。＊後に説明される
第５図と関連して説明される送信しきい値到達した割込
（ＦＩＦＯ状態および可能化レジスタのビット２）は以
下のように異なる。しきい値到達ビットはＦＩＦＯの実
際のリアルタイム条件を反映する（上ではしきい値以下
である）。
しかしながら、割込はＦＩＦＯのレベルがしきい値レベ
ルに立下がるときのみ発生する。これによっでＦＩＦＯ
が空のとき送信機は使用されないので割込の発生が妨げ
られる。
３個の状態のいずれかのソフトウェア読出は状態を０に
クリアしかつその状態レジスタで１にセットされている
ビットによって引き起こされる割込条件をクリアする。
３個の状態レジスタのために用いられる割込可能化メカ
ニズムとは反対に、割込ソースレジスタの有効パケット
受信ビットおよびを効パケット送信ビットは１個のレベ
ル可能化メカニズムを介して割込を発生する。これらの
ビットのいずれかが割込ソースレジスタがセットされる
ことを引き起こす事象が発生すると、もし対応する割込
ソース割込可能化レジスタビットが１にされているなら
、ＤＬＣ割込が発生する。これらの２個の割込ソースレ
ジスタビットのいずれかが１にセットされかつ対応する
割込可能化レジスタビットが１にセットされないとき、
いかなる割込も発生しない。
（以下余白） 受信フレーム割込み可能化レジスタ 賢絽り〉り　側必ダ仕可籠ｆｂし以７ Δう７′ Ｓｌり五と一す− ＦＩＦＯ状態割込み可能化レジスタ 送信バイトカウントレジスタ（１５２）は１６ビツトの
レジスタである。デフォルト−〇である。
このレジスタのビット０ないし１５はＬＤＣリセット、
ＩＤＰＣリセットピンとしてデフォルト値に初期設定さ
れるかまたは放棄がフラグ／放棄挿入ユニット１３４に
よって出され、信号ライン１６４（第５図）を介して送
られるときを除いてソフトウェアによってセットおよび
クリアされる。
このレジスタは局所プロセッサ１８にょちて書出される
かまたは読出され得る。
ソフトウェアは開フラグ、閉フラグおよびＦＣＳ　（Ｃ
ＲＣ）バイトを含まない、各フレームで送信されるべき
バイトのカウントでこのレジスタを書込む。ソフトウェ
アは送信されるべきバイトのカウントがこのレジスタの
現在のカウントと異なるときのみこのレジスタを書込む
。
このレジスタの内容はソフトウェアがこのレジスタを書
込むか（もし送信機がフレームの外にあるなら）または
フレームの終わり（ＥＯＦとタグが付けられたバイトが
送信Ｆ　Ｉ　ＦＯｌｏｏから並列−直列シフトレジスタ
１１０にロードされるときはいつでも送信バイトカウン
タ１５４（第５図）に転送される。もしＥＯＦとタグが
付けられたバイトがロードされるときソフトウェアがこ
のレジスタを書込んでいるなら、送信バイトカウンタへ
の転送はソフトウェア書込が終了するまで遅延される。
（以下余白） ８５．５３５Ｋ　　１１１１１１１１１１１１１１１１
８５．５３８Ｋ　　００００００００００００００００
送信バイトカウンタ 最下位 Ｆ　Ｉ　Ｆｏシきい値レジスタは８ビツトレジスタであ
る。このレジスタの８ビツトはＤＬＣリセットまたはＩ
ＤＩ’Ｃリセットの結果デフォルト値に初期設定される
ときを除いてソフトウェアによってセットおよびクリア
される。このレジスタはブロセッサ１８によって書込ま
たは読出が可能である。
Ｆ　Ｉ　ＦＯシきい値レジスタ ビット０−３　送信Ｆ　Ｉ　ＦＣ）しきい値　（デフォ
ルト−１６進数８） 送信されているパケットの各バイトがＤＬＣ送信機並列
−直列シフトレジスタ１１０に転送されるので、送信Ｆ
　Ｉ　Ｆｏシきい値ビットフィールドの内容はしきい値
比較論理１８５と送信ＦＩＦＯ１５０に依然として存在
するバイトのカウントと比較される。送信しきい値到達
上のこの比較の結果および影響はＦＩＦＯ状態レジスタ
と関連して以下に論じられる。
送信しきい値到達信号はまたＤＬＣ送信ＤＭＡデータ要
求信号を条件付けするために用いられる。
ｏ　　　　ｏｏｏ。
ビット４−７　受信ＦＩＦＯしきい値　（デフォルト−
１６進数８） 受取られているパケットの各バイトがＤＬＣ受信機直列
−並列シフトレジスタ２１２から受信ＦＩＦＯ１０６に
移されるので、受信Ｐ　Ｉ　ＦＯしきい値ビットフィー
ルドの内容はブロック２９６（第１８図）によって受信
ＦＩＦＯに存在しているバイトのカウントと比較される
。この比較の結果およびその受信しきい値到達への影響
はＦＩＦＯ状態レジスタと関連して以下に詳細に論じら
れる。
送信Ｐ　Ｉ　ＦＯしきい値でのように受信ＦＩＦＯしき
い値ブロック２９６は１に代わって２だけカウントする
。これは受信ＦＩＦＯが３２バイトの深さである一方、
しきい値レジスタのしきい値ビットフィールドがわずか
４ビット長さであるからである。
割込ソースレジスタ（６２０）は８ビツトレジスタであ
る。割込ソースレジスタは通常の動作の間ユーザにとっ
て最も重要である状態情報を含む。
このレジスタの意図はできる限りわずかのステップにＤ
ＬＣ割込を引き起こさせたものをせばめることである。
このレジスタはリードオンリレジスタである。
このレジスタはＤＬＣリセットまたはＩ　ＤＰＣリセッ
トピンの結果として各個々のビットおよびビットフィー
ルドで以下に示されるデフォルト値に初期設定される。
注：ビット３およびビット５は第２７図に関連して説明
される４段階状態報告メカニズムの特別な場合である。
これらの２個のビットは段階１．２および３で実現され
る必要はなく、代わりにそれらは以下のように他の段階
４のビットから段階４で発生され得る。
ビット５（受信フレーム状Ｂ）は後に説明される段階４
の受信フレーム状態レジスタの６個のビットの論理ＯＲ
としてＤＬＣハードウェアによって交信され得る。ビッ
ト３（受信される有効パケット）はビット５が更新され
ると同時にビット５の論理ＮＯＴとして更新され得る。
（以下余白） 割込みソースレジスタ ビット０−２　受信リンクアドレスフィールド（デフォ
ルト−１１０，ＬＳＢ−０） 受信リンクアドレスビットフィールドはフレームが受取
られる（エラーとともにかまたはエラーなしで）ときは
いつでもＤＬＣのアドレス検出ユニット２２６によって
検出される。このビットフィールドは第７図と関連して
説明される独特の４段階状態レジスタおよびビットフィ
ールドエンティティの１つである。
このビットフィールドは段階４のハードウェアでかつそ
れゆえ以下に続く事象が両方発生したときにのみロード
される（ＤＬＣリセットまたはよりＰＣリセットの間を
除く）。
１）　段階４はこの割込ソースレジスタのソフトウェア
読出によってクリアされ、モして２）　フレームの終わ
り（ＥＯＦ）とタグが付けらられたバイトは受信Ｆ　Ｉ
　ＦＯ２９０から（ＤＭＡまたはソフトウェアによって
）読出される。
以下の表は値が段階３の状態が段階４にロードされると
受信リンクアドレスビットフィールドにロードされるこ
とを示す。
（以下余白） ビット ２１０　意味 ０００　認識されるリンクアドレスレジスタ０の内容 ００１　認識されるリンクアドレスレジスタ１の内容 ０１０　認識されるリンクアドレスレジスタ２の内容 ０１１　認識されるリンクアドレスレジスタ３の内容 １００　認識される同報通信リンクアドレス（すべて１
） １０１　使用されていない １１０　デフォルト値−いかなるパケットも受取られな
い １１１　いかなるアドレス認識も可能化されずに受取ら
れたパケット（すなわち、 すべて０にクリアされるＤＬＣアド レス制御レジスタのビット０−４） 受信リンクアドレスビットフィールドはＤＬＣリセット
が実行されるかまたはＩＤＰＣリセットビンが活動状態
にされるとそのデフォルト値にリセットされる。
ビット３　受信される有効パケット　（デフォルト−〇
） 有効パケットが受信されたビットはフレームの終わり（
ＥＯＦ）とタグが付けらられたバイトが読出ＦＩＦＯデ
ータレジスタ２９８（すなわちメモリに転送されるすべ
てのパケットバイト）から読出されかつ第２０図と関連
して説明されるいかなる受信エラーもそのパケットで検
出されていないとき受信ＦＩＦＯ１０６によって１にセ
ットされる。このビットは段階３の状態が実際に４段階
受信状態レジスタおよびビットフィールドの段階４に実
際に移されるときにゲーティングされる。
このビットはこのレジスタがソフトウェア、実行される
ＤＬＣリセットまたは活動状態にされるＩＤＰＣリセッ
トビンによって読出されると０にクリアされる。
ビット４　送られる有効パケット　（デフォルト−〇） このビットは閉フラグの前の最後のビットがＤＬＣ送信
機１０２によって送信されているとき（すなわち、送信
バイトカウンター０でいかなるアンダーランもなくかつ
送信機はアウトオブフレームである）、１にセットされ
る。
このビットはこのレジスタがソフトウェアに、実行され
るＤＬＣリセットかまたは活動状態にされるＩＤＰＣリ
セットピンによって読出されると０にクリアされる。
ビット５　受信フレーム状態　（デフォルト−〇）この
ビットは後に説明される受信フレーム状態レジスタ６４
のいずれかのビットがセットされて割込ソース割込可能
化レジスタでの対応するビットと割込ソース割込可能化
レジスタの受信フレーム状態ビットの両方がセットされ
ると１にセットされる。
このビットは段階３の状態が第２７図に示される段階４
に実際に転送されるときゲーティングされる。
このビットは受信フレーム状態レジスタがソフトウェア
、実行されるＤＬＣリセットによって読出されるかまた
はＩＤＰＣピンが活動状態にされると０にクリアされる
。
ビット６　　ＦＩＦＯ状態　（デフォルト−〇）このビ
ットは後に説明されるＦＩＦＯ状態レジスタのいずれか
のビットがセットされて、ＦＩＦＯ状態割込可能化レジ
スタで対応するビットがセットされかつ割込ソース割込
可能化レジスタでＦＩＦＯ状態ビットがセットされると
１にセットされる。
このビットはＦＩＦＯ状態レジスタがソフトウェア、実
行されるＤＬＣリセットまたは活動状態にされるＩＤＰ
Ｃリセットビンによって読出されると０にクリアされる
。
ビット７　受信されたリンク状態　（デフォルト−〇） このビットはこの先に述べられる受信リンク状態レジス
タがセットされて受信リンク割込可能化レジスタで対応
するビットがセットされかつ割込ソース割込可能化レジ
スタで受信リンク状態ビットがセットされると、１にセ
ットされる。
このビットは受信リンク状態レジスタがソフトウェア、
実行されるＤＬＣリセットまたは活動状態にされるＩＤ
ＰＣリセットピンによって読出されると０にクリアされ
る。
受信バイトカウントレジスタ（２９４）は１６ビツトレ
ジスタである。デフォルト−〇である。
この１６ビツトレジスタはパケットで受取られるバイト
の数に（すなわち開フラグと閉フラグの間ではあるがそ
れを含まない）パケットがエラーで受取られたかどうか
を示す。受信バイトカウンタ２９２はデータのバイトが
受信Ｆ　Ｉ　ＦＯ２９０に置かれると増分される。受信
バイトカウントレジスタは第２図に関連して説明される
独特の４個の段階状態レジスタおよびビットフィールド
エンティティの１つである。このレジスタは段階４のレ
ジスタでかつそれゆえ以下の両方の事象が発生するとき
のみ有効バイトカウントでロードされる。
１）　段階４はこの受信バイトカウントレジスタのソフ
トウェア読出によってクリアされる。
２）　フレームの終わり（Ｅ　ＯＦ）とタグが付けられ
たバイトは受信Ｆ　Ｉ　ＦＯ２９０から（ＤＭＡまたは
ソフトウェアによって）読出される。
このレジスタはＤＬＣリセットが実行されるかまたはＩ
ＤＰＣリセットピンが活動状態にされるとデフォルト値
にリセットされる。このレジスタは局所プロセッサ１８
からのリードオンリレジスタである。
受信バイトカウントレジスタ 受信フレーム状態レジスタは８ビツトのレジスタである
。このレジスタのビットは以下（ミ説明されるように１
にセットされる。ビット６および７は用いられない。こ
のレジスタは局所プロセッサ１８用のリードオンリレジ
スタである。
受信フレーム状態レジスタのいずれかのビットをセット
することによって、もし対応する可能化ビットが受信フ
レーム割込可能化レジスタでセットされかつ受信フレー
ム状態ビットが割込ソースレジスタ６２０と関連して後
に説明される割込ソース割込可能化レジスタでセットさ
れるなら、割込ソースレジスタのビット５がセットされ
るであろう。
受信フレーム状態レジスタのビットはＤＬＣリセットが
実行され、ＩＤＰＣリセットビンが活動状態にされるか
またはレジスタが読出されかつビットをセットするハー
ドウェア条件がもはや存在しないと０にクリアされる（
デフォルトビットセット）。
エラーはまたは例外条件がフレームの受取りの間発生し
たことをレジスタは知らせる。このレジスタは第２７図
と関連して説明される独自の「４段階状態レジスタおよ
びビットフィールド」の１つである。このレジスタは段
階４のレジスタであってそれゆえ以下の両方の事象が発
生したときのみロードされる（ＤＬＣリセットまたはＩ
ＤＰＣリセットの間を除く）。
１、　段階４はこの受信フレーム状態レジスタのソフト
ウェア続出によってクリアされる。
２、　　フレームの終わり（Ｅ　ＯＦ）とタグが付けら
れたバイトは受信Ｆ　Ｉ　ＦＯ２９０から（ＤＭＡまた
はソフトウェアによって）読出される。
受信フレーム割込可能化レジスタは受信フレーム状態レ
ジスタの日ビット対ビットの映像である。
受信フレーム状態レジスタ 受信フレーム状態レジスタのビットをセットすることは
段階１で確立されかつこの段階４のレジスタへと伝わる
。以下の表はこのレジスタによってフラグが立てられる
種々のエラーおよび例外条件の先から降順に挙げられた
ものを示す。
ビット　名前゛ ０　　受信された放棄 ５　　オーバラン ３　　ショートフレーム ４　　ロングフレーム １　　バイトの非整数 ２　　　ＣＲＣエラー もし割込ソースレジスタへの読出に引き続き受信フレー
ム状態レジスタが読出されずかつそれは通常有効パケッ
トの間読出されないなら、受信バイトカウントレジスタ
のＬＳＢの前で受信バイトカウントレジスタを読出すと
受信フレーム同期化レジスタをクリアするであろう。
これによってレジスタスタックの同期化、すなわち段階
工ないし４は維持される。
ビット０　受信される放棄　（デフォルト−〇）このビ
ットはＤＬＣ受信機がインフレームでかつ少なくとも３
バイトが受取られている間、放棄文字（インフレームの
間の７個）を検出するＤＬＣ受信機放棄検出器２１４の
結果、段階１の１にセットされる（そしてその結果段階
４に進む）ビット１　受信されるバイトの非整数　（デ
フォルト−〇） このビットはバイトの非整数がショートフレームではな
いところで受取られたとき（すなわち少なくとも１以上
であるが８より小さいビットが閉フラグの直前のバイト
の０ビツト削除の後に受取られた）、少なくとも３つの
バイトが受取られて閉フラグ文字を検出するＤＬＣ受信
機フラグ検出器２１４の結果、１にセットされる。
ビット２　　ＣＲＣエラー　（デフォルト−〇）このビ
ットはＣＲＣチェックがＤＬＣ指令／制御レジスタで可
能化されるときエラーを検出するＤＬＣＣＲＣチェッカ
２２２の結果１にセットされる。
ビット３　ショートフレームエラー　（デフォルト−〇
） このビットはショートフレームバイトカウンタ２６０に
よってショートフレームエラーを検出するＤＬＣ受信機
の結果１に設定される。
ビット４　ロングフレームエラー　（デフォルト−〇） このビットは上で説明された最大受信パケットサイズレ
ジスタと関連して、受信バイトカウンタ２９２によって
ロングフレームエラーを検出するＤＬＣ受信器の結果１
にセットされる。
ビットら　オーバランエラー　（デフォルト−〇）この
ビットは第１６図に関連して説明されたオーバラン条件
を検出するＤＬＣ受信ＦＩＦＯ２９０の結果１にセット
され、すなわち受信ＰＩＦＯ２９０は受信されたデータ
が直列−並列シフトレジスタからＦＩＦＯに動くことを
必要とするとき１６バイトを含む。
受信リンク状態レジスタ。このレジスタの各ビットはそ
れらが表わす種々の状態条件のリアルタイムの状態を示
すためにＤＬＣによって１にセットされるかまたは０に
クリアされる。ビット３ないし７は用いられない。この
レジスタのいずれかのビットをセットすることは、もし
対応する可能化ビットが受信リンク可能化レジスタでセ
ットされかつ受信リンク状態ビットが割込ソース割込可
能化レジスタでセットされるなら割込ソースレジスタの
ビット７をセットするであろう。ＤＬＣリセットまたは
ＩＤＰＣリセットが終わると、受信リンク状態レジスタ
のビットはそれらがモニタするＤＬＣの部分のリセット
の結果それらのデフォルト条件にセット／クリアされる
であろう。
上で説明された受信リンク割込可能化レジスタはこのレ
ジスタのビット対ビットの映像である。
（以下余白） 受信リンク状態レジスタ ７ラク虜ン ビット０　マーク遊び　（デフォルト−〇）このビット
はＤＬＣ受信機マーク遊び検出器がマーク遊びデータパ
ターン（１５の１）を感知すると１にセットされる。こ
のビットは第１の０ビツトが受信データリンク上で検出
されるとＯにクリアされる。
ビット１　フラグ遊び　（デフォルト−〇）このビット
はＤＬＣが受信機フラグ／放棄検出器２１４がインフレ
ームでないとき２個以上のフラグ文字を感知すると１に
セットされる。それは第１の非フラグ文字がブロック２
１４によって検出されると０にクリアされる。
ビット２　インフレーム　（デフォルト−〇）このビッ
トはＤＬＣ受信機１０８のフラグ／放棄検出ユニット２
１４が非フラグ、非放棄文字が後に続く開フラグを検出
すると１にセットされる。
このビットは閉フラグの受取りでクリアされ（インフレ
ームの間フラグが受取られる）かまたはフレームを通常
でないように終えるいずれかの例外条件を受取るとクリ
アされる。
ＦＩＦＯ状態レジスタ　　ＦＩＦＯ状態レジスタの各ビ
ットはそれらが表わす種々の状態条件のリアルタイムの
状態を示すためにＤＬＣによって１にセットされるかま
たは０にクリアされる。ビット５ないし７は用いられな
い。
ＤＬＣリセットまたはＩＤＰＣリセットピンを終えると
、このレジスタのビットはそれらがモニタするＤＬＣの
部分のリセット動作の結果デフォルト条件にセットされ
てクリアされるであろう。
上で説明されたＦＩＦＯ状態割込可能化レジスタはＦＩ
ＦＯ状態レジスタのビットごとの映像である。ＦＩＦＯ
状態レジスタのいずれかのビットをセットすることは、
もし対応する可能化ビットがＦＩＦＯ状態割込レジスタ
でセットされかつＦＩＦＯ状態ビットが割込ソース割込
可能化レジスタでセットされるなら、割込ソースレジス
タのビット６をセットするであろう。
ＦＩＦＯ状態レジスタ ｒ↓ｐＯテータ デート０　到達された受信しきい値　（デフォルト０） このビットはＤＬＣ受信Ｆ　Ｉ　ＦＯ２９０のバイトの
数がＤＬＣＦＩＦＯしきい値到達論理２９６の４受信Ｆ
ＩＦＯしきい値ビットフィールドのカウントと同じかそ
れより大きくなると１にセットされる。このビットは受
信ＦＩＦＯのバイトのカウントが受信Ｆ　Ｉ　ＦＯｔ、
きい値ビットフィールドより少ないとき０にクリアされ
る。
ビット１　利用可能な受信ＦＩＦＯデータ　（デフォル
ト−〇） このビットはそれによって発生されるデータ利用可能信
号によって示されるようにＤＬＣ受信ＦＩＦＯデータレ
ジスタ２９８から読出されるべき利用可能なバイトがあ
るときはいつでも１にセットされる。このビットはバイ
トが受信ＦＩＦＯデータレジスタ２９８から読出されか
つデータレジスタの真上のＦＩＦＯバッファ２９０の１
が空のとき０にクリアされる。ビットはパケットの最後
０））＜イｌ（受ｉＦ　Ｉ　Ｆ　Ｏ２９０から読出され
るとクリアされる。それは受信バイトカウントレジスタ
のＬＳＢをユーザが読出すまで再び可能化される。これ
によってパケットの最後のバイトが読出されているとき
に指示が与えられる。
ビット２　到達された送信しきい値　（デフォルト−０
） このビットはＤＬＣ送信ＦＩＦＯ１００のビット数が送
信バイトカウンタ１５４によってモニタされたようにＤ
ＬＣＦＩＦＯしきい値レジスタの送信ＦＩＦＯしきい値
ビットフィールドのカウント以下のとき１にセットされ
る。このビットは送信ＦＩＦＯのバイトのカウントが送
信ＦＩＦＯしきい値ビットフィールドより大きいとき０
にクリアされる。
ビット３　利用可能なＦＩＦＯバッファ　（デフォルト
−１） このビットはＤＬＣ送信ＦＩＦＯデータレジスタが空の
ときならいつでも（すなわち書込まれるために利用可能
である）１にセットされる。書込において、このビット
はもしデータレジスタ１６０の真上にあるＦＩＦＯ送信
バッファ１５０の位置が空であるなら活動状態のままで
あろう。ビットはパケットの最後のバイトがＰＩＦＯ１
５０（ＥＯＰタグ）にあるときクリアされる。これによ
って多数のパケットが同時にＦＩＦＯで存在することが
妨げられる。
とット４　送信機アンダーラン　（デフォルト−〇）　
このビットはもし送信ＦＩＦＯバッファ１５０の出力位
置（ＦＩＦＯデータレジスタ１６０と反対のＦＩＦＯの
終わり）が空で送信機並列−直列シフトレジスタ１１０
のロードが試みられると、１がセットされる。送信バイ
トカウンタ１５４は試みられるべきこのロード間暗黙に
非０である。第５図に関連した議論は送信バイトカウン
トレジスタ１５２に関連している。
ビット５　受信ＦＩＦＯのＥＯＰ　　（デフォルト−〇
） このビットは１にセットされるとパケットの最後のバイ
トが受信Ｆ　Ｉ　ＦＯ２９０にロードされていることを
示す。ビットがＦ　Ｉ　ＦＯ２９０にいかビット５−３ 送信残余ビットカウントフィールドはユーザがパケット
の最後のバイトで送信されるべきビットの数を特定する
ことを可能にする（データはバイトの量で送信ＦＩＦＯ
にロードされる。これは読出／書込フィールドであって
、ソフトウェアによってクリアされかつリセットですべ
て０にデフォルトする。
コード　　受信されたビット （以下余白） 付録Ｂ ＵＡＲＴ５４状態／制御レジスタ（４０８）受信ＦＩＦ
Ｏデータレジスタ４０４ａ、受信ＦＩＦＯデータレジス
タ４０４ａ（第２１図）（リードオンリ）は受信ＦＩＦ
Ｏの出力側にある。ＵＡＲＴ５４によって受取られたデ
ータはプロセッサ１８によって受信ＦＩＦＯ４０４から
読出される。レジスタは８ビツトの幅である。ビット０
は最下位データビットに対応し、それは送信または受信
されるべき最初のビットである。リセットでのデフォル
ト値はすべて０である。
送信ＦＩＦＯデータレジスタ４２４ａ０送信ＦＩＦＯデ
ータレジスタ４２４ａ　（第２１図）は送信ＦＩＦＯ４
２４の書込専用入力である。この８ビツト幅のレジスタ
に置かれるデータは送信ＦＩＦＯ４２４の最下位ビット
の最初（ビット０）から送信される。リセットでのデフ
ォルト値はすべて０である。
ボー速度除数最下位バイトおよび最上位バイトレジスタ
。これらの２つの８ビツトレジスタは下位および上位の
８ビツトの数を含み、それによってＵＡＲＴクロック入
力（ＵＡＲＴＣＬＫ）はボー速度発生器４１４によって
割られるべきである。
各レジスタのビットＯは各バイトの最下位ビットである
。リセットでのデフォルト値はすべて０である。２個の
レジスタが組合わされると除数は以下のようになる。
００００００００００００１）００１−１によって除算
１１１１１１１１１１１１１１１１−８５５３５によっ
て除算００００００００００００００００−６５５３８
によって除算１による除算はＵＡＲＴＣＬＫを変化させ
ずに通過させる。これによって受信機および送信機は別
々の外部クロックから動作することを可能にする。
ＭＳＢまたはＬＳＢ除数レジスタのいずれかへの書込に
よってボー速度発生器４１４はボー速度除数レジスタに
ストアされた１６ビツト値でロードされるようになる。
割込可能化レジスタ。割込可能化レジスタは特定の割込
ソースを可能化するために用いられる８ビツトの読出／
書込レジスタである。特定のビットを１にセットするこ
とによってその対応する割込が可能化される。リセット
でのデフォルト値はすべて０である。ビットを０にリセ
ットすることによって割込が不能化されそしてもし対応
する条件が存在するなら割込ピンをリセットする。
（以下余白） ビット　割込ソース ０　　到達される受信ＦＩＦＯ４０４のしきい値 １　　到達される送信ＦＩＦＯ４２４のしきい値 ２　　受信機ライン状態ニオ−バラン、パリティ、中断
、フレーミング（４１２）３　　モデム状態：　ＣＴＳ
、ＤＳＲ ４ＵＡＲＴ状態： 受信ＦＩＦＯタイムアウト ５　　　ＵＡＲＴ状態： 受信される特別文字（４１２） ６　　送信ライン状態： 空の送信シフトレジスタ４２０ ７　　使用されていない ＄８２５０では存在しない 割込識別レジスタ。これはＵＡＲＴ状態レジスタが割込
む条件を含む識別するために用いられる４ビツトのリー
ドオンリレジスタである。使用されていないビット位置
（７−４）はこのレジスタが読出されるとき０を含む。
ビット０：　割込ベンゾインクビットはいずれかの割込
がベンディングであるとき０にクリアされる。リセット
のデフォルト値は１である。
ビット３−１：　このフィールドはすべての割込の最も
優先のソースを識別する。リセットでのデフォルト値は
すべてＯである。
（以下余白） ピッ　優先 ト　　準位　ソース　　　　　　リセットするもの００
０第４　　ＣＴＳまたはＤＳＲモデム状態レジスタの読
出 ００１第３　到達される送信　このレジスタおよＰＩＰ
Ｏ４２４の　　　び内部ソース しきい値　　　　−００１の読出 ０１０第２　受取られる受信　このレジスタおよＦＩＰ
Ｏ４０４の　　　内部ソース しきい値　　　　−０１０の読出 口１１第１零＊オーバラン、　　モデム状態レジスパリ
テイ、受取　夕の読出 られる特別文字、 フレーミング または中断 １００第５　受信ＰＩＦＯ４０４ＨＡＲＴ状態レジスタ
タイムアウト　　の続出 １０１第８本　空の送信シフト　このレジスタおよレジ
スタ４２０　　　内部ソース −１０１の読出 ビット７−４　使用されていない一〇 ＊８２５０には存在しない ＊＊特別文字またはパリティエラーを有する文字の同時
の受取りおよびしきい値到達した条件は割込要求がしき
い値到達された割込の発生の前に特別文字またはパリテ
ィエラーのために発生されることを引き起こさなくては
ならない。
ライン制御レジスタ。８ビツトライン制御レジスタはマ
イクロプロセッサ１８が直列のインターフェイスパラメ
ータをプログラムし、中断条件が送信されることを要求
することを可能にするために用いられる。リセットでの
デフォルト値はすべてＯである。
ビット：１および０　ビット０および１は文字の長さを
規定する ビット１０　　長さ ２　　ビット２は停止ビットの数を規定する。０は１つ
の停止ビットを選択し、１は５個のビット文字に対して
１．５の停止ビットかまたは６．７または８個のビット
文字に対して２個の停止ビットのいずれかを選択する。
３　　ビット３はセットされるとパリティ発生およびチ
ェツキングを可能化する。
４　　ビット４は偶数と奇数のパリティの間で選択し、
セットされると偶数である。
５　　ビット５および３がセットされると、パリティは
ビット４で示されるのと反対の状態で送信される。
６　　ビット６は中断条件が送られるべきことを要求す
るために用いられる。ＵＡＲＴはビット６がセットされ
るときはいつでも（中断パターンを送る（現在の文字が
送信された後に送られる）。
シフトレジスタおよび送信ＦＩＦＯの内容はまた廃棄さ
れる。ラインはビットがクリアされると通常の動作に戻
る。
７　　除数ラッチアクセスビットはボー速度除数レジス
タをアクセスするためにセットされかつ受信および送信
ＦＩＦＯデータレジスタおよび割込可能化レジスタをア
クセスするためにクリアされる。
モデム制御レジスタ。５ビツトモデム制御レジスタはＣ
ＰＵがリンクハンドシェーク信号を操作すること可能に
する。さらに、ＵＡＲＴはテストのためにループバック
モードに置かれ得る。使用されないビット（７−５）は
レジスタが読出されると０であるべきである。リセット
でのデフォルト値はすべてＯである。
ビット　機能 ０　　セットされるとその活動状態（ロー）にＤＴＲ／
を置く １　　セットされるとその活動状態（ロー）にＲＴＳ／
を置く。
２　　セットされるとその活動状態（ロー）に出力１／
を置く。これは汎用制御ピンである。
３　　セットされるとその活動状態（ロー）に出力２／
を置く。これは汎用出力ピンである。
４　　ローカルループバック条件にＵＡＲＴを置く。
５　　使用されていない一〇 ６　　使用されていない−０ ７使用されていない一〇 ＊これらのビットはＩ　ＤＰＣで読出されかつ書込まれ
てもよいが、いかなるピンの状態にも影響を及ぼさない
。それらはＩ　ＤＰＣデータシートで「予約された」と
記されなくてはならないが、これはそれらがピンアウト
されていないからである。
ライン状態レジスタ。割込識別レジスタの適当な割込可
能化ビットと論理積をとるとき、ライン状態割込を発生
し得る条件の存在をセットされたときに示すフラグビッ
トを８ビツトライン状態レジスタは含む。ビット１．２
．３．４および７はライン状態レジスタを読出すことに
よってクリアされる。ビット５は条件が置去るとクリア
されるが割込は割込識別レジスタを読出すことによって
クリアされる（識別レジスタがこの割込を報告するとき
）。ビットＯおよび６は引き起こす条件がもはや存在し
ないとクリアされる。リセットでのデフォルト値は以下
に示される。
ビット　機能 ０　　受信ＦＩＦＯデータレジスタ４０４ａの利用可能
な受信データ。受信Ｆ　Ｉ　ＦＯ４０４が空のときクリ
アされる。デフォルト−〇 １　　受信Ｆ　Ｉ　ＦＯ４０４からのオーバランエラー
（受取られたデータの損失）。デフォルト−〇 ２　　ブロック４１２によって検出される受信パリティ
エラー。デフォルト−０ ３ブロック４１２によって検出されるフレーミングエラ
ー（無効停止ビット）。フレーミングエラーを有する文
字は受信ＦＩＦＯ４０４にロードされない。デフォルト
−〇 ４　　プロ・７り４１２によって検出される中断条件。
デフォルト−〇 ５　　到達される送信Ｆ　Ｉ　ＦＯ４２４のしきい値。
ＦＩＦＯレベルがしきい値より上にいくとクリアされる
。デフォルト−１ ６空の送信シフトレジスタ４２０（最後の文字が送られ
る）。ＦＩＦＯ４２４およびシフトレジスタ４２０がも
はや空でないときクリアされる。デフォルト−１ ７ブロック４１２によって検出される受取られた特別文
字。特別文字がＰＩＦＯ４０４にロードされるとセット
され、ライン状態レジスタが読出されるとクリアされる
。デフォルト−〇 ＄８２５０では存在しない モデム状態レジスタ。８ビツトのモデム状態レジスタは
リンクハンドシェーク入力信号の条件およびそれらの状
態の変化の存在を示すために用いられる。ビット３ない
し０がリセットで０にデフォルトしビット７ないし４は
入力状態を反映する。
ビット　機能 ０　　このレジスタは最後に読出されたのでもしＣＴＳ
／が変化しているならセットされる。
１　　このレジスタは最後に読出されたのでもしＤＳＲ
／が変化されているならセットされる。
２　　リング指示の後縁によってセットされる（Ｒ１／
のオンからオフへの推移）。
３　　このレジスタは最後に読出されたので受信ライン
信号検出が変化しているならセットされる。
４　　　ＣＴＳ／ラインの状態（もし活動状態−ローな
らセットされる）。
５　　　ＤＳＲ／ラインの状態（もし活動状態−ローな
らセットされる） ６　　　Ｒ１／ラインの状態（もし活動状態−ローなら
セットされる）。
７　　　ＲＬＳＤ／ラインの状態（もし活動状態−ロー
ならセットされる）。
＊ＩＤＰＣのハードウェアにおいて非断定されなくては
ならない。これらのビットはそれらがピンアウトされる
のでＩ　ＤＦ’Ｃデータシートで「保存された」とラベ
ルが付けられなくてはならない。
ＵＡＲＴ制御レジスタ。８ビツトＵＡＲＴ制御レジスタ
は非８２５０の同様の機能を制御するために用いられる
。さらに、ＵＡＲＴソフトウェアリセットビットはここ
に置かれる。
（以下余白） ビット　機能 ０　　受信クロックＭＵＸ４１０の選択；内部ボー速度
発生器４１４のためにセットしかつ外部（ＲＸＣＬＫ）
のためにクリアされる。リセットでのデフォルト−０ １受信クロック４１８の選択：内部ボー速度発生器４１
４のためのセットと外部 （ＲＸＣＬＫ）のためのクリア。リセットでのデフォル
ト−〇。
２　　同期選択；同期のためのセットと非同期のための
クリア。リセットでのデフォルト−０゜ ３．４　　到達された受信機ＦＩＦＯ４０４ｔ、きい値
はＦＩＦＯのバイト数がこのレベル以上ならセットされ
る。リセットでのデフォルト−１１゜ ００驕４ ビット　機能 ５．６　到達された送信Ｆ　ＩＦＯ４２４のしきい値は
ＦＩＦＯのバイト数がこのレベル以下であるときセット
される。リセットでのデフォルト−００゜ ７　　　ＵＡＲＴ５４はこのビットがソフトウェアによ
ってセットされるとそのデフォルト条件にリセットされ
る。リセット動作はＲ８Ｔピンを介してハードウェアリ
セットと同じである。このビットはリセット動作によっ
てクリアされる。デフォルト−〇。
ＵＡＲＴ状態レジスタ。５ビツトのＵＡＲＴ状態レジス
タは８２５０　　ＵＡＲＴで発生しない状悪条件を報告
する。さらに、「利用可能パリティエラーを有する文字
」ビットはこのレジスタ内に置かれる。リセットでのデ
フォルト値はすべて０であって、１であるビット４を除
く。ビット０はレジスタが読出されたときクリアされる
。ビットエないし４は対応する条件がもはや存在しない
とクリアされる。
（以下余白） ビット　機能 ０　　受信Ｆ　Ｉ　ＦＯ４０４のタイムアウトはレジス
タが読出されると発生されクリアされる。
１　　ブロック４１２によって検出されるパリティエラ
ーを有する文字が受信ＰＩＦＯ４０４ａの出力に到達す
るとセットされ、文字がＦＩＦＯから読出されるとクリ
アされる。
２　　ブロック４１２によって検出される特別文字が利
用可能で、特別文字がＰＩＦＯ４０４ａ出力にあるとセ
ットされ、文字がＦＩＦＯから読出されるとクリアされ
る。
３　　到達された受信Ｆ　Ｉ　Ｆ（ｌきい値。受信ＦＩ
ＦＯのバイトの数がしきい値レベルより低くなるとクリ
アされる。
４　　このビットは送信ＦＩＦＯデータレジスタ４２４
ａが空であるときにいつもセットされる。この条件は割
込を発生しない。
デフォルト−１゜ ５−７　使用されない。
【図面の簡単な説明】
第１図は端子アダプタ（ＴＡ）のこの発明の！ＳＤＮプ
ロトコル制御器（ＩＤＰＣ）を例示する。 第２図はこの発明のＩＤＰＣｌｏのブロック図である。 第３図はｌ５ＬＣ５２とＩＤＰＣの残余の部分との間の
相互関係に焦点をあてたＩＤＰＣＩＯの機能ブロック図
である。 第４図はＩＤＰＣＩＯのＤＬＣ５２の送信機部分のブロ
ック図である。 第５図はＤＬＣ５２の送信機先入れ先出し方式（ＦＩＦ
Ｏ）１００の構造を例示する。 第６図はＤＬＣ５２の送信機１０２の部分の直列−並列
シフトレジスタ１１０を例示する。 第７Ａ図はＤＬＣ５２送信機１０２の０ビツト挿入ユニ
ツト１２４の構造を例示する。 第７Ｂ図はＤＬＣ５２の送信機１０２の部分のフラグ／
放棄挿入ユニット１３４の構造を例示する。 第８図は直列パスポート１０４の送信機部分のブロック
図である。 第９図は５ＢＰ１０４の送信機部分のタイミングを示す
。 第１０図はＩＤＰＣＩＯのＤＬＣ５２の受信機部分のブ
ロック図である。 第１１図はＤＬＣ５２の直列パスポート１０４の受信機
部分のブロック図である。 第１２図は５ＢＰ１０４の受信機部分のタイミングを示
す。 第１３図はＤＬＣ５２の受信機１０８部分のフラグ／放
棄検出ユニット２１４のブロック図である。 第１４図はＤＬＣ受信機１０８の要素２１８の０ビツト
削除ユニツトのブロック図である。 第１５図はＤＬＣ受信機１０８の要素２１８のショート
フレームバイトカウンタ２６０のブロック図である。 第１６図は直列−並列シフトレジスタ２０８および２１
０とＤＬＣ受信機１０８の関連した要素のブロック図で
ある。 第１７図はＤＬＣ受信機１０８のアドレス検出ユニット
２２６のブロック図である。 第１８図はＤＬＣ５２内の受信ＦＩＦＯ１０６の構造を
例示する。 第１９図はＤＬＣ５２の送信機１０２の部分の動作の状
態図である。 第２０図はＤＬＣ５２の受信機１０８部分の動作の状態
図である。 第２１図はこの発明のＩＤＰＣＩＯで用いられるＵＡＲ
Ｔ５４の機能ブロック図である。 第２２図はＩＤＣｌ０で用いられるＵＡＲＴ５４のパリ
ティチェッカおよび特別文字認識機４１６のブロック図
である。 第２３図はホストプロセッサおよび局所プロセッサへの
この発明のＩＤＰＣｌｏの二重ポートタイミング制御器
（ＤＰＴＣ）５６の相互接続を示すブロック図である。 第２４図はこの発明のＩＤＰＣＩＯのＤＰＴＣ５６の機
能ブロック図である。 第２５Ａ図および第２５Ｂ図はＤＰＴＣ５６によって受
取られかつその後それによって発生される制御信号のう
ちのタイミング関係を示すタイミング図である。 第２６図はこの発明のＩＤＰＣＩＯによって用いられる
プロセッサ間割込機構を例示する。 第２７図は受信フレーム状態および受信バイトカウント
レジスタとＤＬＣ５２の割込ソースレジスタの受信リン
クアドレスビットフィールドのために用いられる４段階
の「遅延された状態」の装置の図である。 図において、１０は統合データプロトコル制御器、１２
はディジタル加入者制御器、１８はマイクロプロセッサ
、２４はアドレスラッチ、５０はマイクロプロセッサイ
ンターフェイス、５２はデータリンク制御器、５４は汎
用非同期受信機送信機、５６は二重ポートタイミング制
御器、１００は送信先入れ先出し方式レジスタ、１０４
は直列パスポート、１３０はマルチプレクサ、１３４は
フラグ、放棄発生器、１５０はＦＩＦＯバッファ、１５
２は送信バイトカウントレジスタ、１５４は送信バイト
カウンタ、１８２はＡＮＤゲート、１８４はＯＲゲート
、１８６はシフトレジスタ、１９８は送信クロック制御
、２００はプログラム可能インバータＸＯＲゲート、２
３２はデマルチプレクサ、２４２は比較器、２５２は０
ビツト削除ユニツト、２５４は３ビツトカウンタ、２６
０はショートフレームバイトカウンタ、２６８はシフト
レジスタロード制御、２９０はＦＩＦＯ／＜ッファ、２
９４は受信バイトカウンタ、２９８はデータレジスタ、
４００は受信直列−並列シフトレジスタ、４１０は受信
クロックＭＵＸ、４１８は送信クロックＭＵＸ、４２０
は送信シフトレジスタ、４２４は送信Ｆ　Ｉ　Ｆｏ、４
３０はＵＡＲＴ割込制御器、５００はホストシステムバ
ス、４２４はＲＡＭサイクルタイマ、５２６はローカル
ポートサイクル制御器、５９６はセマフォレジスタ、６
００はＡＮＤゲート、６１０はレジスタである。

Claims (9)

    【特許請求の範囲】
  1. （１）データ信号の低速直列受信および送信のための全
    ２重手段に接続されかつ内部バスを有し同期モードで選
    択的に動作可能である汎用非同期受信機−送信機（ＵＡ
    ＲＴ）（５４）であって、非同期クロック信号のソース
    と、 同期受信クロック信号と前記非同期クロック信号を受取
    り、受信同期／非同期モード選択に応答して受信クロッ
    ク信号をそこから発生するための受信クロックマルチプ
    レクサ手段（４１０）と、直列データ信号と前記受信ク
    ロックＭＵＸによって発生された前記選択可能なクロッ
    ク信号とを受取り、かつ並列データ信号を発生するため
    の直列−並列受信シフトレジスタ（４００）と、前記受
    信シフトレジスタによって発生される前記データ信号を
    並列に受信し、前記複数個の並列データ信号をストアし
    、かつ最も早い時期に受取られたストアされたデータを
    表わす信号を前記内部バスに接続される出力で並列に発
    生するための先入れ先出し方式（ＦＩＦＯ）受信レジス
    タ手段（４０４）と、 前記同期受信クロック信号と前記非同期クロック信号を
    受取り、かつ送信同期／非同期モード選択に応答して送
    信クロック信号をは発生するための送信クロックマルチ
    プレクサ手段（４１８）と、前記内部バス上で並列にデ
    ータ信号を受取り、時間を越えて受取られた複数個の前
    記受信されたデータ信号をストアし、最も初期に受取ら
    れた前記ストアされたデータを示す信号を出力で並列に
    発生するための先入れ先出し方式（ＦＩＦＯ）送信レジ
    スタ手段（４２４）と、 前記送信クロックＭＵＸによって発生された前記選択可
    能クロック信号と前記ＦＩＦＯ送信レジスタによって発
    生された前記信号とを受取り、かつ直列データ信号を発
    生するための並列−直列送信シフトレジスタ（４２０）
    とを含む、汎用非同期受信機−送信機。
  2. （２）複数個の「特別」文字をストアするためのアドレ
    ス可能手段（４１３）と、前記受信シフトレジスタと前
    記受信ＦＩＦＯレジスタに接続され、前記受信シフトレ
    ジスタによって発生された並列データが前記アドレス可
    能手段でストアされた前記「特別」文字の１つと対応す
    るかどうかを決定し、かつ前記決定を示す信号を発生す
    るための特別文字認識手段（４１２）とをさらに含む、
    請求項１記載の汎用非同期受信機−送信機。
  3. （３）前記受信ＦＩＦＯレジスタ手段が前記特別文字決
    定信号に応答し、特別文字としてそこにストアされた前
    記複数個のデータの各々にタグを付け、かつ前記ＦＩＦ
    Ｏで受取られると前記タグを付けられたデータの存在を
    示す信号と前記ＦＩＦＯ出力で前記タグの付けられたデ
    ータの存在を示す信号とを発生するための手段（４０４
    ）を含む、請求項２記載の汎用非同期受信機−送信機。
  4. （４）前記内部バスに接続され、マイクロプロセッサを
    接続するためのインターフェイス手段と、前記マイクロ
    プロセッサインターフェイスに動作可能に接続される複
    数個のレジスタ手段（４０８）とをさらに含み、各前記
    複数個のレジスタ手段は複数個のビット記憶位置を含み
    、各前記位置は前記ＵＡＲＴの予め定められた状態／制
    御条件をストアするためのものであって、そこでは前記
    複数個の状態／制御レジスタは前記ＦＩＦＯで受取られ
    ると前記タグを付けられたデータの存在を示す前記信号
    を受取り、前記受取られた信号に従ってそこに予め定め
    られた記憶位置をセットするためのライン状態レジスタ
    手段を含み、さらに前記複数個の状態／制御レジスタは
    前記ＦＩＦＯ出力で前記タグが付けられたデータの存在
    を示す前記信号を受取り、前記受取られた信号に従って
    そこに予め定められた記憶位置をセットするためのＵＡ
    ＲＴ状態レジスタ手段を含む、請求項３記載の汎用非同
    期受信機−送信機。
  5. （５）前記ＵＡＲＴ状態レジスタ手段に接続され、前記
    ＦＩＦＯ出力の前記タグが付けられたデータの前記存在
    を示す割込信号を発生するための割込発生手段（４３０
    ）をさらに含む、請求項４記載の汎用非同期受信機−送
    信機。
  6. （６）前記割込発生手段が前記ＦＩＦＯ出力で前記タグ
    が付けられたデータを示す前記信号を受取り、前記受取
    られた信号に従ってそこに複数個の予め定められた（「
    割込ソース」）記憶位置をセットするための割込識別レ
    ジスタ手段を含み、前記割込識別レジスタ手段はまた前
    記信号の受取りを示す予め定められた（「割込ベンディ
    ング」）位置を有する、請求項５記載の汎用非同期受信
    機−送信機。
  7. （７）前記受信ＦＩＦＯはそこにストアされた前記デー
    タ信号の数を示す信号を発生し、さらに前記複数個の制
    御／状態レジスタ手段は前記マイクロプロセッサインタ
    ーフェイスから受信ＦＩＦＯしきい値信号を受信し、前
    記受信ＦＩＦＯしきい値信号を予め定められた記憶位置
    にストアするためのＵＡＲＴ制御レジスタ手段をさらに
    含み、さらに前記割込識別レジスタ手段は前記ＵＡＲＴ
    制御レジスタにストアされた前記巡視ＦＩＦＯしきい値
    信号に応答しかつそこにストアされたデータ信号の数を
    示す前記受信ＦＩＦＯによって発生された前記信号とに
    応答して、前記受信ＦＩＦＯが前記しきい値以上にスト
    アしていることを示す前記複数個の割込ソース位置をそ
    こにセットする、請求項６記載の汎用非同期受信機−送
    信機。
  8. （８）前記送信ＦＩＦＯはそこにストアされた前記デー
    タ信号の数を示す信号を発生し、さらに前記ＵＡＲＴ制
    御レジスタ手段は前記マイクロプロセッサインターフェ
    イスから送信ＦＩＦＯしきい値信号を受取り、前記送信
    ＦＩＦＯしきい値信号を予め定められた記憶位置にスト
    アし、さらに前記割込識別レジスタ手段は前記ＵＡＲＴ
    制御レジスタにストアされた前記送信ＦＩＦＯしきい値
    信号とそこにストアされたデータ信号の数を示す前記送
    信ＦＩＦＯによって発生される信号とに応答し、前記送
    信ＦＩＦＯが前記しきい値以下にストアしていることを
    示す前記複数個の割込ソース位置をそこにセットする、
    請求項７記載の汎用非同期受信機−送信機。
  9. （９）前記受信シフトレジスタおよび前記受信ＦＩＦＯ
    レジスタ手段に接続され、前記受信シフトレジスタによ
    って発生された並列データのパリティをテストしかつパ
    リティエラー信号を発生するための手段（４１２）をさ
    らに含む、請求項３記載の汎用非同期受信機−送信機。
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