JPS63196135A - 高速受信処理方式 - Google Patents
高速受信処理方式Info
- Publication number
- JPS63196135A JPS63196135A JP62029039A JP2903987A JPS63196135A JP S63196135 A JPS63196135 A JP S63196135A JP 62029039 A JP62029039 A JP 62029039A JP 2903987 A JP2903987 A JP 2903987A JP S63196135 A JPS63196135 A JP S63196135A
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- JP
- Japan
- Prior art keywords
- reception
- frame
- buffer
- received
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- Pending
Links
- 238000004891 communication Methods 0.000 claims description 7
- 238000003672 processing method Methods 0.000 claims description 3
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101150065817 ROM2 gene Proteins 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、データ通信プロトコルをもつ通信端末におけ
る受信処理方式に関する。
る受信処理方式に関する。
［従来例〕
従来、この種のデータ通信プロトコルとして、例えばＸ
、２５リンクレイヤプロトコルをもつ通信端末において
は、一般的に受信バッファビジーが発生した時、すなわ
ちＩフレームを受信可能な長さをもつ受信バッファ（以
下ロングバッファと記す）がすべて使われていて新しく
確保できなかった時、■フレームを受信可能な長さをも
たない短い受信バッファ（以下エクストラバッファと記
す）により受信を行い、ロングバッファが確保された後
、Ｐビットが１のＲＲフレームを送信し、さらにＦビッ
トが１のレスポンスを受信した時点で、ＤＭＡＣに前記
確保されたロングバッファに応じたアドレスとバイトカ
ウントをセットするといった受信処理を行っていた。
、２５リンクレイヤプロトコルをもつ通信端末において
は、一般的に受信バッファビジーが発生した時、すなわ
ちＩフレームを受信可能な長さをもつ受信バッファ（以
下ロングバッファと記す）がすべて使われていて新しく
確保できなかった時、■フレームを受信可能な長さをも
たない短い受信バッファ（以下エクストラバッファと記
す）により受信を行い、ロングバッファが確保された後
、Ｐビットが１のＲＲフレームを送信し、さらにＦビッ
トが１のレスポンスを受信した時点で、ＤＭＡＣに前記
確保されたロングバッファに応じたアドレスとバイトカ
ウントをセットするといった受信処理を行っていた。
一方、次の受信のためのＤＭＡＣの設定値を予めＩ１０
上のレジスタ群にセットしてお（ことにより、次の受信
時におけるＤＭＡＣの設定をハードウェアによって自動
的に行う上記高速受信処理方式において、上記と同様の
受信処理を行わせるためには、Ｐビットが１の送信ＲＲ
フレームに対するレスポンス受信時に、確保されたロン
グバッファに応じたアドレスとバイトカウントをＤ Ｍ
ＡＣに直接セットするという処理のかわりに、ロング
バッファが確保された時点で、以前エクストラバッファ
に応じたアドレスとバイトカウントの値が書き込まれた
Ｉ１０上のレジスタ群の内容をロングバッファに応じた
アドレスとバイトカウントの値に書きかえるという処理
が必要になって（る。
上のレジスタ群にセットしてお（ことにより、次の受信
時におけるＤＭＡＣの設定をハードウェアによって自動
的に行う上記高速受信処理方式において、上記と同様の
受信処理を行わせるためには、Ｐビットが１の送信ＲＲ
フレームに対するレスポンス受信時に、確保されたロン
グバッファに応じたアドレスとバイトカウントをＤ Ｍ
ＡＣに直接セットするという処理のかわりに、ロング
バッファが確保された時点で、以前エクストラバッファ
に応じたアドレスとバイトカウントの値が書き込まれた
Ｉ１０上のレジスタ群の内容をロングバッファに応じた
アドレスとバイトカウントの値に書きかえるという処理
が必要になって（る。
ところが、ハードウェアによる受信はソフトウェアによ
る上記書きかえ処理とは非同期に行われるため、ソフト
ウェアによる書きかえの直前に、すでにハードウェアに
よりＩ１０上のレジスタ群の内容が読み出されている可
能性が生ずる。このため、ソフトウェアではロングバッ
ファに受信したと認識したにもかかわらず、実際にはエ
クストラバッファに受信されているという矛盾が生じる
ことになる。
る上記書きかえ処理とは非同期に行われるため、ソフト
ウェアによる書きかえの直前に、すでにハードウェアに
よりＩ１０上のレジスタ群の内容が読み出されている可
能性が生ずる。このため、ソフトウェアではロングバッ
ファに受信したと認識したにもかかわらず、実際にはエ
クストラバッファに受信されているという矛盾が生じる
ことになる。
本発明の目的は、上記高速受信処理においても受信バッ
ファビジーが発生し解除された時の受信処理をスムーズ
に行い、かつ受信オーバーランを起さないようにするこ
とにある。
ファビジーが発生し解除された時の受信処理をスムーズ
に行い、かつ受信オーバーランを起さないようにするこ
とにある。
上記目的を達成するために本発明では、受信バッファビ
ジーが発生した後受信ロングバッファが確保できた時、
直ちにＩ１０上のレジスタ群の内容を書きかえるという
処理は行わず、とりあえずメモリ上のワークエリアに記
憶しておき、次のフレームを受信した時に、Ｉ１０上の
レジスタ群に前記ロングバッファに応じたアドレスとバ
イトカウントの値をセットすることとする。一方、前記
ロングバッファが確保された後、Ｐビットが１のＲＮＲ
フレーム及びＰビットが１のＲＲフレームを順次送信す
ることにより、■フレームをエクストラバッファに受信
した時に発生する受信オーバーランや、受信するタイミ
ングによって生ずる前記誤動作を防ぐことが可能になっ
た。
ジーが発生した後受信ロングバッファが確保できた時、
直ちにＩ１０上のレジスタ群の内容を書きかえるという
処理は行わず、とりあえずメモリ上のワークエリアに記
憶しておき、次のフレームを受信した時に、Ｉ１０上の
レジスタ群に前記ロングバッファに応じたアドレスとバ
イトカウントの値をセットすることとする。一方、前記
ロングバッファが確保された後、Ｐビットが１のＲＮＲ
フレーム及びＰビットが１のＲＲフレームを順次送信す
ることにより、■フレームをエクストラバッファに受信
した時に発生する受信オーバーランや、受信するタイミ
ングによって生ずる前記誤動作を防ぐことが可能になっ
た。
以下本発明の詳細な説明する。第１図は本発明の一実施
例を示すブロック図、第２図は高速受信処理の動作を示
したフローチャート図である。
例を示すブロック図、第２図は高速受信処理の動作を示
したフローチャート図である。
第１図において、１はＭＰＵ、２は高速受信処理プログ
ラムを記憶するＲＯＭ、３は受信されたデータを格納す
るＲＡＭ、４はデータ送受信制御チップ（以下ＡＤＬＣ
と記す）、５は前記ＲＡＭ及びＡＤＬＣ間のデータ転送
を行うＤＭＡＣ，６は次のＤＭＡＣの設定値を記憶した
り、ＤＭＡ Ｃの終了値を記憶するレジスタ群、７はリ
ード・ライト制御回路、８はチップセレクト回路、９は
シーケンス回路、１０はスタート・ストップ回路、１１
はフレームバリッド判定回路、１２はバスアービタ、１
３は割り込み制御回路である。なおレジスタ群６は、次
のＤＭＡＣ５のアドレスレジスタの設定値を記憶するＮ
ＥＸＴアドレスレジスタ部、次のＤＭＡＣ５のバイトカ
ウントレジスタの設定値を記憶するＮＥＸＴバイトカウ
ントレジスタ部の２つのレジスタにより構成されている
。
ラムを記憶するＲＯＭ、３は受信されたデータを格納す
るＲＡＭ、４はデータ送受信制御チップ（以下ＡＤＬＣ
と記す）、５は前記ＲＡＭ及びＡＤＬＣ間のデータ転送
を行うＤＭＡＣ，６は次のＤＭＡＣの設定値を記憶した
り、ＤＭＡ Ｃの終了値を記憶するレジスタ群、７はリ
ード・ライト制御回路、８はチップセレクト回路、９は
シーケンス回路、１０はスタート・ストップ回路、１１
はフレームバリッド判定回路、１２はバスアービタ、１
３は割り込み制御回路である。なおレジスタ群６は、次
のＤＭＡＣ５のアドレスレジスタの設定値を記憶するＮ
ＥＸＴアドレスレジスタ部、次のＤＭＡＣ５のバイトカ
ウントレジスタの設定値を記憶するＮＥＸＴバイトカウ
ントレジスタ部の２つのレジスタにより構成されている
。
本実施例では、第２図に示すようにまずステップ１とし
てＤＭＡＣ５の初期化を行い、ＲＡＭａ上にある最初に
受信するフレームを格納すべきバッファの先頭アドレス
と最大受信フレーム長をそれぞれＤＭＡＣ５のアドレス
レジスタとバイトカウントレジスタに直接セットし、前
記ＲＡＭａ上にある２番目に受信するフレームを格納す
べきバッファの先頭アドレスと最大受信フレーム長をそ
れぞれレジスタ群６上のＮＥＸＴアドレスレジスタ部と
ＮＥＸＴバイトカウントレジスタ部にそれぞれセットす
る。
てＤＭＡＣ５の初期化を行い、ＲＡＭａ上にある最初に
受信するフレームを格納すべきバッファの先頭アドレス
と最大受信フレーム長をそれぞれＤＭＡＣ５のアドレス
レジスタとバイトカウントレジスタに直接セットし、前
記ＲＡＭａ上にある２番目に受信するフレームを格納す
べきバッファの先頭アドレスと最大受信フレーム長をそ
れぞれレジスタ群６上のＮＥＸＴアドレスレジスタ部と
ＮＥＸＴバイトカウントレジスタ部にそれぞれセットす
る。
ビジー解除になるまでの受信処理は、通常の高速受信処
理と全く同じである。すなわち、ステップ２−１として
データを受信した時、ハードウェアにより次に受信する
フレームを格納すべきバッファの先頭アドレスと最大受
信データ長の値がレジスタ群６上のＮＥＸＴアドレスレ
ジスタ部とＮＥＸＴバイトカウントレジスタ部よりＤＭ
Ａ Ｃ５に自動的にセットされ、受信割り込みがかかる
。
理と全く同じである。すなわち、ステップ２−１として
データを受信した時、ハードウェアにより次に受信する
フレームを格納すべきバッファの先頭アドレスと最大受
信データ長の値がレジスタ群６上のＮＥＸＴアドレスレ
ジスタ部とＮＥＸＴバイトカウントレジスタ部よりＤＭ
Ａ Ｃ５に自動的にセットされ、受信割り込みがかかる
。
さらにステップ２−２として受信割り込みがかかると、
ＲＯＭ２上の高速受信処理プログラムがＭＰＵ１により
起動される。ＲＯＭ２上の高速受信処理プログラムでは
、上記受信の２回後に受信するフレームを格納すべきロ
ングバッファを確保し、そのロングバッファの先頭アド
レスと最大受信フレーム長の値を、レジスタ群６上のＮ
ＥＸＴアドレスレジスタ部及びＮＥＸＴバイトカウント
レジスタ部にそれぞれセットする。
ＲＯＭ２上の高速受信処理プログラムがＭＰＵ１により
起動される。ＲＯＭ２上の高速受信処理プログラムでは
、上記受信の２回後に受信するフレームを格納すべきロ
ングバッファを確保し、そのロングバッファの先頭アド
レスと最大受信フレーム長の値を、レジスタ群６上のＮ
ＥＸＴアドレスレジスタ部及びＮＥＸＴバイトカウント
レジスタ部にそれぞれセットする。
以後、受信バッファビジーが発生した後、解除するまで
は通常の高速受信処理と同様に、ステップ２−１とステ
ップ２−２の手順を繰り返すことになる。
は通常の高速受信処理と同様に、ステップ２−１とステ
ップ２−２の手順を繰り返すことになる。
受信バッファビジーが発生し、やがて受信バッファビジ
ーが解除されたことを検知し、ロングバッファが渡され
た時ステップ３−１に移る。ステップ３−１では、受信
バッファビジーが解除された時与えられる前記ロングバ
ッファの先頭アドレスを一時ＲＡＭ３上のワークエリア
に格納し、それと同時にＰビットが１のＲＮＲフレーム
を送信し、フレーム受信を待つ。
ーが解除されたことを検知し、ロングバッファが渡され
た時ステップ３−１に移る。ステップ３−１では、受信
バッファビジーが解除された時与えられる前記ロングバ
ッファの先頭アドレスを一時ＲＡＭ３上のワークエリア
に格納し、それと同時にＰビットが１のＲＮＲフレーム
を送信し、フレーム受信を待つ。
さらにステップ３−２として、Ｆビットが１のレスポン
スフレームを受信した時、ハードウェアによりステップ
２−１と同じ処理がなされる。
スフレームを受信した時、ハードウェアによりステップ
２−１と同じ処理がなされる。
ステップ３−３としては、ステップ２−２と同じ処理を
行い、さらにＰビットが１のＲＲフレームを送信し、相
手に自分の受信バッファビジーが解除されたことを通知
する。このときの受信フレームは受信バッファビジーが
解除された時にＤＭＡＣ５にセットされていたエクスト
ラバッファに受信されている。
行い、さらにＰビットが１のＲＲフレームを送信し、相
手に自分の受信バッファビジーが解除されたことを通知
する。このときの受信フレームは受信バッファビジーが
解除された時にＤＭＡＣ５にセットされていたエクスト
ラバッファに受信されている。
次のステップとして、再びＦビットが１のレスポンスフ
レームを受信した後の処理はステップ２−１．２−２に
従う。このときの受信フレームは受信バッファビジーが
解除されたときにすでにレジスタ群６にセットされてい
たエクストラバッファに受信されている。
レームを受信した後の処理はステップ２−１．２−２に
従う。このときの受信フレームは受信バッファビジーが
解除されたときにすでにレジスタ群６にセットされてい
たエクストラバッファに受信されている。
以後、再びステップ２−１．２−２の処理を繰り返すこ
とになるが、この時に受信するフレームは受信バッファ
ビジーが解除された時に与えられたロングバッファに受
信されるため、たとえＩフレームを受信した時でも受信
オーバーランは発生しないことになる。
とになるが、この時に受信するフレームは受信バッファ
ビジーが解除された時に与えられたロングバッファに受
信されるため、たとえＩフレームを受信した時でも受信
オーバーランは発生しないことになる。
以上の実施例では、１段のレジスタ群をもつ高速受信処
理に適用される例であるが、ｎ段のレジスタ群をもつ高
速受信処理においても同様である。この場合にはＰビッ
トが１のＲＲフレームを送信する前にＰビットが１のＲ
ＮＲフレームをｎ回送信することになる。
理に適用される例であるが、ｎ段のレジスタ群をもつ高
速受信処理においても同様である。この場合にはＰビッ
トが１のＲＲフレームを送信する前にＰビットが１のＲ
ＮＲフレームをｎ回送信することになる。
尚本実施例では、Ｘ、２５のプロトコルを例に説明した
が、Ｘ、２５に限らず本発明は他のデータ通信プロトコ
ルにも適用することが出来る。
が、Ｘ、２５に限らず本発明は他のデータ通信プロトコ
ルにも適用することが出来る。
以上の説明のように本発明によれば、高速受信処理にお
いて受信バッファビジーが何回も発生する場合に対して
も、エクストラバッファにＩフレームを受信することに
よって起こる受信オーバーランが発生せず、誤りなく受
信を行うことが可能となる。
いて受信バッファビジーが何回も発生する場合に対して
も、エクストラバッファにＩフレームを受信することに
よって起こる受信オーバーランが発生せず、誤りなく受
信を行うことが可能となる。
第１図は高速受信処理回路のブロック図、第２図は高速
受信処理のフローチャート図である。 １はＭＰＵ、２はＲＯＭ、３はＲＡＭ、４はＡＤＬＣ，
５はＤＭＡＣ，６はレジスタ群、７はリードライト制御
回路、８はチップセレクト制御回路、９はシーケンス回
路、１０はスタート・ストップ制御回路、１１はフレー
ムバリッド判定回路、１２はバスアービタ、１３は割り
込み制御回路である。 為２図
受信処理のフローチャート図である。 １はＭＰＵ、２はＲＯＭ、３はＲＡＭ、４はＡＤＬＣ，
５はＤＭＡＣ，６はレジスタ群、７はリードライト制御
回路、８はチップセレクト制御回路、９はシーケンス回
路、１０はスタート・ストップ制御回路、１１はフレー
ムバリッド判定回路、１２はバスアービタ、１３は割り
込み制御回路である。 為２図
Claims (1)
- データ通信プロトコルをもつ通信端末において受信バッ
ファビジーが発生した後、Ｉフレームを受信可能な受信
バッファが確保できた時、Ｐビットが１のＲＮＲフレー
ム及びＰビットが１のＲＲフレームを順次送信すること
により受信バッファビジーを解除することを特徴とする
高速受信処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029039A JPS63196135A (ja) | 1987-02-10 | 1987-02-10 | 高速受信処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62029039A JPS63196135A (ja) | 1987-02-10 | 1987-02-10 | 高速受信処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63196135A true JPS63196135A (ja) | 1988-08-15 |
Family
ID=12265255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62029039A Pending JPS63196135A (ja) | 1987-02-10 | 1987-02-10 | 高速受信処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63196135A (ja) |
-
1987
- 1987-02-10 JP JP62029039A patent/JPS63196135A/ja active Pending
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