JPS61123923A - Ｃｐｕとデイスクメモリ間のデ−タ転送制御装置 - Google Patents
Ｃｐｕとデイスクメモリ間のデ−タ転送制御装置Info
- Publication number
- JPS61123923A JPS61123923A JP24671884A JP24671884A JPS61123923A JP S61123923 A JPS61123923 A JP S61123923A JP 24671884 A JP24671884 A JP 24671884A JP 24671884 A JP24671884 A JP 24671884A JP S61123923 A JPS61123923 A JP S61123923A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
この発明はＣＰＵとフロッピィディスク等のディスクメ
モリとの間にハード的に挿入されるデータ転送制御装置
に関する。
モリとの間にハード的に挿入されるデータ転送制御装置
に関する。
〈発明の概要〉
この発明はディスクコントローラに対してＣＰＵがコマ
ンドを送出した後ディスクコントローラがレディ状態に
なるまでＣＰＵに対してウェイトをかけるウェイト制御
回路を設けたものである。
ンドを送出した後ディスクコントローラがレディ状態に
なるまでＣＰＵに対してウェイトをかけるウェイト制御
回路を設けたものである。
〈従来技術とその欠点〉
ディスクメモリとしてフロッピィディスクを使用する場
合、ＣＰＵとフロッピィディスク間のデータ転送は従来
次のような方式によって行われていた。
合、ＣＰＵとフロッピィディスク間のデータ転送は従来
次のような方式によって行われていた。
＜１） ＣＰ Ｕとディスクコントローラ間にＤＭＡＣ
（ダイレクトメモリアクセスコントローラ）を置いて、
このＤＭＡＣの制御のもとにデータ転送を行う。
（ダイレクトメモリアクセスコントローラ）を置いて、
このＤＭＡＣの制御のもとにデータ転送を行う。
（２）データ転送を行うときＣＰＵがディスクコントロ
ーラのスティタスをフェッチし、そのスティタスを見て
レディ状態ならデータ転送を行う。
ーラのスティタスをフェッチし、そのスティタスを見て
レディ状態ならデータ転送を行う。
（３）ディスクコントローラ自身がレディ状態になった
ときＣＰＵに対して割り込みをかけ、ＣＰＵはこの割り
込みを受は付けてデータ転送を行う。
ときＣＰＵに対して割り込みをかけ、ＣＰＵはこの割り
込みを受は付けてデータ転送を行う。
しかし、上記の方式のうち（１）の方式はＤＭＡＣ専用
のＬＳＩが必要なためコスト高となり、また（２）およ
び（３）の方式はスティタスの解読や割り込み処理に時
間を要しその分ＣＰＵが高速でなければならない不都合
があった。特に（２）および（３）の方式を採用するシ
ステムにおいてＣＰＵが低速であると、連続したブロッ
クのデータ転送を正確に行うことができなくなり、エラ
ーが発生する可能性もあった。
のＬＳＩが必要なためコスト高となり、また（２）およ
び（３）の方式はスティタスの解読や割り込み処理に時
間を要しその分ＣＰＵが高速でなければならない不都合
があった。特に（２）および（３）の方式を採用するシ
ステムにおいてＣＰＵが低速であると、連続したブロッ
クのデータ転送を正確に行うことができなくなり、エラ
ーが発生する可能性もあった。
〈発明の目的〉
この発明の目的は低速のＣＰＵを使用してもＤＭＡＣ専
用ＬＳＩ等の高価な媒介物を使用することなく、高速に
ＣＰＵとディスクメモリ間の間でデータ転送の行うこと
のできるデータ転送制御装置を提供することにある。
用ＬＳＩ等の高価な媒介物を使用することなく、高速に
ＣＰＵとディスクメモリ間の間でデータ転送の行うこと
のできるデータ転送制御装置を提供することにある。
〈発明の構成および効果〉
この発明は、ＣＰＵからのり−ド／ライトコマンドを受
けてからＣＰＵとの間でデータ転送可能なレディ状態に
なったときデータ転送要求信号を発生するディスクコン
トローラとＣＰＵとの間に接続され、ＣＰＵが前記ディ
スクコントローラに対してコマンド送出後前記データ転
送要求信号を受けるまでＣＰＵに対してウェイトをかけ
るウェイト制御回路を設けたことを特徴とする上記のよ
うに構成することによりこの発明によれば、ＣＰＵがデ
ィスクコントローラに対してコマンドを送出した後ディ
スクコントローラがレディ状態になるまでＣＰＵはウェ
イト状態となっているため、スティタスの解読や割り込
み処理等の特別の処理を必要とせず、連続したブロック
転送をディスクコントローラとディスクメモリ間のデー
タ転送の速度に応じて実行することができる。
けてからＣＰＵとの間でデータ転送可能なレディ状態に
なったときデータ転送要求信号を発生するディスクコン
トローラとＣＰＵとの間に接続され、ＣＰＵが前記ディ
スクコントローラに対してコマンド送出後前記データ転
送要求信号を受けるまでＣＰＵに対してウェイトをかけ
るウェイト制御回路を設けたことを特徴とする上記のよ
うに構成することによりこの発明によれば、ＣＰＵがデ
ィスクコントローラに対してコマンドを送出した後ディ
スクコントローラがレディ状態になるまでＣＰＵはウェ
イト状態となっているため、スティタスの解読や割り込
み処理等の特別の処理を必要とせず、連続したブロック
転送をディスクコントローラとディスクメモリ間のデー
タ転送の速度に応じて実行することができる。
即ち、ＣＰＵはディスクコントローラに対する最初の転
送の後火の転送までにする処理が、転送番地や転送幅の
更新と主メモリ間でのデータのり一ド／ライトだけで良
いために、低速のＣＰＵでも高速なデータ転送を実行す
ることができる。しかもＣＰＵにそれほど高速を要求さ
れないことからＣＰＵ＠Ｃ−ＭＯＳ化することができ、
それによるシステム全体の消費電力を小さくすることが
でき、さらに電源およびキャビネットの小型化とコスト
ダウンを図ることができる。
送の後火の転送までにする処理が、転送番地や転送幅の
更新と主メモリ間でのデータのり一ド／ライトだけで良
いために、低速のＣＰＵでも高速なデータ転送を実行す
ることができる。しかもＣＰＵにそれほど高速を要求さ
れないことからＣＰＵ＠Ｃ−ＭＯＳ化することができ、
それによるシステム全体の消費電力を小さくすることが
でき、さらに電源およびキャビネットの小型化とコスト
ダウンを図ることができる。
〈実施例〉
第１図はこの発明の実施例であるデータ転送制御装置を
備えるデータ処理システムのブロック図である。ＣＰＵ
ＩにはデータバスＤＢ、アドレスバスＡＢ、コントロー
ルバスＣＢを介してＦＤＣ（フロッピィディスクコント
ローラ＞２．ＲＯＭ３、ＲＡＭ４およびｌ１０５がそれ
ぞれ接続されている。ＦＤＣ２にはＦＤＤ （フロッピ
ィディスクドライブ）６が接続されている。またＣＰＵ
ＩとＦＤＣ２との間にはウェイト制御回路７が接続され
ている。ウェイト制御回路７からはＣＰＵＩに対してウ
ェイト信号Ｗ Ａ Ｉ ７１”を出力し、ＦＤＣ２に対
してはアドレスバスＡＢの上位ビット線の内容を解読し
てデバイスセレクト信号ＳＥおよび後述するＤＡＣＫ信
号を出力する。ＦＤＣ２からはデータ転送要求信号ＤＲ
Ｑを受ける。またｌ１０５の一つに接続されているタイ
マをクリアするためのタイマクリア信号ＴＣＬを出力し
、さらにそのタイマが一定の時間経時したときに１１０
５から出力されるタイムアウト信号ＴＯＵＴを受ける。
備えるデータ処理システムのブロック図である。ＣＰＵ
ＩにはデータバスＤＢ、アドレスバスＡＢ、コントロー
ルバスＣＢを介してＦＤＣ（フロッピィディスクコント
ローラ＞２．ＲＯＭ３、ＲＡＭ４およびｌ１０５がそれ
ぞれ接続されている。ＦＤＣ２にはＦＤＤ （フロッピ
ィディスクドライブ）６が接続されている。またＣＰＵ
ＩとＦＤＣ２との間にはウェイト制御回路７が接続され
ている。ウェイト制御回路７からはＣＰＵＩに対してウ
ェイト信号Ｗ Ａ Ｉ ７１”を出力し、ＦＤＣ２に対
してはアドレスバスＡＢの上位ビット線の内容を解読し
てデバイスセレクト信号ＳＥおよび後述するＤＡＣＫ信
号を出力する。ＦＤＣ２からはデータ転送要求信号ＤＲ
Ｑを受ける。またｌ１０５の一つに接続されているタイ
マをクリアするためのタイマクリア信号ＴＣＬを出力し
、さらにそのタイマが一定の時間経時したときに１１０
５から出力されるタイムアウト信号ＴＯＵＴを受ける。
コントロールバスＣＢはメモリ要求信号、■１０要求信
号、リード信号、ライト信号等を乗せるラインで構成さ
れている。ＲＯＭ３にはシステムの制御プログラム等が
書かれている。ＲＡＭ４はシステムのワークエリア、ユ
ーザプログラムエリアやデータエリア等に使用される。
号、リード信号、ライト信号等を乗せるラインで構成さ
れている。ＲＯＭ３にはシステムの制御プログラム等が
書かれている。ＲＡＭ４はシステムのワークエリア、ユ
ーザプログラムエリアやデータエリア等に使用される。
前記データ転送要求信号ＤＲＱは、ＦＤＣ２がＣＰＵ１
との間でデータ転送が可能なレディ状態になったときＦ
ＤＣ２からウェイト制御回路７に対して出力される。Ｄ
ＡＣＫ信号はそのデータ転送要求信号ＴＲＱを受けたと
きにデータ転送が可能であることをＦＤＣ２に対してつ
夏イト制御回路７から出力される信号である。またＷＡ
ＩＴ信号はＣＰＵＩがＦＤＣ２に対してリード／ライト
コマンドを送出した後、コミュニケーションが保たれて
いる状態で前記データ転送要求信号ＤＲＱが発生してい
ないときにＣＰＵＩに対して出力され、ＤＲＱが発生す
るとＷＡＩＴ信号が“Ｈ”になってウェイト状態が解か
れる。ｃｐｕｔはＷＡＩＴ信号が出ているとき（“Ｌ”
の状態にあるとき）には動作を停止してウェイト状態を
維持し、ＷＡＩＴ信号が“Ｈ″になると中断していた動
作を再開する。ＦＤＣ２はデータ転送要求信号ＤＲＱを
ウェイト制御回路７に出力したとき、ＤＡＣＫ信号が出
ていればリードモードのときにはデータバスＤＢ上にデ
ータを乗せ、ライトモードのときにはデータバスＤＢ上
のデータを取り込む。ウェイト制御回路７ではタイムア
ウト信号ＴＯＵＴとデータ転送要求信号ＤＲＱがＯＲさ
れており、いずれかの信号が“Ｈ”になるとＷＡＩＴ信
号を“Ｈ”にする、したがってタイムアウト信号Ｔ。
との間でデータ転送が可能なレディ状態になったときＦ
ＤＣ２からウェイト制御回路７に対して出力される。Ｄ
ＡＣＫ信号はそのデータ転送要求信号ＴＲＱを受けたと
きにデータ転送が可能であることをＦＤＣ２に対してつ
夏イト制御回路７から出力される信号である。またＷＡ
ＩＴ信号はＣＰＵＩがＦＤＣ２に対してリード／ライト
コマンドを送出した後、コミュニケーションが保たれて
いる状態で前記データ転送要求信号ＤＲＱが発生してい
ないときにＣＰＵＩに対して出力され、ＤＲＱが発生す
るとＷＡＩＴ信号が“Ｈ”になってウェイト状態が解か
れる。ｃｐｕｔはＷＡＩＴ信号が出ているとき（“Ｌ”
の状態にあるとき）には動作を停止してウェイト状態を
維持し、ＷＡＩＴ信号が“Ｈ″になると中断していた動
作を再開する。ＦＤＣ２はデータ転送要求信号ＤＲＱを
ウェイト制御回路７に出力したとき、ＤＡＣＫ信号が出
ていればリードモードのときにはデータバスＤＢ上にデ
ータを乗せ、ライトモードのときにはデータバスＤＢ上
のデータを取り込む。ウェイト制御回路７ではタイムア
ウト信号ＴＯＵＴとデータ転送要求信号ＤＲＱがＯＲさ
れており、いずれかの信号が“Ｈ”になるとＷＡＩＴ信
号を“Ｈ”にする、したがってタイムアウト信号Ｔ。
ＵＴが発生した後にデータ転送要求信号ＤＲＱが発生し
ても、ＣＰＵＩは既にタイムアウト信号ＴＯＵＴが発生
した時点で恰もデータ転送が終了したかのように動作す
る。即ち、なんらかの原因でＦＤＣ２が一定時間以上た
ってもレディ状態にならない場合には、ＣＰＵＩのウェ
イト状態を強制的に解いて次の処理に移れるようにして
いる。尚、タイマはタイマクリア信号ＴＣＬが発生した
ときにクリアされてカウントを開始し、データ転送要求
信号ＤＲＱが発生したときにも信号ＴＣＬによって再び
クリアされて０からカウントを開始する。またデバイス
セレクト信号ＳＲはＦＤＣ２に対してＣＰＵ１からコマ
ンドが送られたときに同時に出力される。また■１０５
には上記タイマの他、キーボードや表示器等各種入出力
機器が接続されている（図示せず）、 第２図はＣＰｔ
ＪｌとＦＤＣ２間のデータ転送時のタイムチャートを示
している。
ても、ＣＰＵＩは既にタイムアウト信号ＴＯＵＴが発生
した時点で恰もデータ転送が終了したかのように動作す
る。即ち、なんらかの原因でＦＤＣ２が一定時間以上た
ってもレディ状態にならない場合には、ＣＰＵＩのウェ
イト状態を強制的に解いて次の処理に移れるようにして
いる。尚、タイマはタイマクリア信号ＴＣＬが発生した
ときにクリアされてカウントを開始し、データ転送要求
信号ＤＲＱが発生したときにも信号ＴＣＬによって再び
クリアされて０からカウントを開始する。またデバイス
セレクト信号ＳＲはＦＤＣ２に対してＣＰＵ１からコマ
ンドが送られたときに同時に出力される。また■１０５
には上記タイマの他、キーボードや表示器等各種入出力
機器が接続されている（図示せず）、 第２図はＣＰｔ
ＪｌとＦＤＣ２間のデータ転送時のタイムチャートを示
している。
Ａではデータ転送開始前にタイマクリア信号ＴＣＬを出
力してタイマをクリアする。
力してタイマをクリアする。
ＢではＣＰＵＩがＦＤＣ２に対して°リードコマンドま
たはライトコマンドを送出する。このときにデバイスセ
レクト信号ＳＥがＦＤＣ２に対して同時に送られる。
たはライトコマンドを送出する。このときにデバイスセ
レクト信号ＳＥがＦＤＣ２に対して同時に送られる。
ＣではＤＡＣＫ信号がコマンド送出によって既に“Ｌ”
に設定されており、同時にＣＰＵＩに対してＷＡＩＴ信
号が送られている。ＦＤＣ２がレディ状態になると、デ
ータ転送要求信号ＤＲＱを“Ｈ”に設定し、ウェイト制
御回路７がその信号を受けるとＷＡＩＴ信号を“Ｈ”に
設定し、ＣＰＵ１のウェイト状態を解（。この間ＣＰＵ
Ｉは動作を停止し、ＤＲＱが“Ｈ”になったとき１バイ
トのデータ転送を実行し、次の処理に移る。ＤＲＱはＤ
ＡＣＫがＬ”のため、直ちに“Ｌ”に落ちＤＡＣＫはそ
の後“Ｈ”の状態に戻る。ＣＰＵ１でのデータ処理が終
了すると再びＤＡＣＫが“Ｌ”に落ちＣＰＵＩに対する
ウェイトがかけられる。以下上記の動作を繰り返してい
く。
に設定されており、同時にＣＰＵＩに対してＷＡＩＴ信
号が送られている。ＦＤＣ２がレディ状態になると、デ
ータ転送要求信号ＤＲＱを“Ｈ”に設定し、ウェイト制
御回路７がその信号を受けるとＷＡＩＴ信号を“Ｈ”に
設定し、ＣＰＵ１のウェイト状態を解（。この間ＣＰＵ
Ｉは動作を停止し、ＤＲＱが“Ｈ”になったとき１バイ
トのデータ転送を実行し、次の処理に移る。ＤＲＱはＤ
ＡＣＫがＬ”のため、直ちに“Ｌ”に落ちＤＡＣＫはそ
の後“Ｈ”の状態に戻る。ＣＰＵ１でのデータ処理が終
了すると再びＤＡＣＫが“Ｌ”に落ちＣＰＵＩに対する
ウェイトがかけられる。以下上記の動作を繰り返してい
く。
一方、タイマはタイマクリア信号ＴＣＬが“Ｌ”になっ
たときクリアされ、またＤＲＱがＨ″になったときクリ
アされる。図のＴＣＮＴはタイマのカウント値を示して
いる。
たときクリアされ、またＤＲＱがＨ″になったときクリ
アされる。図のＴＣＮＴはタイマのカウント値を示して
いる。
Ｄでは一定時間以内にＤＲＱが“Ｈ′にならなかったの
でタイムアウトになった状態を示している。このときに
はＴＯＬＪＴ信号が“Ｈ″となり、ＷＡＩＴ信号が強制
的に“Ｈ”となってＣＰＵＩのウェイト状態が解かれる
。
でタイムアウトになった状態を示している。このときに
はＴＯＬＪＴ信号が“Ｈ″となり、ＷＡＩＴ信号が強制
的に“Ｈ”となってＣＰＵＩのウェイト状態が解かれる
。
以上のように本実施例でのデータ転送制御装置ではデー
タ転送をデータ転送要求信号ＤＲＱを利用して行うので
、ＦＤＣ２のスティタスを解読したり、割り込み処理等
を必要としない。このためＣＰＵＩはそれ程高速でなく
てもよい。
タ転送をデータ転送要求信号ＤＲＱを利用して行うので
、ＦＤＣ２のスティタスを解読したり、割り込み処理等
を必要としない。このためＣＰＵＩはそれ程高速でなく
てもよい。
第３図はＣＰＵ１がＦＤＤ６より一部分のデータをリー
ドしてメモリに転送するプログラムの一部を示している
。
ドしてメモリに転送するプログラムの一部を示している
。
■ではＦＤＤよりデータをメモリに転送するためのメモ
リの先頭番地を設定する。
リの先頭番地を設定する。
■ではＦＤＤ６よりデータ転送する１ブロツクの長さを
設定する。 − ■ではＦＤＤ６より１ブロツクのデータをリードしてメ
モリに転送するサブルーチンをコールする。
設定する。 − ■ではＦＤＤ６より１ブロツクのデータをリードしてメ
モリに転送するサブルーチンをコールする。
第４図は上記第３図の■のサブルーチンのフローチャー
トを示している。
トを示している。
最初に■でデータ転送の始めにタイマをクリアする。こ
のステップは第２図のＡのタイミングに相当する。
のステップは第２図のＡのタイミングに相当する。
■ではＣＰＵＩがＦＤＤ２に対してデータを１ブロツク
リードせよというコマンドを送る。このステップは第２
図のＢのタイミングに相当する。
リードせよというコマンドを送る。このステップは第２
図のＢのタイミングに相当する。
■ではＦＤＤ２よりデータをリードする。このステップ
は第２図のＣのタイミングに相当し、ＦＤＤ２がデータ
をバスＤＢに乗せるとＣＰＵＩはこのデータを受は取る
。
は第２図のＣのタイミングに相当し、ＦＤＤ２がデータ
をバスＤＢに乗せるとＣＰＵＩはこのデータを受は取る
。
■ではリードしたデータを指定したメモリ番地にストア
する。
する。
■では転送番地をインクリメントする。
■では転送長をディクリメントする。
［相］では転送長がＯになったかどうか、即ち１ブロツ
クの転送が終了したかどうかを判定し、転送が終了して
いなければ転送を続けるために■に戻る。
クの転送が終了したかどうかを判定し、転送が終了して
いなければ転送を続けるために■に戻る。
■ではサブルーチンよりメインルーチンにリターンする
。
。
以上の動作において、ＣＰＵＩはＦＤＤ２がＦＤＤ６よ
り１バイトのデータをリードするまでの時間で■〜［相
］を通過すればよいことになる。
り１バイトのデータをリードするまでの時間で■〜［相
］を通過すればよいことになる。
第５図は本発明の方法と比較するために従来のデータ転
送フローチャートを示したものである。
送フローチャートを示したものである。
第４図に示すフローチャートと相違する部分は＠および
０のステップが追加されている点である。
０のステップが追加されている点である。
０ではＦＤＤ２よりスティタスをリードする。
＠ではそのスティタスよりＦＤＤ２がＦＤＤ６よりデー
タをリードしたかどうかを判断する。若しまだリードし
ていなければ＠に戻る。ＦＤＤ２がＦＤＤ（ｌｉよりデ
ータをリードするまでこの処理を繰り返す。結局、１ブ
ロツクデータをリードするのにＣＰＵＩは相当数のステ
ップを実行することになり、ＣＰＵＩの高速性を要求さ
れることになる。
タをリードしたかどうかを判断する。若しまだリードし
ていなければ＠に戻る。ＦＤＤ２がＦＤＤ（ｌｉよりデ
ータをリードするまでこの処理を繰り返す。結局、１ブ
ロツクデータをリードするのにＣＰＵＩは相当数のステ
ップを実行することになり、ＣＰＵＩの高速性を要求さ
れることになる。
第１図はこの発明の実施例であるデータ転送制御装置を
有するデータ処理システムのブロック図である。′また
第２図は上記データ転送制御装置のタイミングチャート
である。第３図はデータ転送時のＣＰＵＩの動作を示す
メインフローチャート、第４図はデータ転送を行うサブ
ルーチンのフローチャートである。また第５図はデータ
転送を行うための従来のサブルーチンを示すフローチャ
ートである。 ７−ウェイト制御回路。
有するデータ処理システムのブロック図である。′また
第２図は上記データ転送制御装置のタイミングチャート
である。第３図はデータ転送時のＣＰＵＩの動作を示す
メインフローチャート、第４図はデータ転送を行うサブ
ルーチンのフローチャートである。また第５図はデータ
転送を行うための従来のサブルーチンを示すフローチャ
ートである。 ７−ウェイト制御回路。
Claims (1)
- （１）ＣＰＵからのリード／ライトコマンドを受けてか
らＣＰＵとの間でデータ転送可能なレディ状態になった
ときデータ転送要求信号を発生するディスクコントロー
ラとＣＰＵとの間に接続され、ＣＰＵが前記ディスクコ
ントローラに対してコマンド送出後前記データ転送要求
信号を受けるまでＣＰＵに対してウェイトをかけるウェ
イト制御回路を設けたことを特徴とするＣＰＵとディス
クメモリ間のデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24671884A JPS61123923A (ja) | 1984-11-20 | 1984-11-20 | Ｃｐｕとデイスクメモリ間のデ−タ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24671884A JPS61123923A (ja) | 1984-11-20 | 1984-11-20 | Ｃｐｕとデイスクメモリ間のデ−タ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123923A true JPS61123923A (ja) | 1986-06-11 |
Family
ID=17152612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24671884A Pending JPS61123923A (ja) | 1984-11-20 | 1984-11-20 | Ｃｐｕとデイスクメモリ間のデ−タ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123923A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464941A (en) * | 1977-11-01 | 1979-05-25 | Fuji Electric Co Ltd | Weight generator circuit |
| JPS56108155A (en) * | 1980-01-31 | 1981-08-27 | Omron Tateisi Electronics Co | Protecting device for microprocessor |
| JPS60189053A (ja) * | 1984-03-07 | 1985-09-26 | Seiko Epson Corp | デ−タ転送制御装置 |
| JPS6188355A (ja) * | 1984-10-05 | 1986-05-06 | Mitsubishi Electric Corp | デ−タ処理装置 |
-
1984
- 1984-11-20 JP JP24671884A patent/JPS61123923A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5464941A (en) * | 1977-11-01 | 1979-05-25 | Fuji Electric Co Ltd | Weight generator circuit |
| JPS56108155A (en) * | 1980-01-31 | 1981-08-27 | Omron Tateisi Electronics Co | Protecting device for microprocessor |
| JPS60189053A (ja) * | 1984-03-07 | 1985-09-26 | Seiko Epson Corp | デ−タ転送制御装置 |
| JPS6188355A (ja) * | 1984-10-05 | 1986-05-06 | Mitsubishi Electric Corp | デ−タ処理装置 |
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