JPS60189053A - デ−タ転送制御装置 - Google Patents
デ−タ転送制御装置Info
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- JPS60189053A JPS60189053A JP4350384A JP4350384A JPS60189053A JP S60189053 A JPS60189053 A JP S60189053A JP 4350384 A JP4350384 A JP 4350384A JP 4350384 A JP4350384 A JP 4350384A JP S60189053 A JPS60189053 A JP S60189053A
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- data transfer
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
- G06F13/285—Halt processor DMA
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、コンピューター内部の主記憶装置と外部記憶
装置との間のデータの転送を確実に行なう装置に関する
。
装置との間のデータの転送を確実に行なう装置に関する
。
（従来技術）
外部記憶装置（以下、フロッピーディスクを例として説
明する。）から出記憶装置へのデータ転送の方法として
従来、プログラムによる転送がある。具体的には、まず
フロッピーディスクコントローラーからのデータ転送要
求信号（以下、ＤＲ−Ｑ信号と略す）が出ているかをチ
ェフクした後、ポインタ及びカウンタを使って１バイト
ことに転送するソフトによって行なう方法である。
明する。）から出記憶装置へのデータ転送の方法として
従来、プログラムによる転送がある。具体的には、まず
フロッピーディスクコントローラーからのデータ転送要
求信号（以下、ＤＲ−Ｑ信号と略す）が出ているかをチ
ェフクした後、ポインタ及びカウンタを使って１バイト
ことに転送するソフトによって行なう方法である。
しかし、ＤＲＱ信号が出た後、一定時間内にデータ転送
をしなけれ幻ならないので上記の数ステップを要するプ
ログラムでは時間的に間に合わない場合があった。さら
にこの問題を解決するためダイレクトメモリアクセス（
以下、ＤＭＡと略ス）コントローラを用いて中央処理装
置（以下、ＣＰＵと略す）全介さず直接データ転送する
方法がある。
をしなけれ幻ならないので上記の数ステップを要するプ
ログラムでは時間的に間に合わない場合があった。さら
にこの問題を解決するためダイレクトメモリアクセス（
以下、ＤＭＡと略ス）コントローラを用いて中央処理装
置（以下、ＣＰＵと略す）全介さず直接データ転送する
方法がある。
この方法の場合、転送速度は非常に速くかつ転送も確実
に行なわれる。しかし、システムケ体が大規模になりし
たがってコストが高くなるという欠点があった。
に行なわれる。しかし、システムケ体が大規模になりし
たがってコストが高くなるという欠点があった。
（目的）
不発明は、上記の欠点を除去し、犬がかりなＤＭＡコン
トローラーを用いることなしに簡単な回路によって確実
に主記憶装置と外部記憶装置とのデータ転送をする装置
を提供することにある。
トローラーを用いることなしに簡単な回路によって確実
に主記憶装置と外部記憶装置とのデータ転送をする装置
を提供することにある。
（実施例）
本発明は、外部記憶装置から主記憶装置へのデータ転送
の準備ができる丑で前記主記憶装置をアクセスするＣＰ
Ｕにウエイトをかけ、そしてその後データ転送の準備が
できるとそのウェイトを解除し前己ＣＰＵ経由で前記外
部記憶装置から前記主記憶装置ヘテータを転送し構成さ
れる。
の準備ができる丑で前記主記憶装置をアクセスするＣＰ
Ｕにウエイトをかけ、そしてその後データ転送の準備が
できるとそのウェイトを解除し前己ＣＰＵ経由で前記外
部記憶装置から前記主記憶装置ヘテータを転送し構成さ
れる。
本発明は、たとえば、システム全体を擬似ダイレクトメ
モリアクセスモードに設定するための疑似ダイレクトメ
モリアクセスモード設定回路部と、該ダイレクトメモリ
アクセスモード設定回路部よりの信号に基づき前記外部
記憶装置を制御するための外部記憶装置制御回路からデ
ータを読み出すタイミンタを与える信号あるいは書き込
むタイミングを与える信号を選択可能にする役割と前記
中央処理装置の動作を一時停止きぜるためのウエイト信
号を出力する役割の２つを具備するウェイト信号発生回
路部と、前記外部記憶装置制御回路から出力されるデー
タ転送要求信号に基づき前記ウェイト信号を解除する役
割と前記データ転送要求信号に対する許可信号を出力す
る役割とを比較するウェイト信号解除回路部とから成る
。
モリアクセスモードに設定するための疑似ダイレクトメ
モリアクセスモード設定回路部と、該ダイレクトメモリ
アクセスモード設定回路部よりの信号に基づき前記外部
記憶装置を制御するための外部記憶装置制御回路からデ
ータを読み出すタイミンタを与える信号あるいは書き込
むタイミングを与える信号を選択可能にする役割と前記
中央処理装置の動作を一時停止きぜるためのウエイト信
号を出力する役割の２つを具備するウェイト信号発生回
路部と、前記外部記憶装置制御回路から出力されるデー
タ転送要求信号に基づき前記ウェイト信号を解除する役
割と前記データ転送要求信号に対する許可信号を出力す
る役割とを比較するウェイト信号解除回路部とから成る
。
第１図は、本発明の概略を示すブロック図である。第１
図において、ＣＰＵは、システム全体の制御を行なうも
のであり、データバス６によつてメモリ２及び外部記憶
装置制御回路３とつなかつている。
図において、ＣＰＵは、システム全体の制御を行なうも
のであり、データバス６によつてメモリ２及び外部記憶
装置制御回路３とつなかつている。
データ転送制御回路５は、ＷＡＩＴ信号１０をＣＰＵ１
に入力しその動作を一時的に停止させ、又、外部記憶装
置制御回路３は、外部記憶装置４からデータをとり込ん
だ後データ転送制御回路５にデータ転送要求信号７を入
力する。
に入力しその動作を一時的に停止させ、又、外部記憶装
置制御回路３は、外部記憶装置４からデータをとり込ん
だ後データ転送制御回路５にデータ転送要求信号７を入
力する。
次に第１図を用いて本発明の動作を概略的に説明する。
まず、疑似ＤＭＡモードになるとデータ転送制御回路５
よりＷＡＩＴ信号１０がＣＰＵ１に、入力され、ＣＰＵ
１の動作が一時的に停止される。この後、データ転送の
準備が完了すると外部記憶装置制御回路３よりアーク転
送要求信号７かデータ転送制御回路５に送られ、それに
よってＷＡＩＴ信号１０が解除されＣＰＵ１の読み出し
動作が可能となり外部記憶装置４よりのデータはＣＰＵ
１内のレジスタ（図示ぜず）に一旦とり込まれた後デー
タバス６をへてメモリ２に格納される。
よりＷＡＩＴ信号１０がＣＰＵ１に、入力され、ＣＰＵ
１の動作が一時的に停止される。この後、データ転送の
準備が完了すると外部記憶装置制御回路３よりアーク転
送要求信号７かデータ転送制御回路５に送られ、それに
よってＷＡＩＴ信号１０が解除されＣＰＵ１の読み出し
動作が可能となり外部記憶装置４よりのデータはＣＰＵ
１内のレジスタ（図示ぜず）に一旦とり込まれた後デー
タバス６をへてメモリ２に格納される。
次に上記の動作を第２図及び第３図を用いて、さらに詳
細に説明する。以上の説明で外部記憶装置としてフロッ
ピーディスクを例とし、外部記憶装置制御回路として、
フロッピーデイスクコントローラーを例とする。
細に説明する。以上の説明で外部記憶装置としてフロッ
ピーディスクを例とし、外部記憶装置制御回路として、
フロッピーデイスクコントローラーを例とする。
まず最初に各信号及びフリップフロップについて説明す
る。ＤＲＱ信号４０はフロッピーデイスクコントローラ
ー（図示せず以下、ＦＤＣと略す）よりのデータ転送要
求を示す信号であり、それに対する許可信号がＤＡＣＫ
信号４１であり、ＤＡＣＫフリップフロップ（以下ＦＦ
と略す。）２４のＱよりの出力である。又、ＦＤＲＤ信
号４５はＦＤＣからデータを読み出すタイミングを与え
る信号であり、ＦＤＷＲ信号４６はＦＤＣＡデータを書
き込むタイミングを与える信号である。又、チップセレ
クトＦＦ（ＣＳＦＦ）２１は、ＦＤＲＤ信号４５又は、
ＦＤＷＲ信号４６を有効にするためのものでりる。さら
に疑似ＤＭＡモードＦＦ２０のＱ出力からは疑似ＤＭＡ
モードになっていることを示す疑似ＤＭＡモード信号８
０が出力される。
る。ＤＲＱ信号４０はフロッピーデイスクコントローラ
ー（図示せず以下、ＦＤＣと略す）よりのデータ転送要
求を示す信号であり、それに対する許可信号がＤＡＣＫ
信号４１であり、ＤＡＣＫフリップフロップ（以下ＦＦ
と略す。）２４のＱよりの出力である。又、ＦＤＲＤ信
号４５はＦＤＣからデータを読み出すタイミングを与え
る信号であり、ＦＤＷＲ信号４６はＦＤＣＡデータを書
き込むタイミングを与える信号である。又、チップセレ
クトＦＦ（ＣＳＦＦ）２１は、ＦＤＲＤ信号４５又は、
ＦＤＷＲ信号４６を有効にするためのものでりる。さら
に疑似ＤＭＡモードＦＦ２０のＱ出力からは疑似ＤＭＡ
モードになっていることを示す疑似ＤＭＡモード信号８
０が出力される。
さらに、ＷＡＩＴＦＦ２２のＱの出力よりＣＰＵを一時
的に停止させるためのＷＡＩＴ信号５０が出力される。
的に停止させるためのＷＡＩＴ信号５０が出力される。
又、シクトレジスクン３は、タイミングを生成するため
のものである。一方、ＲＤ信号４２、ＷＲ信号４３、Ｉ
ＮＴ信号４４、ＲＥＳＥＴ信号４８、ＮＭＩ信号４９は
、公知のシステム制御信号であり、ＲＤ信号４２はＣＰ
Ｕが読み込み動作に入っていることを示すものであり、
ＷＲ信号４３はＣＰＵか書き込み動作に入っていること
を示すものであり、ＩＮＴ信号４４はインタラプトをか
ける時の信号であり、ＲＥＳＥＴ信号４８は電源投入時
等にシステムを初期化する信号でありＮＭＩ信号４９は
最優先の割り込みを示す信号である。
のものである。一方、ＲＤ信号４２、ＷＲ信号４３、Ｉ
ＮＴ信号４４、ＲＥＳＥＴ信号４８、ＮＭＩ信号４９は
、公知のシステム制御信号であり、ＲＤ信号４２はＣＰ
Ｕが読み込み動作に入っていることを示すものであり、
ＷＲ信号４３はＣＰＵか書き込み動作に入っていること
を示すものであり、ＩＮＴ信号４４はインタラプトをか
ける時の信号であり、ＲＥＳＥＴ信号４８は電源投入時
等にシステムを初期化する信号でありＮＭＩ信号４９は
最優先の割り込みを示す信号である。
次に動作について第２図及び第３図を用いて説明する。
まず、疑似ＤＭＡモードになつているので、疑似ＤＭＡ
モードＦＦ２０よりの信号８０は「Ｒ」になっている。
モードＦＦ２０よりの信号８０は「Ｒ」になっている。
今、外部記憶装置（以下、フロツヒーディスクを例とし
て説明するが図示されていない）よりデータを読み出す
場合を考えると、ＦＤＲＤ信号４５が「Ｌ」になるので
、アンドゲート７１への入力か２つとも「Ｈ」になるか
ら、アンドケート７１よりの出力信号８１が「Ｈ」にな
る。
て説明するが図示されていない）よりデータを読み出す
場合を考えると、ＦＤＲＤ信号４５が「Ｌ」になるので
、アンドゲート７１への入力か２つとも「Ｈ」になるか
ら、アンドケート７１よりの出力信号８１が「Ｈ」にな
る。
ここで、第４図を用いて、ＣＳＦＦ２１の動作を説明す
ると、前述のよりにＦＤＲＤ信号４５が「Ｌ」なるので
ＣＳＦＦ２１へのＤ入力は「Ｈ」になる。（第４図タイ
ミンクＴ１）そしてこの後、クロック信号４７か立ち上
がつた時、ＣＳＦＦ２１のＱ出力である信号８３が「Ｈ
」となる。
ると、前述のよりにＦＤＲＤ信号４５が「Ｌ」なるので
ＣＳＦＦ２１へのＤ入力は「Ｈ」になる。（第４図タイ
ミンクＴ１）そしてこの後、クロック信号４７か立ち上
がつた時、ＣＳＦＦ２１のＱ出力である信号８３が「Ｈ
」となる。
（第４図タイミングＴ２）そして以後この状態が続く。
一方、先に述べたようにＦＤＲＤ信号４５が「Ｌ」にな
ると同時に信号８１が「Ｈ」になる。今、アンドゲート
７５よりの出力信号８４について考えると、信号８１と
信号８２が共に「Ｈ」の時だけ信号８４が「Ｌ」になる
から、第４図のＴ１〜Ｔ２の時たけ出力信号が「Ｌ」に
なり、この時、ＷＡＩＴＦＦ２２にローパルスが入力さ
れ、ＷＡＩＴＦＦ２２かプリセットされＷＡＩＴ信号５
０が「Ｌ」になり、ＣＰＵ（図示せず）が［Ｗａｉｔ」
状態に入る。（第３図のタイミングｔｏ） この時、同時にアントゲート７５よりの出力信号８９が
「Ｈ」となり、さらにその状態が絖き、従って、フロン
ビーティスフコントローラー（以下ＦＤＯと略し図示せ
ず）へのＲＤ信号４２が「Ｈ」になり、ＲＤ信号４２が
出力されないことになる。そしてこの状態は、フロッピ
ーデイスクからの読み出しデータか準備されるまで恍く
。
ると同時に信号８１が「Ｈ」になる。今、アンドゲート
７５よりの出力信号８４について考えると、信号８１と
信号８２が共に「Ｈ」の時だけ信号８４が「Ｌ」になる
から、第４図のＴ１〜Ｔ２の時たけ出力信号が「Ｌ」に
なり、この時、ＷＡＩＴＦＦ２２にローパルスが入力さ
れ、ＷＡＩＴＦＦ２２かプリセットされＷＡＩＴ信号５
０が「Ｌ」になり、ＣＰＵ（図示せず）が［Ｗａｉｔ」
状態に入る。（第３図のタイミングｔｏ） この時、同時にアントゲート７５よりの出力信号８９が
「Ｈ」となり、さらにその状態が絖き、従って、フロン
ビーティスフコントローラー（以下ＦＤＯと略し図示せ
ず）へのＲＤ信号４２が「Ｈ」になり、ＲＤ信号４２が
出力されないことになる。そしてこの状態は、フロッピ
ーデイスクからの読み出しデータか準備されるまで恍く
。
データの準備ができるとＦＤＣからＤＲＱ信号４０か出
力される。（第３図のタイミングｔ１）そうするとアン
ドゲート７２が開かれ、第５図で示されるようにその後
２クロックめの立ち上がりでＱ３出出力対８６がハイと
なり、それによってＤＡＣＫＦＦ２４がブリセントされ
ＤＡＣＫＦＦ２４のＱ出力信号すなわちＤＡＣＥ信号４
１が「Ｌ」になりＦＤＣに許可信号が出る。（第３図の
タイミングｔ２） さらに第５図に示きれるようにシフトレジスタ２３のＱ
Ｂ出力信号８６が「Ｈ」になつてから３クロノク後の立
ち上がりの時にシフトレジスタ２６のＱＥの出力信号８
７か「Ｈ」になり、さらに、オアゲート７４に入力され
、オアゲート７４よりの出力信号８５が「Ｌ」になり、
ＷＡＩＴＦＦ２２かクリアされＱ出力信号すなわちＷＡ
ＩＴ信号５０は「Ｈ」となる。このことは、それまでＣ
ＰＵに入力されていたＷＡＩＴ信号が解除されたことを
意味する３、 一方、第４図にボされるようにＣＳＦＦ２１のＱよりの
出力信号８３は「Ｈ」で、オアゲート７０の出力よりア
ンドケート７５に入力される信号８８も［Ｈ」でにある
からＷＡＩＴ信号５０が「Ｈ」となるとアンドケート７
５よりの出力信号８９が「Ｌ」となりＦＤＣへＲＤ信号
４２が出力される。（第５図タイミングｔ３）そしてそ
の後データがＦＣＣからＣＰＵ内のレジスタに送られ、
さらにそれが第３図のタイミングｔ４で主記憶装置（Ｒ
ＡＭ）に書き込まれる。
力される。（第３図のタイミングｔ１）そうするとアン
ドゲート７２が開かれ、第５図で示されるようにその後
２クロックめの立ち上がりでＱ３出出力対８６がハイと
なり、それによってＤＡＣＫＦＦ２４がブリセントされ
ＤＡＣＫＦＦ２４のＱ出力信号すなわちＤＡＣＥ信号４
１が「Ｌ」になりＦＤＣに許可信号が出る。（第３図の
タイミングｔ２） さらに第５図に示きれるようにシフトレジスタ２３のＱ
Ｂ出力信号８６が「Ｈ」になつてから３クロノク後の立
ち上がりの時にシフトレジスタ２６のＱＥの出力信号８
７か「Ｈ」になり、さらに、オアゲート７４に入力され
、オアゲート７４よりの出力信号８５が「Ｌ」になり、
ＷＡＩＴＦＦ２２かクリアされＱ出力信号すなわちＷＡ
ＩＴ信号５０は「Ｈ」となる。このことは、それまでＣ
ＰＵに入力されていたＷＡＩＴ信号が解除されたことを
意味する３、 一方、第４図にボされるようにＣＳＦＦ２１のＱよりの
出力信号８３は「Ｈ」で、オアゲート７０の出力よりア
ンドケート７５に入力される信号８８も［Ｈ」でにある
からＷＡＩＴ信号５０が「Ｈ」となるとアンドケート７
５よりの出力信号８９が「Ｌ」となりＦＤＣへＲＤ信号
４２が出力される。（第５図タイミングｔ３）そしてそ
の後データがＦＣＣからＣＰＵ内のレジスタに送られ、
さらにそれが第３図のタイミングｔ４で主記憶装置（Ｒ
ＡＭ）に書き込まれる。
ＲＡＭへのデータの書き込みは、たとえばブロック転送
命令によつて行なわれるが、この時以上述べてきた過程
がブロック転送命令の１サイクルのうちになされる。
命令によつて行なわれるが、この時以上述べてきた過程
がブロック転送命令の１サイクルのうちになされる。
さらに、上記説明においては外部記憶装置としてフロン
ビーティスフを例として飲明したが、ウィンチェスタ−
ディスクなど、他の外部記憶装置と置き換えてよいのも
当然である。
ビーティスフを例として飲明したが、ウィンチェスタ−
ディスクなど、他の外部記憶装置と置き換えてよいのも
当然である。
（効果）
以上説明したように、本発明は中央処理装置の動作を一
時的に停止させる、ワエイト信号発生回路部と、所定の
処理の後でのウエイト状態を解除するウェイト信号解除
回路部を有し、それによって強制的に中央処理装置の処
理と外部記憶装置制御回路の処理の同期化を計るので、
ＤＭＡ転送制御回路をわされさ具備しなくても確実にデ
ータ転送を火現できるという実用上極めて大きな効果を
有するものである。
時的に停止させる、ワエイト信号発生回路部と、所定の
処理の後でのウエイト状態を解除するウェイト信号解除
回路部を有し、それによって強制的に中央処理装置の処
理と外部記憶装置制御回路の処理の同期化を計るので、
ＤＭＡ転送制御回路をわされさ具備しなくても確実にデ
ータ転送を火現できるという実用上極めて大きな効果を
有するものである。
第１図は、本発明の概略を示すブロフク図である。
第２図は、不発明の一実施例を示す回路図である。
第３図日、第２図の回路図のタイミングチャートである
。 第４図は、第２図のＣＣＦＦ２１のタイミングチャート
である。 第５図は、第２図のシフトレジスタ２３のタイミングチ
ャートである。 ４０…ＤＲＱ信号 ４１…ＤＡＣＫ信号４５…ＦＤＨＤ
信号 ５０…ＷＡＩＴ信号第１図 第４図 第５図
。 第４図は、第２図のＣＣＦＦ２１のタイミングチャート
である。 第５図は、第２図のシフトレジスタ２３のタイミングチ
ャートである。 ４０…ＤＲＱ信号 ４１…ＤＡＣＫ信号４５…ＦＤＨＤ
信号 ５０…ＷＡＩＴ信号第１図 第４図 第５図
Claims (1)
- 主記憶装置と外部記憶装置間のデータ転送を制御する装
置において、前記外部記憶装置よりのデータ転送の阜備
ができる豆で前記主記憶装置をアクセスする中央処理装
置を待ち状態にする手段と、その後データ転送準備が整
うとその待ち状態を解除し前記中央処理装置を経て主記
憶装へデータを転送する手段を備えることを特徴とする
データ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4350384A JPS60189053A (ja) | 1984-03-07 | 1984-03-07 | デ−タ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4350384A JPS60189053A (ja) | 1984-03-07 | 1984-03-07 | デ−タ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60189053A true JPS60189053A (ja) | 1985-09-26 |
Family
ID=12665520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4350384A Pending JPS60189053A (ja) | 1984-03-07 | 1984-03-07 | デ−タ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189053A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123923A (ja) * | 1984-11-20 | 1986-06-11 | Sharp Corp | Ｃｐｕとデイスクメモリ間のデ−タ転送制御装置 |
| JPH0241520A (ja) * | 1988-08-01 | 1990-02-09 | Tokyo Electron Ltd | データ転送装置 |
| JPH0675765A (ja) * | 1992-06-03 | 1994-03-18 | Matsushita Graphic Commun Syst Inc | 処理速度制御装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133043A (en) * | 1978-04-07 | 1979-10-16 | Ricoh Co Ltd | Data transfer method for multi microcomputer |
| JPS5794824A (en) * | 1980-12-03 | 1982-06-12 | Fujitsu Ltd | Data processing system having bus converter |
| JPS59214931A (ja) * | 1983-05-20 | 1984-12-04 | Omron Tateisi Electronics Co | マイクロコンピユ−タのデ−タ転送同期方法 |
-
1984
- 1984-03-07 JP JP4350384A patent/JPS60189053A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54133043A (en) * | 1978-04-07 | 1979-10-16 | Ricoh Co Ltd | Data transfer method for multi microcomputer |
| JPS5794824A (en) * | 1980-12-03 | 1982-06-12 | Fujitsu Ltd | Data processing system having bus converter |
| JPS59214931A (ja) * | 1983-05-20 | 1984-12-04 | Omron Tateisi Electronics Co | マイクロコンピユ−タのデ−タ転送同期方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61123923A (ja) * | 1984-11-20 | 1986-06-11 | Sharp Corp | Ｃｐｕとデイスクメモリ間のデ−タ転送制御装置 |
| JPH0241520A (ja) * | 1988-08-01 | 1990-02-09 | Tokyo Electron Ltd | データ転送装置 |
| JPH0675765A (ja) * | 1992-06-03 | 1994-03-18 | Matsushita Graphic Commun Syst Inc | 処理速度制御装置 |
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