JPH02220162A - 計算機用ｄｍａ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は計算機の内部記憶装置と入出力装置との相互間
でデータを直接転送するＤ　Ｍ　Ａ　（ＤｉｒｏｃｔＭ
ｅｍｏｒｙ　Ａｃｃｅｓｓ）転送装置に関する。

〔従来の技術〕

計算機のＲＡＭ等の内°部記憶装置とディスク記憶装置
等の入出力装置との間のデータのやりとりないし転送は
、計算機の中央処理装！（以下ｃＰＵという）を介して
するのが本来であるが、ｃＰＵを通してデータを一々転
送するのではＣＰＵに負担がそれだけ多く掛かり、かつ
ＣＰＵにデータを一旦入力しそれを再び出力させるのに
それだけ余分な時間も掛かることになるので、現在の計
算機ではほとんど例外なく、ＣＰＵを介在させずに内部
記憶装置と入出力装置の間でデータを直接転送するＤＭ
Ａ方式が採用され、それ専用のいわゆるＤＭＡコントロ
ーラが市販されている。以下、よく知られていることで
あるが、第３図および第４図を参照してその概要を説明
する。

第３図において、ＣＰＵｌ０と内部記憶装置２０とはア
ドレスバスｌおよびデータバス２を介して接続され、入
出力袋ｊｌ１３０がデータバス２に接続され°ζいる。

ＤＭＡ方式を用いないとき、データは図で細い実線の経
路Ａで示すように内部記憶装置２０または入出力装置３
０から一旦ＣＰＵｌ０内のレジスタｌｌ内に読み取られ
、次にそのデータがレジスタ１１から入出力装置３０ま
たは内部記憶装置２０に移されることにより、再装置２
０と３０どの間のデータ転送がＣＰＵｌ０を介して行な
われる。

ＤＭＡ方式を利用する場合には、前述のそれ専用のコン
トローラ４０が計算機内に組み込まれ、図示のようにア
ドレスバス１に接続される。入出力装置３０から内部記
憶装置２０にデータを転送すべきとき、あるいは内部記
憶装置２０からデータの転送を受けるべきとき、その旨
が第４図（ａ）に示すＤＭＡ指令ＤＳの形で入出力装置
３０からＤＭＡコントローラ４０に与えられる。このＤ
ＭＡ指令ＤＳを受けたＤＭＡコントローラ４０は、それ
を第４図（ロ）に示す保持指令Ｈ３の形でＣＰＵｌ０に
伝達する。

ＣＰＵｌ０はこれを受ける第４図の時点ａではふつう同
図（Ｃ）のようにある命令を実行中で、この命令実行Ｃ
Ｅの終了時点すにアドレスバス１を浮動させた上で、保
持指令Ｈ３に対して同図（ロ）に示す保持確認Ｈ＾をＤ
ＭＡコントローラ４０に帰す。

ＤＭＡコントローラ４０はこの保持確認ＨＡに基づいて
動作を開始し、浮動され従ってＣＰＵｌ０側からは不使
用状態に置かれたアドレスバス１を利用して、内部記憶
装置２０にデータを読み取りまたは書き込むべきアドレ
スを指定する。さらに、ＤＭＡコントローラ４０は図で
は簡略に示された制御線３を介して、内部記憶装置２０
には読取指令Ｒ５または書込指令ＵＳを、入出力装置３
０には逆に書込指令ｔｉｓまたは読取指令Ｒ３をそれぞ
れ与える。これによって、データがデータバス２を介し
て内部記憶装置２０から入出力装置３０にまたはその逆
方向に、第３図にＢで示すように同装置間のＣＰＵｌ０
を介しない直接経路を介して転送される。なお、このＤ
ＭＡ転送はある比較的短いデータ単位ふつうは１バイト
ずつ行なわれる。

このデータ単位の転送の終了後、入出力装置３０はＤＭ
Ａ指令ＤＳを消失させ、ＤＭＡコントローラ４０もそれ
に応じてこの時点Ｃに保持指令Ｈ５を第４図（ロ）に示
すように消失させる。ＣＰＵｌ０はこの保持指令Ｈ５の
消失に応じて、第４図の時点ｄにその保持確認ＨＡを消
失させ、かつ次の命令実行ＣＥの動作に入る。もちろん
、以上のＤＭＡ動作は所望のデータ量の転送が終わるま
で単位データずつ繰り返えして行なわれる。

これかられかるように、ＣＰＵｌ０の命令実行動作とＤ
ＭＡコントローラ４０のデータ転送動作との切り換えは
、両者間に交換される保持指令Ｈ５と保持ｉ１認ＨＡを
仲介として行なわれ、保持中のＣＰＵ１０はそのアドレ
ッシング動作や読み書き指令動作をすべて一時停止して
、いわば保持指令Ｈ３の消失待ちの状態に置かれる。

〔発明が解決しようとする課題〕

しかし、上述の従来のＤＭＡ装置では、入出力装置のデ
ータ転送の密度や速度が高くても、その性能を充分活用
できない問題がある。

二の原因はＤＭＡコントローラからＣＰＵに保持指令を
与えても、ＣＰＵ側ではほとんど命令実行中なのでその
動作が終わるまでこの保持指令が受は付けられず、ＤＭ
Ａコントローラ側ではＣＰＵから保持確認を受けるまで
そのＤＭＡ動作の開始が待たされることにある。

ＣＰＵの１命令の実行時間は、その動作クロックでいう
と例えば８〜１２クロック程度なので、上の待ち時間は
ＤＭＡ動作１回について平均してその半分の４〜６クロ
ツク程度９時間にしてふつうは１〜２μｓ程度にしか過
ぎないが、ＬＡＮの場合のように転送すべきデータ量が
多いときには、データ全体に対する待ち時間の合計がか
なり長くなり、従って入出力装置の見掛は能力がそれに
応じて落ち、とくに高性能の装置ではその利用効率が大
幅に低下してしまうのである。

本発明の目的はかかる問題を解決して、できるだけ簡単
な手段で、ＤＭＡコントローラの動作の開始待ち時間を
短縮できる計算機用ＤＭＡ転送装置を得ることにある。

〔課題を解決するための手段〕

この目的は本発明によれば、待機指令により動作中状態
をそのまま保持する待機機能をもつＣＰＵと、内部記憶
装置と入出力装置間のデータ転送を制御するＤＭＡコン
トローラと、ＣＰＵからの読み書き指令とＤＭＡコント
ローラからの転送指令を調停してＣＰＵへの待機指令と
ＤＭＡコントローラへの転送許可を制御する指令調停回
路と、転送許可に応動して内部記憶装置に対するアドレ
ス指定をＤＭＡコントローラ側に切り換える切換回路と
によりＤＭＡ転送装置を構成し、指令調停回路に読み書
き指令の方が早いときにはその消失まで転送指令に対す
る転送許可を保留させ、転送指令の方が早いときにはそ
れに基づいて転送許可を発しかつ転送指令の消失まで待
機指令を発しさせることにより達成される。

なお、上記の待機指令と転送許可は共用でき、指令調停
回路は論理ゲート等を組み合わせて、切換回路はマルチ
プレクサやバスドライバによりそれぞれ適宜に構成する
ことができる。

（作用〕 上記構成かられかるように、本発明はＣＰＵが命令実行
中であってもＤＭＡ動作の開始を可能として、問題の待
ち時間の短縮に成功したもので、このため従来のように
ＣＰＵの保持機能を利用するかわりに、それがふつう持
っている待機機能を利用することに着目したものである
。

ＣＰＵのこの待機機能は、保持機能が命令実行動作を一
旦終了してから一時停止状態に入らねばならないのに対
し、待機指令を受けた時の動作状態をいわば凍結してそ
のまま保持することができるので、これの機能を利用し
て従来の保持指令のかわりに待機指令をＣＰＵに与えれ
ば、原理的にはＣＰＵの動作中にいわば割り込んで随時
ＤＭＡ動作を開始できる。しかし、ＣＰＵが内部記憶装
置に対して読み書き動作をしている間に強制的にそれを
待ａ杖態に入れると、そのタイミングによっては読み書
き中のデータ等が失われ、あるいは待機が解けた後の読
み書巻に失敗して、データが間違って読み書きされるお
それがある。

ところで、ＣＰＵはその命令実行中に常に内部記憶装置
に対する読み書き動作をしているわけではなく、内部記
憶装置にアドレスを指定しているがまだ命令の読み取り
やデータの読み書きをしていない期間があり、また命令
の種類によってはデータを全く読み書きしない場合もあ
る０本発明はこの点に着目して、ＣＰＵが命令実行中で
あってもそれが内部記憶装置に対する読み書き動作中で
ない限り待機指令を与える。

このため上記構成にいう指令調停回路を設け、これにＣ
ＰＵからの読み書き指令とＤＭＡコントローラからの転
送指令を与えて、読み書き指令の方が早いときにはその
消失まで転送指令に対する転送許可を保留し、指令調停
回路により読み書き指令の方が早いときにはその消失ま
で転送指令に対する転送許可を保留するように両指令を
調停させる。これにより、ＣＰＵの読み書き動作中はそ
の終了までご（短い待ち時間が発生するが、それ以外の
すべての場合は転送指令によって直ちにＤＭＡ動作を開
始させることができる。

〔実施例〕

以下、図を参照しながら本発明の詳細な説明する。第１
図は本発明装置を組み込んだ計′ｘ４１ｓＩの構成を示
すもので、前に説明した第３図と同じ部分には同じ符号
が付されている。

第１図かられかるように、本発明の場合は第３図の構成
に対して指令調停回路５０と切換回路６０とが追加され
る０、指令調停回路５０はＣＰＵｌ０から読取指令Ｒ５
と書込指令−３を受け、これらはいずれも・通例のよう
にそのしの値で動作を指令するものである。この指令調
停回路５０に対し、ＤＭＡコントローラ４０からは従来
の保持指令に相当する転送指令ＴＳが入出力装置３０か
らのＤＭＡ指令ＤＳに基づいて与えられ、これは従来の
保持指令と同じくｈをその指令値とする。指令調停回路
はＣＰＵｌ０とＤＭＡコントローラ４０から受けるこれ
らの指令に基づいて待機指令ＮＴと転送許可ＴＡを発す
るが、この実施例では両者には図示のように共通の信号
が用いられ、いずれもそのｈの値によってこれらの指令
ないし許可を与えるものである。

指令調停回路５０内のナンドゲー）５１はＣＰＵｌ０か
らの読取指令Ｒ３および書込指令Ｔｌ４Ｓをその入力に
それぞれ受け、その出力は両指令のいずれか一方が指令
値−になったとき−の状態になる。　ＲＳフリップフロ
ップ５５のセット人力Ｓに接続されたアンドゲート５３
はナンドゲー）５１の出力のインバータ５２による補信
号と転送指令ＴＳとを受け、フリップフロップ５５のリ
セット人力Ｒに接続されたノアゲート５４はナンドゲー
）５１の出力と転送指令ＴＳとを受け、フリップフロッ
プ５５のＱ出力からは上述の待機指令−丁と転送許可Ｔ
＾が取り出される。

次にこの指令調停回路の動作を説明する。まず読取指令
Ｒ５および書込指令ＷＳがいずれもｂで、かつ転送指令
ＴＳがものとき、つまり指令がすべてないときには、ノ
アゲート５４はナンドゲー）５１の出力のｔと転送指令
ＴＳの−を受け、その出力の−によってフリップフロッ
プ５０をリセットしており、従ってそのＱ出力である待
機指令ＷＴと転送許可ＴＡは−の状態にある。なお、こ
のときのアンドゲート５３の出力はもちろんｔの状態に
ある。

次に、この状態でＣＰＵｌ０側からの指令がＤＭＡコン
トローラ４０側からより先に出たとすると、読取指令Ｒ
５または書込指令ＷＳがｔになり従ってナントゲート５
１の出力が〜になるから、アンドゲート５３はインバー
タ５２から−を受けてディセーブルされ、その後に転送
指令ＴＳが−になってもフリップフロップはセットされ
ない、このとき、ノアゲート５４の出力はｔになるがフ
リップフロップ５４のリセット状態は変わらず、その出
力の待機指令社等も−のままである。

つまり先に出た指令が優先され、ＣＰＵｌ０は読み書き
動作を進めることができる。この動作が終わって読み書
き指令が消失すると、ナントゲート５１の出力が−にな
ってアンドゲート５３はインバータ５２からのｂでイネ
ーブルされるので、この時までに転送指令ＴＳが出てい
るとフリップフロップがセットされ、待機指令ＷＴと転
送許可ＴＡが−となっ”（ＣＰＵは待機状態に置かれ、
ＤＭＡコントローラ４０は転送許可ＴＡに基づいてＤＭ
Ａ動作を開始することができる。

ＣＰＵｌ０とＤＭＡコントローラ４０からの指令がない
前述の当初の状態では、アンドゲート５３はインバータ
５２の出力の〜でイネーブルされており、この状態でＤ
ＭＡコントローラ４０ｙ！Ｊから先に転送指令ＴＳが出
ると、フリップフロップ５５がアンドゲート５３の出力
の−により直ちにセットされ、待機１令−丁と転送許可
Ｔ＾が−になり、これによってＣＰＵｌ０は待機状態に
入り、ＤＭＡコントローラ４０はＤＭＡ動作を開始する
ことができる。このＤＭＡ動作が終ねうてＤＭＡコント
ローラ４０からの転送指令ＴＳがしになると、ノアゲー
ト５４が開いてその出力の−によりフリップフロップ５
５がリセットされ、待機指令ＷＴが−になってＣＰＵｌ
０の待機状態が解除され、当初の状態に戻る。

以上の指令調停回路５０の動作により、ＤＭＡコントロ
ーラ４０はその転送指令ＴＳにより、ＣＰＵＩＧ側から
の読み書き指令が存在しないことを条件に直ちに、存在
するときはそれに基づく読み書き動作の終了後に、ＣＰ
Ｕｌ０を待機状態に入れてそのＤＭＡ動作を開始するこ
とができる。

なお、この実施例と同等ないしは同様な機能をもつ指令
調停回路５０は種々な態様で構成できる。

例えば、多少動作は異なるが第１図のゲート５２〜５４
とフリップフロップ５５とを、ナントゲート２個で構成
されたＲＳフリップフロップで置き換えて、その回路構
成を簡単化することができる。

第１図の切換回路６０中のアドレスバス切換回路６１は
、ＣＰＵｌ０からのアドレスバス１２とＤＭＡコントロ
ーラ４０からのアドレスバス４２を受ける一種の切換ス
イッチであって、アドレスバスｌを転送許可ＴＡのｔお
よびｈに応じてＣＰＵｌ０のアドレスバス１２またはＤ
ＭＡコントローラ４０のアドレスバス４２暢それぞれ接
続する役目を果たし、例えば１個のマルチプレクサや２
個のバスドライバがこれに用いられる。この実施例で切
換回路６ｏの一つとして設けられている制御線切換回路
６２も同様な切換スイッチであって、制御線３に乗せる
べき読取指令Ｒ３および書込指令ｌＩＳを転送許可ＴＡ
のｔまたはｂに応じて、ＣＰＵｌ０側またはＤＭＡコン
トローラ４０側に切り換える役目を果たす。

第２図は上述のように構成されたＤＭＡ転送装置の動作
を説明するためのものである。同図（ａ）はＣＰＵｌ０
用の動作クロックパルスＣＰを示し、そのふつう８〜１
２個に相当する図のＴが１命令実行サイクル期間であっ
て、通例のように命令読取期間Ｔｒと命令実行期間Ｔｏ
とからなる。命令読取期間Ｔｒにはふつう内部記憶装置
２０から命令内容の読み取りないしフェッチが行なわれ
、命令実行期間Ｔｏには読み取った命令の実行９例えば
内部記憶装置２０のデータの読み書き動作が行なわれる
。

第２図（ハ）はアドレスバスｌの状態を示し、ＣＰＵｌ
０から命令読取期間Ｔｒには命令アドレッシングＣＡが
、命令実行期間Ｔｅには例えばデータアドレッシングＤ
Ａがそれぞれ行なわれる。同図（Ｃ）は読み書き用の制
御線３の状態を示し、雨期間ＴｒおよびＴｅとも前半は
アドレッシングのみで制御線３は使われず、命令読取期
間Ｔｒの後半には命令の読取指令Ｒ３がこれに乗せられ
、命令実行期間Ｔｏの後半にはデータの読取指令Ｒ３ま
たは書込Ｊｒ１令−３である読み書き指令ＲＷが乗せら
れる。

二の第２図（Ｃ）において、ＣＰＵｌ０から読取指令Ｒ
３または読み書き指令■が発せられていない期間に、Ｄ
ＭＡコントローラ４０から転送指令ＴＳが発せられると
、指令調停回路５０から前述のように直ちに待機指令−
丁と転送許可ＴＡが出され、ＤＭＡ動作が待ち時間なく
開始される０図ではこれがＤＭＡ動作開始可能期間Ｔｄ
として示されている。これ以外の期間にＤＭＡコントロ
ーラから転送指令ＴＳが発せられたときは、ＣＰＵＩＱ
の読み書き動作の終了後のこの期間Ｔｄの当初にＤＭＡ
動作が開始されることになる。

ＤＭＡコントローラ４０からの転送指令ＴＳが任意の時
刻に発せられるとすると、上述の説明かられかるように
待ち時間の発生確率は２分の１で、１回の待ち時間は命
令実行サイクル期間Ｔの８分の１になるから、平均待ち
時間はＴの１６分の１になり、これを従来のＤＭＡ動作
の平均待ち時間が前述のようにＴの２分の１であるのと
比べると、本発明によりＤＭＡ動作の待ち時間が従来の
８分の１に短縮されることがわかる。

以上のようにしてＤＭＡ動作が開始された時、ＣＰＵｌ
０は待機指令ＷＴにより待機状態に入り、この間にもそ
のアドレスバス１２はアドレッシング状態に置かれるが
、アドレスバス切換回路６１が転送許可ＴＡによりアド
レスバス４２の方に切り換わり、ＤＭＡコントローラ４
０側からアドレスバスｌにアドレッシングを行なうこと
ができる。同時に読取指令Ｒ３と書込指令−５がＤＭＡ
コントローラ４０から制御線切換回路６１を介して内部
記憶袋Ｗ１２０と入出力袋！３０に与えられ、これによ
り両装置間でデータの直接転送がなされるのは従来と同
じである。

なお、上述の動作かられかるように制御線切換回路６１
は必ずしも必要ではないが、この実施例では読み書き指
令の関係で無用なトラブルが発生しないよう安全のため
設けたものである。

第２図（ロ）および（ｅ）に示した動作例では、命令読
取期間Ｔｒ内の動作は前述と同じであるが、命令実行期
間Ｔｅ内ではＣＰＵｌ０は専らその内部レジスタ間のみ
で動作を行ない、内部記憶装置２０に対する読み置台動
作は行なわれない。

すなわちこの場合には、命令実行期間Ｔｅ内でＣＰＵｌ
０から同図（ｄ）のように外部に対するアドレッシング
はなされず、同図（ｅ）のように読み書き指令ＲＷも発
せられない、従って、ＤＭＡ動作開始可能期間Ｔｄは同
図（Ｃ）の場合と比べて長くなり、待ち時間の発生確率
は４分の１．平均待ち時間は命令実行サイクル期間Ｔの
３２分の１となり、従来と比べて１６分の１になる。Ｃ
ＰＵｌ０の実際の動作には第２図（Ｃ）と（ｅ）の双方
の場合が混在するから、結局本発明によってＤＭＡ動作
開始時の平均待ち時間を従来の１０分の１程度に短縮で
きる。

以上の実施例に限らず本発明は種々の態様で実施をする
ことができる０例えば、内部記憶装置と入出力装置間の
データの直接転送要領はＤＭＡコントローラの種類によ
り若干具なって来る。指令調停回路の回路構成自体にも
自由度があるほか、指令類の−１−の使い分けの様子に
応じて適宜具体構成すべきものである。ＣＰＵの動作や
機能にも若干の差があり、これに応じて本発明装置を適
宜構成することができる。

〔発明の効果〕

以上のように本発明では、待機指令により動作中状態を
そのまま保持する待機機能をもつ中央処理装置と、内部
記憶装置と入出力装置間のデータ転送を制御するＤＭＡ
コントローラと、中央処理装置からの読み書き指令とＤ
ＭＡコントローラからの転送指令を調停して中央処理装
置への待機指令とＤＭＡコントローラへの転送許可を制
御する指令調停回路と、転送許可に応動して内部記憶装
置へのアドレス指定をＤＭＡコントローラ側に切り換え
る切換回路とでＤＭＡ転送装置を構成し、指令調停回路
により読み書き指令の方が早いときにはその消失まで転
送指令に対する転送許可を保留し、転送指令の方が早い
ときにはそれに基づいて転送許可を発するとともに転送
指令の消失まで待機指令を発するようにしたので、ＣＰ
Ｕが命令実行中であっても読み書き動作中でない限り直
ちに待機状態に入れてＤＭＡ動作を開始することができ
、この動作開始までの待ち時間を従来の１０分の１程度
に短縮することができる。

従って、本発明の実施により従来の最大問題であったＤ
ＭＡ動作開始までの待ち時間は実質上問題でなくなり、
入出力装置のもつデータ転送機能をほぼ完全に活かすこ
とができる。各単位データ例えば１バイトごとに短縮で
きる待ち時間は前述のように１〜２ｕ程度と一見僅かで
あるが、総転送量に対する節約時間は大きな値になり、
入出力装置のもつ転送能力の利用効率を格段に高めるこ
とができるからである。とくに入出力装置が大容量のデ
ィスク記憶装置やＬＡＮ装置であってデータ転送量が大
きい場合、本発明によりその読み書き時間や通信時間を
大幅に節約できる０本発明はデータ転送密度や速度の高
い入出力装置に適用して効果が高く、とくにその単位デ
ータの転送時間がＣＰＵのアドレッシング時間と同程度
の場合、ＣＰＵをＤＭＡ側の動作によりあまり影響され
ずに動作させることができる。

このように、本発明は入出力装置の能力を活かして計算
機の運用効率を上げ、データの転送時間や通信時間を節
約できる著効を存する。

【図面の簡単な説明】

第１図および第２図が本発明に関し、第１図は本発明に
よるＤＭＡ転送装置を組み込んだ計算機の構成例の回路
図、第２図はその動作を説明するＣＰＵの動作状態図で
ある。第３図以降は従来技術に関し、第３図は従来のＤ
ＭＡ転送装置を組み込んだ計算機の回路図、第４図はそ
の動作波形図である０図において、 １ニアドレスバス、２＝データバス、３：制御線、ｔｏ
：ｃｐｕないし中央処理装置、１１：レジスタ、１２；
ＣＰＵのアドレスバス、２０：内部記憶装置ないしはＲ
ＡＭ、３０：入出力装置、４０：ＤＭＡコントローラ、
４２ｉＤＭＡ用アドレスバス、５０：指令調停回路、５
１：ナンドゲート、５２：インバータ、５３：アンドゲ
ート、５４：ノアゲート、５５：フリップフロップ、６
０：切換回路、６１＋アドレスバス切換回路、６２：制
御線切換回路、Ａ＋ＣＰＵを介するデータ転送経路、Ｂ
　：　ＤＭＡによるデータ転送経路、ａｘｄ：動作時点
、ＣＡ：命令アドレッシング、ＣＩ！：命令実行動作、
ＣＰ：ＣＰＵの動作クロックパルス、ＤＡ：データアド
レッシンク、ＤＳ二〇ＭＡ指令、ＨＡ：保持確認、Ｈ１
保持指令、Ｒ１読取指令、Ｒ賀：読み書き指令、Ｔ：命
令実行サイクル期間、ＴＡｊ転送許可、ＴｄｉＤＭＡ動
作開始可能期間、Ｔｅ：命令実行期間、Ｔｒ：命令読取
期間、ＴＳ：転送指令、Ｉｌｌ書込指令、−丁：待機指
令、で第 図

Claims (1)

【特許請求の範囲】
1. 計算機の内部記憶装置と入出力装置間でデータを直接転
   送する装置であって、待機指令により動作中状態をその
   まま保持する待機機能をもつ中央処理装置と、内部記憶
   装置と入出力装置間のデータ転送を制御するＤＭＡコン
   トローラと、中央処理装置からの読み書き指令とＤＭＡ
   コントローラからの転送指令を調停して中央処理装置へ
   の待機指令とＤＭＡコントローラへの転送許可を制御す
   る指令調停回路と、転送許可に応動して内部記憶装置に
   対するアドレス指定をＤＭＡコントローラ側に切り換え
   る切換回路とを備え、指令調停回路により読み書き指令
   の方が早いときにはその消失まで転送指令に対する転送
   許可を保留し、転送指令の方が早いときにはそれに基づ
   いて転送許可を発するとともに転送指令の消失まで待機
   指令を発するようにしたことを特徴とする計算機用ＤＭ
   Ａ転送装置。