JPS61235968A - デ−タバス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の演算処理装置と記憶装置内の
記憶部および制御部との間のデータバス制御方式に関す
る。特に、２台の演算処理装置を同時に使用することが
できかつ制御部の入出力ピン数の少ないデータバス制御
方式に関する。

〔概　要〕

本発明は、２台の演算処理装置と制御部および記憶部か
らなる記憶装置との間のデータバス制御方式において、 ２台の演算処理装置を別々のデータバスで二出力のデー
タバス駆動回路および二入力のバス選択回路に接続し、
一方の演算処理装置のデータバスは記憶部データバスと
共用することにより、２台の演算処理装置を同時に使用
することができかつ制御部の入出力ピンの数を少なくし
たものである。

〔従来の技術〕

一般に情報処理装置において、演算処理装置と記憶装置
との間のデータ授受はデータ制御装置を介して行われる
。たとえば演算処理装置がデータを記憶部に書込む場合
には、このデータを制御部内のデータ選択回路に転送し
、その回路においてデータ誤り訂正用チェックビットを
付加した後に、指定されたメモリアドレスにこのデータ
を格納する。また指定されたメモリアドレスからデータ
を読出す場合にも、このデータを一旦制御部内のデータ
制御回路に読出し、そこで必要な誤り訂正を行ってから
演算処理装置に転送する。

第２図は従来例のデータバス制御装置のブロック構成図
である。第２図において、１０１　、１０□は演算処理
装置、２０は制御部、２２はエラーチェックピット発生
回路、２３は記憶部データバス制御回路、２４はエラー
チェック回路、２６は演算処理装置データバス制御回路
、３０は記憶部、３１は記憶部データバス制御回路およ
び３２は記憶回路である。この従来例では演算処理装置
１０が２台のマルチプロセッサの場合を示している。ｌ
、は演算処理装置１０３．１０、と制御部２０との間の
データバスで双方向になっている。ｊ２４は記憶部３０
と制御部２０との間のデータバスで双方向である。演算
処理装置１０から記憶部３０にデータを書込む場合には
、演算処理装置データバスｌ、にデータを送出し、演算
処理装置データバス制御回路２６を介してエラーチェッ
クピット発生回路２２に送られる。エラーチェックピッ
ト発生回路２２にて生成されたチェックピットは、デー
タとともに記憶部データバス制御回路２３を介して記憶
部データバス１４に出力される。記憶部データバス１＃
上のデータ（チェックピットを含む）は記憶部データバ
ス制御回路３１を介して記憶回路３２に格納される。ま
た記憶回路３２からの読出しの場合には、記憶部データ
バス制御回路３１を介し記憶部データバス１４上にデー
タ（チェックピットを含む）を出力し、記憶部データバ
ス制御回路２３を介してエラーチェック回路２４に送る
。エラーチェックが必要ならば訂正を行った上で演算処
理装置データバス制御回路２６を介し演算処理装置デー
タバスｌ、上に出力し要求元の演算処理装置１０に送る
。ここで記憶部データバス制御回路２３、演算処理装置
データバス制御回路２６および記憶部データバス制御回
路３１はバス駆動回路および受信回路からなり容易に実
現されるものである。第２図に示した例では演算処理装
置１０．．１０□が同一の演算処理装置データバス！、
を使用して記憶部３０をアクセスするために、一方の演
算処理装置１０が演算処理装置データバス１３を使用中
には、他方の演算処理装置１０は使用できなくなってお
り性能上問題となる。

第３図は他の従来例のデータバス制御装置のブロック構
成図である。第３図において、上述の問題点を改善する
ために、演算処理装置データバス１３が演算処理装置１
０毎に設けられており、そのために演算処理装置データ
バス制御回路２６．２７が演算処理装置１０に対応して
設けられている。そのために一方の演算処理装置１０が
記憶部３０をアクセス中でも、このサイクル終了以前に
他方の演算処理装置１０が記憶部３０に対しデータを送
ることが可能でありサイクルタイムを向上させることが
できるが、制御部２０についてみれば、入出力ピンの数
が２倍となってパッケージの小型化および大規模集積回
路化に対して妨げとなった。

〔発明が解決しようとする問題点〕

上述のように、従来例のデータバス制御装置では、第２
図に示す場合には２台の演算処理装置１０．．１０２を
同時に使用することができない欠点があった。またこれ
を改善した第３図に示す場合には、制御部２０の入出力
ピンの数が２倍となってパッケージの小型化および大規
模集積回路化の妨げとなる欠点があった。

本発明は上記の欠点を解決するもので、２台の演算処理
装置を同時に使用することができ、かつ制御部の入出力
ピンの数が少ないデータバス制御方式を提供することを
目的とする。

〔問題点を解決するための手段〕

本発明は、二つの演算処理装置と、一つの記憶部とが、
一つの制御部を介して接続されたデータバス制御方式に
おいて、上記二つの演算処理装置と上記制御部とは２系
統のデータバスにより別々に接続され、その２系統のデ
ータバスの一つば上記制御部と上記記憶部とを接続する
データバスと共通であり、上記制御部には、上記二つの
演算処理装置に送信するデータをそれぞれ上記２系統の
データバスに送信する二出力のデータバス駆動回路と、
上記２系統のデータバスのデータを選択的に取り込む二
入力のバス選択回路とを備えたことを特徴とする。

〔作　用〕

本発明は、データを記憶部に書込むときは、２台の演算
処理装置からのデータをバス選択回路で選択して受信し
、そのデータを記憶部データバス制御回路で記憶部デー
タバスを介して記憶部に送出する。データを記憶部から
読出すときは、記憶部から続出されたデータを記憶部デ
ータバスを介して記憶部データバス制御回路で受信し、
データバス駆動回路で読出したデータを読出しを行った
演算処理装置に送出する。上述のことより、２台の演算
処理装置を同時に使用することができかつ制御部の入出
力ビンの数を少なくすることができる。

〔実施例〕

本発明の実施例について図面を参照して説明する。

第１図は本発明一実施例データバス制御装置のブロック
構成図である。ここで本発明の特徴とするところは、第
１図に示す一点鎖線で囲むデータバス制御部分である。

すなわち、データを記憶部３０に書込むときには、演算
処理装置１０１から書込むメモリアドレスおよびメモリ
書込み動作であることを示す信号が制御部２０のバス選
択回路２１に接続される。アドレス回路および制御回路
は図示されていないが、制御部２０ではバス選択回路２
１によりデータバスｌＩを選択しアドレス回路および制
御回路に上記信号を格納する。アドレス信号は制御部２
０から記憶部３０に送られアクセスする記憶回路３２に
印加される。引き続いて演算処理装置１０゜から書込デ
ータがデータバス！、を介してバス選択回路２工の一方
の入力に接続される。バス選択回路２１から書込データ
がエラーチェックピット発生回路２２に接続され書込デ
ータに対するチェックビットが生成される。エラーチェ
ックピット発生回路２３から書込データおよびそのチェ
ックビットが記憶部データバス制御回路２３およびデー
タバスｌ。

が記憶部３０の記憶部データバス制御回路３１に接続さ
れる。記憶部データバス制御回路３１から書込データお
よびそのチェックビットが記憶回路３２に接続される。

また記憶部３０からデータを読出すときには、演算処理
装置１０．から読出すメモリアドレスおよびメモリ続出
し動作指定信号がデータバスＩ！、を介してバス選択回
路２１に接続される。制御部２０ではバス選択回路２１
によりデータバスｌＩを選択しアドレス回路および制御
回路に上記信号を格納する。

アドレス信号は制御部２０から記憶部３０に送られアク
セスする記憶回路３２に印加される。演算処理装置１０
．はメモリアドレスおよび動作指定信号の転送を完了す
ると、データバス２．上への出力を終了すると終了する
。記憶回路３２はアドレスの他に所定のタイミングが印
加され、所定の時間後に記憶回路３２からデータが記憶
部データバス制御回路３１に接続され、記憶部データバ
ス制御回路３１から続出データおよびそのチェックビッ
トがデータバスｌ、を介して記憶部データバス制御回路
２３に接続される。記憶部データバス制御回路２３から
続出データおよびそのチェックビットがエラーチェック
回路２４に接続されデータのエラーチェックおよび訂正
が行われる。エラーチェック回路２４の出力はデータバ
ス駆動回路２５に接続される。データバス駆動回路２５
から続出データがデータバス１１を介して演算処理装置
１０．に接続される。

一方、演算処理装置１０Ｉによる記憶回路３２へのアク
セス動作が完了する前に演算処理装置１０□からアドレ
ス信号およびその動作指定信号が制御部２０のバス選択
回路２１に接続され次の動作に備えられる。演算処理装
置１０．からの書込データはデータバス！！２を介して
バス選択回路２１に接続され、バス選択回路２１から書
込データがエラーチェックピット発生回路２２に接続さ
れ書込データに対するチェックビットが生成される。以
下演算処理装置１０、の場合と同様にして記憶回路３２
に書込データおよびそのチェックピットが格納される。

記憶回路３２から読出す場合にも演算処理装置１０１の
場合と同様にデータおよびそのチェックピットが記憶回
路３２−記憶部データパス制御回路３１−データバス！
、−記憶部データパス制御回路２３−エラーチェック回
路２４−データバス駆動回路２５の経路でデータバス駆
動回路２５に接続される。データバス駆動回路２５から
データおよびそのチェックピントがデータバス１ｚを介
して演算処理装置１０□に接続される。

このような構成のデータバス制御装置の動作について説
明する。第１図において、メモリの読書きは次のように
して行われる。演算処理装置１０゜は書込むメモリアド
レスおよびメモリ書込み動作であることを示す信号をデ
ータバス！、上に出力する。第１図ではアドレス回路お
よび制御回路については図示していないが制御部２ｏで
はバス選択回路２１によりデータバスＪ、を選択しアド
レス回路および制御回路に上記信号を格納する。アドレ
ス信号は制御部２０から記憶部３０に送られ、アクセス
する記憶回路３２に印加される。アドレス信号および動
作指定信号の送出につづいて書込データをデータバスｌ
、上に出力する。制御部２０ではバス選択回路２１によ
り引続きデータバス１１を選択し、書込データをエラー
チェックビット発生回路２２に送出する。エラーチェッ
クビット発生回路２２で書込データに対するチェックピ
ットを生成し、書込データおよびチェックピットを記憶
部データバス制御回路２３によりデータバスら上に出力
する。

このときまでに演算処理装置１０．はデータバス１１へ
の出力を終了している必要がある。データバス１１上に
出力された書込みデータは記憶部３０に送られ記憶部デ
ータバス制御回路３１を介して（この場合は受信回路と
して動作することになる。）記憶回路３２に書込まれる
。記憶部データバス制御回路２３は書込データの転送が
完了したら、データバス１１上への出力を終了しなけれ
ばならない。一方、読出しは次のように動作する演算処
理装置１０ｔは読出すべきメモリアドレスおよびメモリ
読出し動作指定信号をデータバスｌ、上に出力し、制御
部２０はバス制御回路２１によりデータバスらを選択し
上記信号を制御部２ｏ内のアドレス回路および制御回路
に格納する。アドレス情報は制御部２ｏがら記憶部３０
に送られアクセスすべき記憶回路３２に印加される。演
算処理装置１０．はメモリアドレスおよび動作指定信号
の転送を完了したらデータバス１１上への出力を終了す
る。記憶回路３２はダイナミック型ランダムアクセスメ
モリでありアドレスの他に所定のタイミングを印加する
ことで所定の時間後にデータを出力する。出力されたデ
ータは記憶部データバス制御回路３１によりデータバス
１１上に出力するようにデータバスｌ、を駆動する。デ
ータバス！、上の続出データは、記憶部データバス制御
回路２３の受信回路により受信されたエラーチェック回
路２４に送られる。エラーチェック回路２４への続出デ
ータ転送が完了したら記憶部データバス制御回路３１は
データバス！１への出力を終了する。エラーチェック回
路２４に送られた続出データはデータのチェックと必要
ならばデータの訂正を行い、データバス駆動回路２５に
送られ再びデータバス１１上に出力される。続出データ
はデータバス！、を介して演算処理装置１０Ｉに送られ
る。

一方演算処理装置１０□は制御部２０に対し独自のデー
タバス！２を有しており、演算処理装置１０゜による記
憶回路３２へのアクセス動作が完了する前にアドレス信
号および動作指定信号を制御部２０に送出し次の動作に
備える。逆に演算処理装置１０□がメモリアクセス動作
中である場合には、データバス！、が記憶部３０からの
データ読出しのためのデータバスとして使用されている
が、制御部２０へのデータ転送が完了すればデータバス
１２は解放されることになる。演算処理装置１０□のア
クセスによる続出データは記憶部データバス制御回路２
３およびエラーチェック回路２４に送られ、さらにデー
タバス駆動回路２５を介してデータバス１２を駆動し続
出データを出力する。この間に演算処理装置１０．はデ
ータバスＡ、を介して次のアクセスのためのアドレス信
号および動作指定信号を制御部２０に送ることが可能と
なる。

〔発明の効果〕

本発明は、以上説明したように、マルチプロセッサに対
してメモリアクセスの競合による性能低下を抑え、パッ
ケージまたは大規模集積回路の入出力ビンの数を削減で
きる優れた効果がある。

【図面の簡単な説明】

第１図は本発明一実施例データパス制御装置のブロック
構成図。 第２図は従来例のデータバス制御装置のブロック構成図
。 第３図は他の従来例のデータバス制御装置のブロック構
成図。 ｉｏｔ　、１０□・・・演算処理装置、２０・・・制御
部、２１・・・バス選択回路、２２・・・エラーチェッ
クビット発生回路、２３・・・記憶部データバス制御回
路、２４・・・エラーチェック回路、２５・・・データ
バス駆動回路、２６．２７・・・演算処理装置データバ
ス制御回路、３０・・・記憶部、３１・・・記憶部デー
タバス制御回路、３２・・・記憶回路、！・・・データ
バス。

Claims (1)

【特許請求の範囲】
1. （１）二つの演算処理装置と、一つの記憶部とが、一つ
   の制御部を介して接続されたデータバス制御方式におい
   て、 上記二つの演算処理装置と上記制御部とは２系統のデー
   タバスにより別々に接続され、 その２系統のデータバスの一つは上記制御部と上記記憶
   部とを接続するデータバスと共通であり、上記制御部に
   は、 上記二つの演算処理装置に送信するデータをそれぞれ上
   記２系統のデータバスに送信する二出力のデータバス駆
   動回路と、 上記２系統のデータバスのデータを選択的に取り込む二
   入力のバス選択回路と を備えたことを特徴とするデータバス制御方式。