JP2001286190A - モータ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単安価に実施でき、ＣＰＵの負担を軽減で
きるモータ制御装置を提供する。 【解決手段】 モータの駆動制御全体を制御するＣＰＵ
の制御を介さずにメモリアクセス制御部１００１によ
り、速度テーブルメモリからモータの速度を段階的に設
定するための速度データを順次読み出し、時間変換回路
１００２により速度テーブルから読み出したデータ値を
時間データに変換し、これに基づき相信号発生部１００
３でモータを動作させるための相切り替え信号を発生す
る。また、時間変換手段１００２の時間データ出力ごと
にメモリアクセス制御部１００１に対して次のデータ出
力を要求するとともに、次のメモリテーブルヘのアクセ
スの発生を促す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はモータ制御装置、特
に複数の相信号の組み合わせにより制御されるモータの
駆動制御を行なうモータ制御装置に関するものである。

【０００２】

【従来の技術】従来より、プリンタなどの用紙搬送等の
動力源として、紙送り機構などの駆動手段として、相信
号の組み合わせにより制御されるモータ（ステッピング
モータ）が用いられている。

【０００３】図２は、従来の画像形成装置などにおい
て、上記のようなモータを制御するモータ制御部の構造
を示したものである。図２において、符号２００１は一
連の動作を制御するＣＰＵ、２００２はシステムバスで
あり、このシステムバスに各構成部材が接続されてい
る。符号２００３はＣＰＵのＲＯＭであり、プログラム
及び各種データが格納される。

【０００４】符号２００４はデータＲＡＭ、２００５は
タイマＩＣ、２００６はタイマＩＣからの割り込み信
号、２００７はモータを動作させるための相パターン信
号、２００８はモータとインターフェースするためのバ
ッファ回路、２００９はモータである。

【０００５】ＣＰＵ２００１は、一定時間ごとにタイマ
ＩＣからの割り込みを受け、ＲＯＭ２００３あるいはＲ
ＡＭ２００４に展開された駆動データに基づき、モータ
２００９の相パターン信号をバスインターフェース回路
や増幅器から構成されたバッファ回路を介して制御す
る。すなわち、ＣＰＵ２００１自体の制御により駆動デ
ータの読み出しとバッファ回路２００８への転送を行な
うものである。

【０００６】図３は、図２におけるモータの動作タイミ
ングを示している。ここでは、モータ２００９は信号Ａ
と信号Ｂの２本の相信号の組み合わせで動作するもの
し、それぞれの信号レベルの組み合わせを変更して、Ｔ
１からＴ４の状態を与えることにより所定の角度回転さ
せることができる。（Ｔ４の次はＴ１に戻る）。

【０００７】図４は、図２の従来構成などにより制御さ
れるモータの加速および定速回転の様子を示したもので
ある。図４はモータの速度と時間をグラフ化したもので
あり、図示のようにｔ１、ｔ２…の時点で相切り換えを
行なうことにより遅い速度からだんだん速い速度に制御
が変わっていき、符号４００１の時点で等速度に制御さ
れている。一般的にこの種のモータは、回転開始時は高
いトルクが必要になるために、低速度で動作を開始さ
せ、段々に高速動作に変えて行くことが要求される。

【０００８】なお、モータの速度に関して、図３に示し
たように、相信号の状態が変化することによる回転角は
一定であることから、モータに与える相信号の期間を短
くすることにより、Ｔ１からＴ２，Ｔ３，Ｔ４と早く切
り替わればモータは結果としてより高速で回転すること
となる。

【０００９】図４下段には、相切り替えによるモータの
速度制御を具体的に示したものであり、たとえばある時
点ｔｎでモータの相信号を図３のＴ１からＴ２へ切り替
え、ｔ２の時点でＴ２からＴ３へ切り替えるといった動
作を繰り返すことによりそれぞれ相信号が切り替わるま
での時間が徐々に短くなってゆくのが分かる。

【００１０】ここで、再び図２において、従来方式のモ
ータ速度制御の方法を説明する。

【００１１】図２のＣＰＵ２００１は図示しない操作パ
ネル等の指示によりモータ２００９を動作させるにあた
り、速度テーブルをＲＡＭ２００４（あるいはＲＯＭ２
００３）上に用意する。また、モータへ供給する相信号
は、ＣＰＵの出力信号をインターフェース回路２００８
を介してモータ２００９へＴ１のパターンを与える。

【００１２】そして、タイマ２００５に動作開始命令を
与え駆動データテーブルの最初の値を設定する。その後
タイマ２００５の動作によりＣＰＵ２００１に対して割
り込み２００６が発生し、ＣＰＵ２００１はこの割り込
みを受けてモータ２００７への相信号をＴ２に書き換え
て次のテーブルの値を２００４のＲＡＭから読み出し、
タイマ２００５にセットする。この動作を順次繰り返し
行なうことにより、所定のスピードに達した時点でタイ
マの更新を行うのを止め、以後は相信号パターンの更新
のみを行なうことにより定速駆動に入る。以上の動作に
より図４の動作が実現される。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来構成では、タイマＩＣからの割り込みに基づきＣＰＵ
の主導により相信号を切り替えるため、次のような問題
がある。

【００１４】１）相信号の切り替えタイミングの時間的
遅延 割り込みから信号をセットするまでに時間的な遅延が発
生し、相切り替え時間が、割り込み処理時間に対して十
分大きくて問題にならない場合を除き、一般的には回転
速度のばらつきという不具合が生じる。

【００１５】２）割り込みによるＣＰＵの処理速度の低
下 モータが複数存在したり、モータの回転速度が速い場合
に、ＣＰＵへ入力される割り込みの間隔が短くなり、Ｃ
ＰＵの他の処理効率が悪化するという不具合が生じる。

【００１６】そこで本発明の課題は、制御手段であるＣ
ＰＵの負担を軽減でき、簡単安価な構成により高速に動
作可能なモータ制御装置を提供することにある。

【００１７】

【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、複数の相信号の組み合わせにより
制御されるモータの駆動制御を行なうモータ制御装置に
おいて、前記モータの速度を段階的に設定するための速
度データを格納した速度テーブルメモリと、モータの駆
動制御全体を制御するＣＰＵの制御を介さずに前記速度
テーブルのデータを順次読み出すメモリアクセス制御部
と、前記速度テーブルから読み出したデータ値を時間デ
ータに変換する時間変換手段と、前記時間変換手段の出
力に基づき前記モータを動作させるための相切り替え信
号を発生する相信号発生部とを有し、前記時間変換手段
の時間データ出力信号を用いて前記メモリアクセス制御
部に対して次のメモリテーブルヘのアクセスの発生を促
す構成を採用した。

【００１８】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を説明する。

【００１９】（第１実施形態）図１および図７に本発明
を採用したモータ制御回路の実施形態を示す。図７は本
発明を適用したモータ制御回路の全体の構成を、また、
図１はその一部、特にモータ制御ブロック部の構成を詳
細に示している。

【００２０】図７において、符号７００１は一連の動作
を制御するＣＰＵであり、ＣＰＵ７００１はＲＡＭ７０
０３をワークエリアとして、ＲＯＭ７００２に格納され
たプログラムに従ってモータの駆動制御を行なう。

【００２１】図７では、プリンタの紙送りなどのための
動力源として用いられるモータ（Ｍ）が３つ設けられて
おり、それぞれ符号７００４から７００６の各モータ制
御ブロックにより制御される。

【００２２】本実施形態においてはＣＰＵ７００１は直
接、モータ駆動データの入出力を制御しない。モータ駆
動データの入出力は上記のモータ制御ブロック７００４
〜７００６、およびバス調停回路（バスアービタ）７０
０７により行なわれる。バス調停回路７００７は、モー
タ制御ブロックからの速度テーブルデータを後述のＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御
によりアクセスするためのものである。

【００２３】図１に上記のモータ制御ブロック７００４
〜７００６廻りの詳細な構造を示す。

【００２４】図１において、符号１０００は図７のモー
タ制御ブロック７００４〜７００６に相当するモータ制
御ブロックを示す。図１において、符号１００１はＤＭ
ＡＣ（ＤＭＡコントローラ）によって構成されるメモリ
アクセス制御部、１００２はタイマ回路により構成され
る時間変換回路、１００３はモータの相信号を発生させ
る相信号発生部（詳細な構成については後述する）、１
００４は速度テーブル格納用メモリ（たとえば前述のＲ
ＯＭ７００２、あるいはＲＡＭ７００３）にアクセスす
るためのバスアービトレーション回路である。

【００２５】本実施形態においては、ＣＰＵ７００１の
主導ではなく、モータの駆動データ、すなわち速度テー
ブルデータはモータ制御ブロック１０００およびバスア
ービトレーション回路１００４により行なわれる。

【００２６】符号１００５は、任意の回転ステップで割
り込みを発生させるタイマ回路で、ＣＰＵ７００１のモ
ータ駆動制御に用いられる。

【００２７】すなわち、本実施形態においては、メモリ
アクセス制御部１００１がバスアービトレーション回路
１００４を介して速度テーブルメモリから順次読み込ん
だデータを時間変換回路１００２にロード（”ＣＭＰ”
信号）し、時間変換回路１００２が計時終了するごとに
相信号発生部１００３に対して”ＰＰＳ−ＣＬＫ”信号
を発生し相切り換え信号を発生する。

【００２８】また、この”ＰＰＳ−ＣＬＫ”信号はメモ
リアクセス制御部１００１にフィードバックされてお
り、メモリアクセス制御部１００１に対して次のデータ
読み込みを促す。

【００２９】図１１にモータの速度テーブルの一例を示
す。図１１の速度テーブル格納メモリはアドレス１００
から始まり、１６２まで続き、各アドレスに図中右端の
データが格納される。図の左側は実際に格納されるデー
タではなく、ある駆動系において各データに対応する実
際の累積駆動時間、制御速度（ＰＰＳ）、加速度（ＰＰ
Ｓ／ｍｓ）、駆動時間（ｍｓ）を示している。この例で
は、初期速度は２２０ＰＰＳであり、最終的には２９４
１ＰＰＳに達するようモータが制御される。

【００３０】図５は図１１のテーブルをグラフ化したも
ので、図示のように、この動作は一定の加速度でモータ
を加速するものであり、加速度は水平の直線、速度は一
定の傾斜の直線上を変化する。また、このような駆動条
件を構成するために、モータの相切り換えのインターバ
ルは起動直後は長く、それが除々に短くなるように制御
しなければならないのが判る。

【００３１】次に、以上の構成における動作につき詳細
に説明する。

【００３２】図７のＣＰＵ７００１によりモータの起動
を行なう場合、速度テーブル格納メモリに駆動データを
ロードしておく。そしてＣＰＵ７００１は、まずメモリ
アクセス制御部１００１にスタートアドレス（図１中の
ＳＴＡＲＴ ＡＤＤＲＥＳＳ）とエンドアドレス（同Ｅ
ＮＤ ＡＤＤＲＥＳＳ）をセットする。図１１の例では
スタートアドレスは１００番地、エンドアドレスは１６
２番地である。

【００３３】続いて、メモリアクセス制御部１００１は
最初のアドレス（図１１の例でいえば１００番地のデー
タ２１４）のデータを読むために、バスアービトレーシ
ョン回路１００４にアドレス信号とリクエスト信号であ
る“ＤＲＥＱ”信号を出力する。

【００３４】これにより、バスアービトレーション回路
１００４は他のモータ制御部からのメモリアクセス要求
とのタイミング調停を行ない、要求されたアドレスのデ
ータが読み込まれたらメモリアクセス制御部１００１ヘ
データを出力するとともに、データの確定を通知する信
号“ＤＡＣＫ”を出力する。

【００３５】これにより、メモリアクセス制御部１００
１は読み込んだ速度テーブルデータをタイマ回路からな
る時間変換回路１００２へ“ＣＭＰ”信号として出力す
る。

【００３６】その後、実際にモータを動作させるタイミ
ングになると、時間変換回路１００２に対して”ＣＬ
Ｒ”信号をＯＦＦとし、メモリアクセス制御部１００１
にスタートを意味する”ＤＭＡ−ＥＸＥＣ”信号を入力
する。

【００３７】これにより、時間変換回路１００２の内部
カウンタが動作し“ＣＭＰ”信号により入力された値に
達すると信号”ＰＰＳ−ＣＬＫ”を相信号発生部１００
３へ入力する。この信号”ＰＰＳ−ＣＬＫ”は、メモリ
アクセス制御部１００１にも入力され、２つ目の速度デ
ータを時間変換回路１００２に入力するとともに、メモ
リアクセス制御部１００１に次（３つ目）の速度データ
の読み込みを促す。メモリアクセスを行うためにバスア
ービトレイション回路１００４にデータ要求を行なう。

【００３８】上記動作を続けることにより、図４の相切
り替え信号である”ＰＰＳ−ＣＬＫ”が図１１の速度テ
ーブルに基づき生成され、最終的にそのテーブルメモリ
のアドレスに達して、ＰＰＳの値が２９４１の速度に達
した時点で１００１のメモリアクセス制御部はこれ以降
のメモリアクセスを終了するとともに、モータの加速動
作が終了したことを示す割り込み信号”ＤＭＡ−ＥＮ
Ｄ”を出力し、ＣＰＵ７００１に通知する。また、ＴＣ
Ｕ１００５は任意の時点からモータが任意の回転角進ん
だ事をＣＰＵに通知し、ＣＰＵ７００１は、通知された
回転角度に基づき所定のモータ制御を行なう。

【００３９】以上のようにして、速度テーブルに基づ
き”ＰＰＳ−ＣＬＫ”の発生間隔がだんだん短くなるよ
うに制御し、モータを加速させることができる。

【００４０】次に“ＰＰＳ−ＣＬＫ”に基づきモータの
制御信号を生成する構成につき説明しておく。ここで
は、本実施形態のモータは”Ａ”、”Ａ−“、”
Ｂ”、”Ｂ−“の４相により駆動されるものとする。

【００４１】図６は、図１のモータの相信号を発生させ
る相信号発生部１００３の構成を詳細に示したものであ
る。図６においては、発生すべき、”Ａ”、”Ａ
−“、”Ｂ”、”Ｂ−“の４相の相それぞれの信号に対
しパターンデータを格納するレジスタ６００１〜６００
４を有する。

【００４２】図６において、符号６００５はカウンタで
あり、ＰＰＳ−ＣＬＫが入力されるたびに動作し、カウ
ンタの出力値によって前記レジスタの中の対応したビッ
ト値を出力し相信号とするものである。カウンタ６００
５はＵＰ／ＤＯＷＮの切り替えにより相信号パターンの
進み方が逆転でき、これによりモータの回転方向の制御
も行なうことができる。

【００４３】モータの相信号の組み合わせが８通りある
場合は、レジスタ６００１〜６００４は８ビットのレジ
スタ（図示のレジスタ６００１の場合、Ａ［０］〜Ａ
［３］）で構成され、ＵＰカウント時は出力信号として
ＲＥＧ［０］→ＲＥＧ［１］→ＲＥＧ［２］→ＲＥＧ
［３］→ＲＥＧ［０］と動作し、また、ＤＯＷＮカウン
ト時は出力信号としてＲＥＧ［０］→ＲＥＧ［３］→Ｒ
ＥＧ［２］→ＲＥＧ［１］→ＲＥＧ［０］と動作する
（上記の「ＲＥＧ」は図６中のレジスタＡ［０］〜Ａ
［３］に、また、Ｂ相の場合はＢ［０］〜Ｂ［３］に相
当する）。出力信号は４ｉｎｔｏ１のマルチプレクサを
介してモータの励磁相の１つに出力される。

【００４４】以上のように相信号発生部１００３を構成
することにより、インターバルレジスタ１００６が設け
られており、また、単一の速度テーブルのみしか有して
いない場合でも、各モータのさまざまな加速パターンを
生成することができる。

【００４５】なお、これまでは加速動作のみに関して述
べたが、減速のための速度テーブルを用意しておけば、
減速動作についても同様の構成で制御できるのはいうま
でもない。たとえば、図９はモータの起動〜加速〜定速
運転〜減速〜停止までの動作を示している。ここでは、
加速動作を開始する為に加速設定の速度テーブルを読む
ためにＤＭＡを起動し、ＤＭＡの終了割り込みが発生し
た時点で、モータは等速回転になり、減速〜停止が必要
になった時点でＣＰＵ７００１が減速テーブルを読むた
めのＤＭＡ起動を行なう。そして、減速テーブルが終了
した時に生じるＤＭＡ終了割り込みにより、ＣＰＵ７０
０１はモータの回転が最低速度になったことを検知する
ことができる。

【００４６】図１０はより複雑な複合動作を示してい
る。たとえばプリンタなどにおいては、紙搬送における
モータ制御では、紙搬送系に複数のモータが設けられる
のは普通であり、このような構成では搬送している紙が
他のモータとも噛んでいる場合があり、モータは自分自
身の駆動スペックのみではなく、他のモータの制約も受
けることになる。このような構成では、図１０のような
より複雑な駆動制御を行なう必要がある。

【００４７】たとえば、図１０では、タイミングｔ０〜
ｔ１、ｔ２〜ｔ３の加速フェーズでは異なる加速度を得
るためにそれぞれ別の速度データテーブルを用いてい
る。これは、起動直後は他のモータとの兼ねあいで中速
回転までしか上げられず、しかもｔ０〜ｔ１における最
初の加速では加速スピード自体も低いものとしなければ
ならないためである。その後、紙が遅いモータの制約か
ら解放された時点（ｔ２）において、別の速度テーブル
を用いて高速回転に立ち上げ所期の定速運転（ｔ３〜）
を行ない、さらにタイミングｔ４から減速のためのテー
ブルを用いて停止するようにしている。

【００４８】以上から明らかなように、本実施形態によ
れば、メモリアクセス制御部１００１により、モータの
駆動制御全体を制御するＣＰＵ７００１の制御から独立
して速度テーブルメモリのアクセスを行なうようになっ
ており、メモリアクセス制御部１００１が速度テーブル
メモリから読み出したデータを、時間変換回路１００２
にロードし、時間変換回路１００２の出力信号を用いて
さらに次のメモリテーブルへのアクセスの発生を促す構
成によって、ＣＰＵの負荷を伴なうことなくモータ制御
を行なうことができ、ＣＰＵ７００１への負荷を軽減さ
せることができる、という優れた効果がある。

【００４９】また、メモリアクセス制御部により速度テ
ーブルメモリ内の任意のアドレスからメモリアクセスを
開始し、任意のアドレスで終了し、メモリのアクセスが
終了した後に全体を制御するＣＰＵへ割り込みを発生す
る構成であり、これによってもＣＰＵへの負荷を軽減で
きる。

【００５０】また、制御すべきモータが複数存在する場
合には、バスアービトレーション部を設けて同一の速度
テーブルメモリを複数のモータで共用できるようメモリ
アクセスを調停するようにしているので、これによって
もＣＰＵへの負荷を軽減させることができる。

【００５１】また、相信号発生部１００３をモータを制
御するための相の組み合わせを表現できるだけの長さを
持ったレジスタの内容をモータ制御信号として順次切り
替えて出力するよう構成することにより、ＣＰＵへの負
荷を軽減させることができる。

【００５２】（第２実施形態）図８は、本発明による異
なるモータ制御系の全体構成を示したものである。図８
は図７の全体構成に対応するもので、テーブルメモリを
格納するＲＡＭ７００８をモータ制御部８０００側のシ
ステムバス８００８とは独立した専用バス８０００ａに
接続し、モータのデータを転送するバスをＣＰＵ８００
１側のシステムバス８００８から独立させたものであ
る。

【００５３】図８において、符号８００１は一連の動作
を制御するＣＰＵで、そのシステムバス８００８には、
プログラムやデータが格納されているＲＯＭ８００２、
ＣＰＵ８００１の処理に使用されるＲＡＭ８００３が接
続されている。

【００５４】一方、モータ制御部８０００側の符号８０
０４〜８００６は、それぞれ図７のモータ制御ブロック
７００４（あるいは図１の１０００）に相当するモータ
制御ブロックである。符号８００７は、モータ制御ブロ
ック８００４〜８００６からの速度テーブルデータをＤ
ＭＡ転送によりアクセスするためのバス調停回路であ
り、専用バス８０００ａを介して速度テーブルを格納し
たＲＡＭ７００８と接続されている。

【００５５】以上のように、速度テーブルメモリを、全
体を制御するＣＰＵのシステムバスとは独立した専用バ
スに設けることにより、ＤＭＡ発生時にシステムバスに
負荷をかけることがなくなり、全体のシステムの性能を
第一の実施形態に比して向上することができる。

【００５６】図８の各モータ制御ブロック７００４〜７
００６は、上述の第１実施形態と同様に構成することが
でき、その内部構成および動作説明は前述同様なのでこ
こでは省略する。

【００５７】なお、第１、第２実施形態ともに、パター
ンレジスタのサイズは使用するモータの相パターンの数
だけ用意するものとして、上記の実施形態では４ビッ
ト、つまりモータの相パターンは４種類としたがこのビ
ット長は８でも１６でもかまわず、本発明に何ら制約を
与えるものではないのはいうまでもない。

【００５８】また、以上ではモータはプリンタなどの紙
送りに用いられるものを前提として説明したが、本発明
によるモータ制御は被駆動部材により限定されるもので
はなく、任意の被駆動部材を駆動するモータの制御に用
いることができるのはいうまでもない。

【００５９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数の相信号の組み合わせにより制御される
モータの駆動制御を行なうモータ制御装置において、前
記モータの速度を段階的に設定するための速度データを
格納した速度テーブルメモリと、モータの駆動制御全体
を制御するＣＰＵの制御を介さずに前記速度テーブルの
データを順次読み出すメモリアクセス制御部と、前記速
度テーブルから読み出したデータ値を時間データに変換
する時間変換手段と、前記時間変換手段の出力に基づき
前記モータを動作させるための相切り替え信号を発生す
る相信号発生部とを有し、前記時間変換手段の時間デー
タ出力信号を用いて前記メモリアクセス制御部に対して
次のメモリテーブルヘのアクセスの発生を促す構成を採
用しているので、メモリアクセス制御部により、モータ
の駆動制御全体を制御するＣＰＵの制御から独立して速
度テーブルメモリのアクセスを行なうようになってお
り、メモリアクセス制御部が速度テーブルメモリから読
み出したデータを、時間変換回路にロードし、時間変換
回路の出力信号を用いてさらに次のメモリテーブルへの
アクセスの発生を促す構成によって、ＣＰＵの負荷を伴
なうことなくモータ制御を行なうことができ、ＣＰＵへ
の負荷を軽減させることができる、という優れた効果が
ある。

【図面の簡単な説明】

【図１】本発明を採用したモータ制御ブロックの構成を
示したブロック図である。

【図２】従来例のモータ制御系の全体構成を示したブロ
ック図である。

【図３】本発明に係るモータの駆動原理を示した説明図
である。

【図４】本発明に係るモータ加速動作の概要を示した説
明図である。

【図５】本発明の実施形態における加速タイミングを示
した説明図である。

【図６】本発明の実施形態における相信号発生ブロック
の詳細を示したブロック図である。

【図７】本発明の第１実施形態の全体構成を示したブロ
ック図である。

【図８】本発明の第２実施形態の全体構成を示したブロ
ック図である。

【図９】本発明におけるモータの起動から停止までの動
作を示した説明図である。

【図１０】本発明におけるモータの起動→中速→高速→
停止までの動作を示した説明図である。

【図１１】本発明の実施形態における加速テーブルの一
例を示した表図である。

【符号の説明】

１０００ モータ制御ブロック １００１ メモリアクセス制御部 １００２ 時間変換回路 １００３ 相信号発生部 １００４ バスアービトレーション回路 ２００８ インターフェース回路 ８０００ モータ制御部 ８００４〜８００６ モータ制御ブロック ８００８ システムバス ８０００ａ 専用バス ７００１ ＣＰＵ ７００８ ＲＡＭ ８００３ ＲＡＭ ７００２ ＲＯＭ ８００２ ＲＯＭ １００５ ＴＣＵ

フロントページの続き Ｆターム(参考） 2C480 CA02 CB03 EA29 5H570 AA20 BB20 DD07 FF01 FF02 FF03 FF04 FF05 JJ03 JJ11 JJ12 JJ17 JJ18 KK06 KK10 5H572 AA20 BB10 DD08 HC07 JJ03 JJ13 JJ17 KK05 KK08 5H580 AA05 BB10 CA13 CB04 FA14 FA24 FB05 GG04 GG08

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の相信号の組み合わせにより制御さ
   れるモータの駆動制御を行なうモータ制御装置におい
   て、 前記モータの速度を段階的に設定するための速度データ
   を格納した速度テーブルメモリと、 モータの駆動制御全体を制御するＣＰＵの制御を介さず
   に前記速度テーブルのデータを順次読み出すメモリアク
   セス制御部と、 前記速度テーブルから読み出したデータ値を時間データ
   に変換する時間変換手段と、 前記時間変換手段の出力に基づき前記モータを動作させ
   るための相切り替え信号を発生する相信号発生部とを有
   し、 前記時間変換手段の時間データ出力信号を用いて前記メ
   モリアクセス制御部に対して次のメモリテーブルヘのア
   クセスの発生を促すことを特徴とするモータ制御装置。
2. 【請求項２】 前記メモリアクセス制御部は、前記速度
   テーブルメモリ内の任意のアドレスからメモリアクセス
   を開始するとともに、任意のアドレスで終了し、メモリ
   のアクセスが終了した後に一連の動作を制御するＣＰＵ
   へ割り込みを発生することを特徴とする請求項１に記載
   のモータ制御装置。
3. 【請求項３】 前記メモリアクセス回路は、駆動制御す
   べき複数モータのための速度テーブルメモリにアクセス
   するためのバスアービトレーション部を有することを特
   徴とする請求項１に記載のモータ制御装置。
4. 【請求項４】 前記相信号発生部はモータを駆動するた
   めの相の組み合わせを表現できるだけのビット幅を有す
   るレジスタの内容を順次切り替えてモータ制御信号とし
   て出力することを特徴とする請求項１に記載のモータ制
   御装置。