JP2004015206A - Ａ／ｄ内蔵型マイクロコンピュータ - Google Patents
Ａ／ｄ内蔵型マイクロコンピュータ Download PDFInfo
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Abstract
【課題】Ａ／Ｄ変換器を搭載したマイクロコンピュータにおいて、ＣＰＵで発生するノイズがＡ／Ｄ変換動作に影響を及ぼし、変換動作精度の劣化を生じる。
【解決手段】Ａ／Ｄ変換動作中はＣＰＵ１０１の動作を停止し、ＣＰＵ停止中にＡ／Ｄ変換データを記憶する記憶装置１０３を備え、Ａ／Ｄ変換動作中のＣＰＵ１０１からのノイズを低減しＡ／Ｄ変換動作の高精度化を実現する。また、ＣＰＵの制御によらずに外部記憶装置２１０を制御するアドレス信号発生回路２０１、タイミング信号発生回路２０２を設けるとともに、データ信号選択回路２０３、アドレス信号選択回路２０４、タイミング信号選択回路２０５を設けることにより、任意の数の高精度なＡ／Ｄ変換処理を連続遂行可能にする。また、外部のラインメモリ３１０に対するデータ変換転送回路３１０を設けることにより、回路の小規模化を図る。
【選択図】 図１
【解決手段】Ａ／Ｄ変換動作中はＣＰＵ１０１の動作を停止し、ＣＰＵ停止中にＡ／Ｄ変換データを記憶する記憶装置１０３を備え、Ａ／Ｄ変換動作中のＣＰＵ１０１からのノイズを低減しＡ／Ｄ変換動作の高精度化を実現する。また、ＣＰＵの制御によらずに外部記憶装置２１０を制御するアドレス信号発生回路２０１、タイミング信号発生回路２０２を設けるとともに、データ信号選択回路２０３、アドレス信号選択回路２０４、タイミング信号選択回路２０５を設けることにより、任意の数の高精度なＡ／Ｄ変換処理を連続遂行可能にする。また、外部のラインメモリ３１０に対するデータ変換転送回路３１０を設けることにより、回路の小規模化を図る。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明はＣＰＵとＡ／Ｄ変換器とを備えたＡ／Ｄ内蔵型マイクロコンピュータに関する。
【０００２】
【従来の技術】
従来、Ａ／Ｄ内蔵型マイクロコンピュータでＡ／Ｄ変換動作を行うときは、ＣＰＵからの命令によりＡ／Ｄ変換器を制御するレジスタを書き換えた上でＡ／Ｄ変換動作をスタートさせ、Ａ／Ｄ変換動作が終了すると変換結果のＡ／Ｄ変換データをＣＰＵの命令により読み込む。
【０００３】
図７は従来のＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図である。図７において、７００はＡ／Ｄ内蔵型マイクロコンピュータ、７０１はＣＰＵ（中央演算処理装置）、７０２はＡ／Ｄ変換器、７０３はＡ／Ｄ変換器７０２に対してスタート制御を行うＡ／Ｄ制御部、７０４は内部バスである。Ｓ１はマイクロコンピュータ７００の外部からポートを介して入力されるアナログ信号、Ｄ１はＡ／Ｄ変換器７０２によって得られたＡ／Ｄ変換データ、Ｓ２はＡ／Ｄ制御部７０３より出力されるＡ／Ｄ変換動作のスタート制御信号である。
【０００４】
図８は従来のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャートである。時刻Ｔ０において、ＣＰＵ７０１からの命令でＡ／Ｄ制御部７０３からＡ／Ｄ変換器７０２に対するスタート制御信号Ｓ２を立ててＡ／Ｄ変換器７０２の動作を開始させ、入力されてきたアナログ信号Ｓ１に対するＡ／Ｄ変換動作を行う。時刻Ｔ１において、Ａ／Ｄ変換動作が終了すると、Ａ／Ｄ変換データＤ１が出力され、時刻Ｔ１〜Ｔ２でＣＰＵ７０１がＡ／Ｄ変換データＤ１を取り込む。
【０００５】
【発明が解決しようとする課題】
従来の技術ではＣＰＵ７０１からの命令によりＡ／Ｄ変換動作を行わなければならず、そのため、Ａ／Ｄ変換動作中にＣＰＵ７０１を動作させていなければならない。しかしながら、ＣＰＵ７０１は通常大規模な同期回路で構成されていて、動作時はシステムクロック周期でノイズが発生する。このノイズがＡ／Ｄ変換器７０２に影響を及ぼし、Ａ／Ｄ変換動作の精度劣化を生じさせている。
【０００６】
本発明は、このような事情に鑑みて創案されたものであり、Ａ／Ｄ内蔵型マイクロコンピュータにおいて、Ａ／Ｄ変換動作の精度を向上させることを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じる。入力されてきたアナログ信号に対するＡ／Ｄ変換動作をＡ／Ｄ変換器によって行うときには、ＣＰＵの動作を停止させる。Ａ／Ｄ変換中はＣＰＵの動作が停止しているので、ＣＰＵからのノイズの発生はなく、ノイズの悪影響のない状態でＡ／Ｄ変換器によるＡ／Ｄ変換動作を実行することができる。Ａ／Ｄ変換器によって生成されたＡ／Ｄ変換データは、ＣＰＵが動作停止しているので、ＣＰＵに受け渡す前提として、ＣＰＵが復帰するまでの間、一時的にＡ／Ｄ変換データを記憶させておく必要がある。そこで、レジスタ等の記憶装置を設ける。
【０００８】
要するに、本発明によるＡ／Ｄ内蔵型マイクロコンピュータは、ＣＰＵとＡ／Ｄ変換器とを備えたＡ／Ｄ内蔵型マイクロコンピュータであって、前記Ａ／Ｄ変換器を起動するときは前記ＣＰＵの動作を停止するように構成するとともに、前記Ａ／Ｄ変換器によるＡ／Ｄ変換データを一時的に格納する記憶装置を設け、前記Ａ／Ｄ変換器の動作終了後に前記ＣＰＵを復帰して前記記憶装置のＡ／Ｄ変換データを前記ＣＰＵに取り込むように構成してあることを特徴とする。
【０００９】
この構成によれば、ＣＰＵからのノイズの影響のない状態でＡ／Ｄ変換を行うので、Ａ／Ｄ変換動作を高精度に遂行することができる。
【００１０】
ところで、上記の発明においては、１回のＡ／Ｄ変換動作ごとに、ＣＰＵ停止・Ａ／Ｄ変換器動作の状態とＡ／Ｄ変換器停止・ＣＰＵ動作の状態を切り換えてデータ転送をしなければならず、都度の切り換えとデータ転送に要する時間が大きく、一連のＡ／Ｄ変換処理を高速化する上で支障がある。
【００１１】
そこで、上記の発明の発展形として、次のようなＡ／Ｄ内蔵型マイクロコンピュータを提案する。すなわち、ＣＰＵとＡ／Ｄ変換器とは動作が排他的に制御されるように構成されている。加えて、前記Ａ／Ｄ変換器の各Ａ／Ｄ変換動作に対応したアドレス信号を発生するアドレス信号発生回路と、前記各Ａ／Ｄ変換動作に対応したタイミング信号を発生するタイミング信号発生回路とを備える。さらに、外部記憶装置へのデータラインを前記ＣＰＵ側と前記Ａ／Ｄ変換器側とで切り換えるデータ信号選択回路と、前記外部記憶装置へのアドレスラインを前記ＣＰＵ側と前記アドレス信号発生回路側とで切り換えるアドレス信号選択回路と、前記外部記憶装置へのアクセスタイミングラインを前記ＣＰＵ側と前記タイミング信号発生回路側とで切り換えるタイミング信号選択回路とを備える。
【００１２】
ＣＰＵ停止状態でのＡ／Ｄ変換器によるＡ／Ｄ変換動作によって得られたＡ／Ｄ変換データを外部記憶装置に蓄積するように構成する。Ａ／Ｄ変換データを外部記憶装置に格納するためのアドレス信号およびタイミング信号は、ＣＰＵが停止中であるため、別に生成する必要がある。そこで、アドレス信号発生回路とタイミング信号発生回路とを設ける。また、Ａ／Ｄ変換器から外部記憶装置へＡ／Ｄ変換データを格納する状態と、外部記憶装置に格納されているＡ／Ｄ変換データをＣＰＵに取り込む状態とを切り換える必要がある。その切り換えをデータ信号選択回路、アドレス信号選択回路およびタイミング信号選択回路が請け負う。
【００１３】
以上により、複数回のＡ／Ｄ変換動作を連続して行い、得られたＡ／Ｄ変換データは外部記憶装置に格納しておき、一連のＡ／Ｄ変換処理が終了した後に、ＣＰＵを復帰して外部記憶装置に格納した複数回数分のＡ／Ｄ変換データをまとめてＣＰＵに取り込む。したがって、１回のＡ／Ｄ変換動作ごとのＣＰＵ停止・Ａ／Ｄ変換器動作の状態とＡ／Ｄ変換器停止・ＣＰＵ動作の状態との切り換えおよびデータ転送が不要となり、一連のＡ／Ｄ変換処理に要する時間を短縮化することができる。
【００１４】
別の態様の本発明は、ＣＰＵとＡ／Ｄ変換器とを動作が排他的に制御されるように構成するとともに、前記Ａ／Ｄ変換器と外部のラインメモリとの間に介在されてパラレルデータとシリアルデータとの間で双方向変換を行うデータ変換転送回路を備えた構成とされている。
【００１５】
ＣＰＵ停止中のＡ／Ｄ変換データを一時的に格納しておく記憶手段としてラインメモリを利用するときには、特別なアドレス信号、タイミング信号は必要ではない。代わりに、パラレルなＡ／Ｄ変換データをシリアルデータに変換した上でラインメモリに転送するようにする。一連のＡ／Ｄ変換処理が終了した後に、ラインメモリから読み出したシリアルデータを逆変換してパラレルデータに戻した上でＣＰＵに取り込む。そのために、パラレルデータとシリアルデータとの間で双方向変換を行うデータ変換転送回路を設ける。これにより、１回のＡ／Ｄ変換動作ごとのＣＰＵ停止・Ａ／Ｄ変換器動作の状態とＡ／Ｄ変換器停止・ＣＰＵ動作の状態との切り換えおよびデータ転送を不要とした高速なＡ／Ｄ変換処理を、小規模な回路で実現することができる。
【００１６】
【発明の実施の形態】
以下、本発明にかかわるＡ／Ｄ内蔵型マイクロコンピュータの実施の形態について図面を参照しながら説明する。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図である。図１において、１００はＡ／Ｄ内蔵型のマイクロコンピュータ、１０１はマイクロコンピュータ１００におけるＣＰＵ（中央演算処理装置）、１０２は入力したアナログ信号Ｓ１をＡ／Ｄ変換データＤ１に変換するＡ／Ｄ変換器、１０３はＡ／Ｄ変換器１０２の動作中はＡ／Ｄ変換器１０２からのＡ／Ｄ変換データＤ１を入力して記憶し、Ａ／Ｄ変換器１０２の停止中はＣＰＵ１０１へデータ送信が可能なレジスタ等の記憶装置、１０４は内部バスである。Ｄ２は記憶装置１０３から出力されるデータである。Ｃ１はマイクロコンピュータ１００の外部より入力され、ＣＰＵ１０１の動作とＡ／Ｄ変換器１０２の動作とを排他的に制御し、Ａ／Ｄ変換器１０２の動作中はＣＰＵ１０１の動作を停止する制御信号である。制御信号Ｃ１はＣＰＵ１０１に対して論理反転１０５が施されて入力される。
【００１８】
次に、以上のように構成された実施の形態１のＡ／Ｄ内蔵型マイクロコンピュータの動作を図２のタイミングチャートに基づいて説明する。
【００１９】
時刻Ｔ０において、制御信号Ｃ１がアサートされると、ＣＰＵ１０１の動作が停止されるとともに、Ａ／Ｄ変換器１０２が動作し、入力されてきたアナログ信号Ｓ１に対するＡ／Ｄ変換動作が開始される。
【００２０】
時刻Ｔ１において、Ａ／Ｄ変換器１０２はＡ／Ｄ変換動作を終了し、変換結果であるＡ／Ｄ変換データＤ１を記憶装置１０３に出力する。記憶装置１０３は入力されてきたＡ／Ｄ変換データＤ１を記憶する。
【００２１】
時刻Ｔ２において、制御信号Ｃ１がネゲートされると、Ａ／Ｄ変換器１０２の動作が停止されるとともに、ＣＰＵ１０１に対する動作停止を解除する。ＣＰＵ１０１は、記憶装置１０３からのＡ／Ｄ変換データＤ２を取り込む。
【００２２】
時刻Ｔ３において、Ａ／Ｄ変換データＤ２の取り込みが終了し、Ａ／Ｄ変換以外の動作へ移る。
【００２３】
以上のように本実施の形態によれば、Ａ／Ｄ変換器１０２を動作させるときはＣＰＵ１０１を停止させ、ＣＰＵ１０１の停止状態でＡ／Ｄ変換動作を行うため、ＣＰＵ１０１の動作ノイズの影響が無くなり、Ａ／Ｄ変換動作を高精度なものにすることができる。
【００２４】
（実施の形態２）
図３は本発明の実施の形態２におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図である。図３において、２００はＡ／Ｄ内蔵型のマイクロコンピュータ、１０１はＣＰＵ、１０２はＡ／Ｄ変換器、１０４は内部バス、１０５は論理反転であり、これらの構成要素は実施の形態１の場合と同様である。また、２０１はアドレス信号発生回路、２０２はタイミング信号発生回路、２０３はデータ信号選択回路、２０４はアドレス信号選択回路、２０５はタイミング信号選択回路、２１０は外部記憶装置である。
【００２５】
アドレス信号発生回路２０１は、制御信号Ｃ１がアサート状態にあるときに、Ａ／Ｄ変換器１０２から出力されるＡ／Ｄ変換データＤ１を外部記憶装置２１０の指定されたアドレスに格納するために、Ａ／Ｄ変換動作ごとに決められたアドレス信号Ａ２を発生するように構成されている。タイミング信号発生回路２０２は、制御信号Ｃ１がアサート状態にあるときに、Ａ／Ｄ変換器１０２から出力されるＡ／Ｄ変換データＤ１を外部記憶装置２１０に格納するためのタイミング信号Ｔ２を発生するように構成されている。
【００２６】
また、データ信号選択回路２０３は、制御信号Ｃ１がアサート状態にあるときに、Ａ／Ｄ変換器１０２からのＡ／Ｄ変換データＤ１を選択し、制御信号Ｃ１がネゲート状態にあるときは、内部バス１０４を介してＣＰＵ１０１との間でデジタルデータＤ３のやりとりを行うように構成されている。アドレス信号選択回路２０４は、制御信号Ｃ１がアサート状態にあるときに、アドレス信号発生回路２０１から出力されるアドレス信号Ａ２を選択し、制御信号Ｃ１がネゲート状態にあるときは、ＣＰＵ１０１から出力されるアドレス信号Ａ１を選択し、それぞれ選択されたアドレス信号Ａ３として外部記憶装置２１０に出力するように構成されている。タイミング信号選択回路２０５は、制御信号Ｃ１がアサート状態にあるときに、タイミング信号発生回路２０２から出力されたタイミング信号Ｔ２を選択し、制御信号Ｃ１がネゲート状態にあるときは、ＣＰＵ１０１から出力されるタイミング信号Ｔ１を選択し、それぞれ選択されたタイミング信号Ｔ３として外部記憶装置２０６に出力するように構成されている。
【００２７】
外部記憶装置２１０は、ＤＲＡＭなどで構成され、マイクロコンピュータ２００の外部に配置されている。
【００２８】
次に、以上のように構成された実施の形態２のＡ／Ｄ内蔵型マイクロコンピュータの動作を図４のタイミングチャートに基づいて説明する。ここでは、一例として、Ａ／Ｄ変換動作を３回連続して行う場合について説明する。なお、連続動作回数に関しては任意に選択できる。
【００２９】
時刻Ｔ０において、制御信号Ｃ１がアサートされると、ＣＰＵ１０１の動作が停止され、これに代わってＡ／Ｄ変換器１０２が動作を開始する。同時に、アドレス信号発生回路２０１とタイミング信号発生回路２０２が起動され、さらに、データ信号選択回路２０３をＡ／Ｄ変換器１０２側に切り換え、アドレス信号選択回路２０４をアドレス信号発生回路２０１側に切り換え、タイミング信号選択回路２０５をタイミング信号発生回路２０２側に切り換える。Ａ／Ｄ変換器１０２は、時刻Ｔ０において、第１のＡ／Ｄ変換をスタートさせる。
【００３０】
これに伴って、アドレス信号発生回路２０１は、第１のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（１）を外部記憶装置２１０において記憶させるためのアドレス信号Ａ２（１）を生成出力する。また、タイミング信号発生回路２０２は、第１のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（１）を外部記憶装置２１０において記憶させるためのタイミング信号Ｔ２を生成出力する。
【００３１】
時刻Ｔ１において、Ａ／Ｄ変換器１０２から第１のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（１）が出力される。
【００３２】
時刻Ｔ２において、第２のＡ／Ｄ変換がスタートすると同時に、選択されたタイミング信号Ｔ３（＝Ｔ２）の立下りエッジにより第１のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（１）が外部記憶装置２１０に記憶される。また、アドレス信号発生回路２０１は、第２のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（２）を外部記憶装置２１０において記憶させるためのアドレス信号Ａ２（２）を生成出力する。また、タイミング信号発生回路２０２は、第２のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（２）を外部記憶装置２１０において記憶させるためのタイミング信号Ｔ２を生成出力する。
【００３３】
時刻Ｔ３において、Ａ／Ｄ変換器１０２から第２のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（２）が出力される。
【００３４】
時刻Ｔ４において、第３のＡ／Ｄ変換がスタートすると同時に、選択されたタイミング信号Ｔ３（＝Ｔ２）の立下りエッジにより第２のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（２）が外部記憶装置２１０に記憶される。また、アドレス信号発生回路２０１は、第３のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（３）を外部記憶装置２１０において記憶させるためのアドレス信号Ａ２（３）を生成出力する。また、タイミング信号発生回路２０２は、第３のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（３）を外部記憶装置２１０において記憶させるためのタイミング信号Ｔ２を生成出力する。
【００３５】
時刻Ｔ５において、Ａ／Ｄ変換器１０２から第３のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（３）が出力される。
【００３６】
時刻Ｔ６において、選択されたタイミング信号Ｔ３（＝Ｔ２）の立下りエッジにより第３のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（３）が外部記憶装置２１０に記憶される。また、制御信号Ｃ１がネゲートされ、Ａ／Ｄ変換器１０２の動作が停される一方、ＣＰＵ１０１の動作が復帰する。また、アドレス信号発生回路２０１とタイミング信号発生回路２０２が停止され、データ信号選択回路２０３とアドレス信号選択回路２０４とタイミング信号選択回路２０５をそれぞれＣＰＵ１０１側に切り換える。
【００３７】
その後、時刻Ｔ７のタイミングまで、ＣＰＵ１０１の制御により、外部記憶装置２１０に記憶されていたＡ／Ｄ変換データを、ＣＰＵ１０１からのタイミング信号Ｔ１に基づいてＣＰＵ１０１に取り込む。
【００３８】
以上のように本実施の形態によれば、時刻Ｔ０でＣＰＵ１０１を停止させるとともにＡ／Ｄ変換器１０２を起動し、時刻Ｔ２、時刻Ｔ４、時刻Ｔ６のタイミングで３個のＡ／Ｄ変換データＤ１（１），Ｄ１（２），Ｄ１（３）を外部記憶装置２１０に記憶し、その後、時刻Ｔ６のタイミングでＣＰＵ１０１を復帰して、前記の３個のＡ／Ｄ変換データを一括してＣＰＵ１０１に取り込む。すなわち、ＣＰＵ１０１を停止させた状態での複数回の連続するＡ／Ｄ変換動作が可能になり、高精度のＡ／Ｄ変換動作を高速に実行することができる。
【００３９】
（実施の形態３）
図５は本発明の実施の形態３におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図である。図５において、３００はＡ／Ｄ内蔵型のマイクロコンピュータ、１０１はＣＰＵ、１０２はＡ／Ｄ変換器、１０４は内部バス、１０５は論理反転であり、これらの構成要素は実施の形態１の場合と同様である。また、３０１はデータ変換転送回路、３１０はマイクロコンピュータ３００の外部に配置されたラインメモリである。
【００４０】
データ変換転送回路３０１は、制御信号Ｃ１がアサート状態にあるときに自動転送モードに設定され、Ａ／Ｄ変換動作ごとにパラレルデータであるＡ／Ｄ変換データＤ１をシリアルデータに変換した上でラインメモリ３１０にに転送し、制御信号Ｃ１がネゲート状態にあるときは、ラインメモリ３１０からのシリアルデータをパラレルデータに変換した上で内部バス１０４を介してＣＰＵ１０１に転送するように構成されている。Ｄ４はデータ変換転送回路３０１とラインメモリ３１０との間でやりとりされるシリアルなデジタルデータ、Ｔ４はデジタルデータＤ４の転送タイミング信号である。
【００４１】
次に、以上のように構成された実施の形態３のＡ／Ｄ内蔵型マイクロコンピュータの動作を図６のタイミングチャートに基づいて説明する。ここでは、一例として、Ａ／Ｄ変換動作を３回連続して行う場合について説明する。なお、連続動作回数に関しては任意に選択できる。
【００４２】
時刻Ｔ０において、制御信号Ｃ１がアサートされると、ＣＰＵ１０１の動作が停止され、これに代わってＡ／Ｄ変換器１０２が動作を開始する。同時に、データ変換転送回路３０１を自動転送モードに切り換える。
【００４３】
時刻Ｔ１において、Ａ／Ｄ変換器１０２から第１のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（１）が出力されると同時に、データ変換転送回路３０１を介して外部のラインメモリ３１０にＡ／Ｄ変換データＤ１（１）の転送が開始される。このとき、データ変換転送回路３１０においてパラレル／シリアル変換が行われる。
【００４４】
時刻Ｔ２において、第２のＡ／Ｄ変換がスタートする。
【００４５】
時刻Ｔ３において、Ａ／Ｄ変換器１０２から第２のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（２）が出力されると同時に、データ変換転送回路３０１を介してのラインメモリ３１０へのＡ／Ｄ変換データＤ１（１）からのパラレル／シリアル変換後のシリアルデータ転送が終了し、引き続いてＡ／Ｄ変換データＤ１（２）の転送が開始される。
【００４６】
時刻Ｔ４において、第３のＡ／Ｄ変換がスタートする。
【００４７】
時刻Ｔ５において、Ａ／Ｄ変換器１０２から第３のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（３）が出力されると同時に、データ変換転送回路３０１を介してのラインメモリ３１０へのＡ／Ｄ変換データＤ１（２）からのパラレル／シリアル変換後のシリアルデータ転送が終了し、引き続いてＡ／Ｄ変換データＤ１（３）の転送が開始される。
【００４８】
時刻Ｔ６において、データ変換転送回路３０１からラインメモリ３１０へのＡ／Ｄ変換データＤ１（３）の転送が終了する。また、制御信号Ｃ１がネゲートされ、Ａ／Ｄ変換器１０２の動作が停止し、ＣＰＵ１０１の動作が復帰する。また、データ変換転送回路３０１をＣＰＵ１０１から制御される状態に切り換える。
【００４９】
その後、時刻Ｔ７のタイミングまで、ＣＰＵ１０１の制御により、ラインメモリ３１０に記憶されていたシリアルなＡ／Ｄ変換データをデータ変換転送回路３１０においてパラレルデータに変換した上でＣＰＵ１０１に取り込む。
【００５０】
以上のように本実施の形態によれば、時刻Ｔ０でＣＰＵ１０１を停止させるとともにＡ／Ｄ変換器１０２を起動し、時刻Ｔ２、時刻Ｔ４、時刻Ｔ６のタイミングで３個のＡ／Ｄ変換データＤ１（１），Ｄ１（２），Ｄ１（３）をデータ変換転送回路３０１を介してラインメモリ３１０に自動的に転送して記憶させ、その後、時刻Ｔ６のタイミングでＣＰＵ１０１を復帰して、前記の３個のＡ／Ｄ変換データをデータ変換転送回路３０１を介してＣＰＵ１０１に取り込む。これによって、ＣＰＵ１０１を停止させた状態での複数回の連続するＡ／Ｄ変換動作が可能になり、高精度のＡ／Ｄ変換動作を高速に実行することができる上に、このような機能を、実施の形態２に比べて小規模な回路で実現することができる。
【００５１】
【発明の効果】
以上のように本発明によれば、Ａ／Ｄ変換中はＣＰＵの動作を停止させ、Ａ／Ｄ変換データをレジスタ等の記憶装置に一時的に格納するので、ＣＰＵからのノイズの影響のない状態でＡ／Ｄ変換動作を行うことができ、Ａ／Ｄ変換動作の高精度化を実現することができる。
【００５２】
また、ＣＰＵ停止中のＡ／Ｄ変換動作によって得られたＡ／Ｄ変換データを、ＣＰＵの制御によらずにＤＲＡＭ等の外部記憶装置に転送することにより、任意の数の高精度Ａ／Ｄ変換処理を連続遂行することができる。
【００５３】
また、Ａ／Ｄ変換データを一時記憶するものをラインメモリとすることにより、任意の数の高精度Ａ／Ｄ変換処理の連続遂行を、データ変換転送回路という小規模な回路で実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図
【図２】実施の形態１のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャート
【図３】本発明の実施の形態２におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図
【図４】実施の形態２のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャート
【図５】本発明の実施の形態３におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図
【図６】実施の形態３のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャート
【図７】従来のＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図
【図８】従来のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャート
【符号の説明】
１００，２００，３００ Ａ／Ｄ内蔵型マイクロコンピュータ
１０１ ＣＰＵ
１０２ Ａ／Ｄ変換器
１０３ 記憶装置
１０４ 内部バス
１０５ 論理反転
２０１ アドレス信号発生回路
２０２ タイミング信号発生回路
２０３ データ信号選択回路
２０４ アドレス信号選択回路
２０５ タイミング信号選択回路
２１０ 外部記憶装置
３０１ データ変換転送回路
３１０ ラインメモリ
Ｃ１ 制御信号
Ｓ１ アナログ信号
Ｄ１ Ａ／Ｄ変換データ
Ａ２ アドレス信号
Ｔ２ タイミング信号
【発明の属する技術分野】
本発明はＣＰＵとＡ／Ｄ変換器とを備えたＡ／Ｄ内蔵型マイクロコンピュータに関する。
【０００２】
【従来の技術】
従来、Ａ／Ｄ内蔵型マイクロコンピュータでＡ／Ｄ変換動作を行うときは、ＣＰＵからの命令によりＡ／Ｄ変換器を制御するレジスタを書き換えた上でＡ／Ｄ変換動作をスタートさせ、Ａ／Ｄ変換動作が終了すると変換結果のＡ／Ｄ変換データをＣＰＵの命令により読み込む。
【０００３】
図７は従来のＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図である。図７において、７００はＡ／Ｄ内蔵型マイクロコンピュータ、７０１はＣＰＵ（中央演算処理装置）、７０２はＡ／Ｄ変換器、７０３はＡ／Ｄ変換器７０２に対してスタート制御を行うＡ／Ｄ制御部、７０４は内部バスである。Ｓ１はマイクロコンピュータ７００の外部からポートを介して入力されるアナログ信号、Ｄ１はＡ／Ｄ変換器７０２によって得られたＡ／Ｄ変換データ、Ｓ２はＡ／Ｄ制御部７０３より出力されるＡ／Ｄ変換動作のスタート制御信号である。
【０００４】
図８は従来のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャートである。時刻Ｔ０において、ＣＰＵ７０１からの命令でＡ／Ｄ制御部７０３からＡ／Ｄ変換器７０２に対するスタート制御信号Ｓ２を立ててＡ／Ｄ変換器７０２の動作を開始させ、入力されてきたアナログ信号Ｓ１に対するＡ／Ｄ変換動作を行う。時刻Ｔ１において、Ａ／Ｄ変換動作が終了すると、Ａ／Ｄ変換データＤ１が出力され、時刻Ｔ１〜Ｔ２でＣＰＵ７０１がＡ／Ｄ変換データＤ１を取り込む。
【０００５】
【発明が解決しようとする課題】
従来の技術ではＣＰＵ７０１からの命令によりＡ／Ｄ変換動作を行わなければならず、そのため、Ａ／Ｄ変換動作中にＣＰＵ７０１を動作させていなければならない。しかしながら、ＣＰＵ７０１は通常大規模な同期回路で構成されていて、動作時はシステムクロック周期でノイズが発生する。このノイズがＡ／Ｄ変換器７０２に影響を及ぼし、Ａ／Ｄ変換動作の精度劣化を生じさせている。
【０００６】
本発明は、このような事情に鑑みて創案されたものであり、Ａ／Ｄ内蔵型マイクロコンピュータにおいて、Ａ／Ｄ変換動作の精度を向上させることを目的としている。
【０００７】
【課題を解決するための手段】
本発明は、上記の課題を解決するために次のような手段を講じる。入力されてきたアナログ信号に対するＡ／Ｄ変換動作をＡ／Ｄ変換器によって行うときには、ＣＰＵの動作を停止させる。Ａ／Ｄ変換中はＣＰＵの動作が停止しているので、ＣＰＵからのノイズの発生はなく、ノイズの悪影響のない状態でＡ／Ｄ変換器によるＡ／Ｄ変換動作を実行することができる。Ａ／Ｄ変換器によって生成されたＡ／Ｄ変換データは、ＣＰＵが動作停止しているので、ＣＰＵに受け渡す前提として、ＣＰＵが復帰するまでの間、一時的にＡ／Ｄ変換データを記憶させておく必要がある。そこで、レジスタ等の記憶装置を設ける。
【０００８】
要するに、本発明によるＡ／Ｄ内蔵型マイクロコンピュータは、ＣＰＵとＡ／Ｄ変換器とを備えたＡ／Ｄ内蔵型マイクロコンピュータであって、前記Ａ／Ｄ変換器を起動するときは前記ＣＰＵの動作を停止するように構成するとともに、前記Ａ／Ｄ変換器によるＡ／Ｄ変換データを一時的に格納する記憶装置を設け、前記Ａ／Ｄ変換器の動作終了後に前記ＣＰＵを復帰して前記記憶装置のＡ／Ｄ変換データを前記ＣＰＵに取り込むように構成してあることを特徴とする。
【０００９】
この構成によれば、ＣＰＵからのノイズの影響のない状態でＡ／Ｄ変換を行うので、Ａ／Ｄ変換動作を高精度に遂行することができる。
【００１０】
ところで、上記の発明においては、１回のＡ／Ｄ変換動作ごとに、ＣＰＵ停止・Ａ／Ｄ変換器動作の状態とＡ／Ｄ変換器停止・ＣＰＵ動作の状態を切り換えてデータ転送をしなければならず、都度の切り換えとデータ転送に要する時間が大きく、一連のＡ／Ｄ変換処理を高速化する上で支障がある。
【００１１】
そこで、上記の発明の発展形として、次のようなＡ／Ｄ内蔵型マイクロコンピュータを提案する。すなわち、ＣＰＵとＡ／Ｄ変換器とは動作が排他的に制御されるように構成されている。加えて、前記Ａ／Ｄ変換器の各Ａ／Ｄ変換動作に対応したアドレス信号を発生するアドレス信号発生回路と、前記各Ａ／Ｄ変換動作に対応したタイミング信号を発生するタイミング信号発生回路とを備える。さらに、外部記憶装置へのデータラインを前記ＣＰＵ側と前記Ａ／Ｄ変換器側とで切り換えるデータ信号選択回路と、前記外部記憶装置へのアドレスラインを前記ＣＰＵ側と前記アドレス信号発生回路側とで切り換えるアドレス信号選択回路と、前記外部記憶装置へのアクセスタイミングラインを前記ＣＰＵ側と前記タイミング信号発生回路側とで切り換えるタイミング信号選択回路とを備える。
【００１２】
ＣＰＵ停止状態でのＡ／Ｄ変換器によるＡ／Ｄ変換動作によって得られたＡ／Ｄ変換データを外部記憶装置に蓄積するように構成する。Ａ／Ｄ変換データを外部記憶装置に格納するためのアドレス信号およびタイミング信号は、ＣＰＵが停止中であるため、別に生成する必要がある。そこで、アドレス信号発生回路とタイミング信号発生回路とを設ける。また、Ａ／Ｄ変換器から外部記憶装置へＡ／Ｄ変換データを格納する状態と、外部記憶装置に格納されているＡ／Ｄ変換データをＣＰＵに取り込む状態とを切り換える必要がある。その切り換えをデータ信号選択回路、アドレス信号選択回路およびタイミング信号選択回路が請け負う。
【００１３】
以上により、複数回のＡ／Ｄ変換動作を連続して行い、得られたＡ／Ｄ変換データは外部記憶装置に格納しておき、一連のＡ／Ｄ変換処理が終了した後に、ＣＰＵを復帰して外部記憶装置に格納した複数回数分のＡ／Ｄ変換データをまとめてＣＰＵに取り込む。したがって、１回のＡ／Ｄ変換動作ごとのＣＰＵ停止・Ａ／Ｄ変換器動作の状態とＡ／Ｄ変換器停止・ＣＰＵ動作の状態との切り換えおよびデータ転送が不要となり、一連のＡ／Ｄ変換処理に要する時間を短縮化することができる。
【００１４】
別の態様の本発明は、ＣＰＵとＡ／Ｄ変換器とを動作が排他的に制御されるように構成するとともに、前記Ａ／Ｄ変換器と外部のラインメモリとの間に介在されてパラレルデータとシリアルデータとの間で双方向変換を行うデータ変換転送回路を備えた構成とされている。
【００１５】
ＣＰＵ停止中のＡ／Ｄ変換データを一時的に格納しておく記憶手段としてラインメモリを利用するときには、特別なアドレス信号、タイミング信号は必要ではない。代わりに、パラレルなＡ／Ｄ変換データをシリアルデータに変換した上でラインメモリに転送するようにする。一連のＡ／Ｄ変換処理が終了した後に、ラインメモリから読み出したシリアルデータを逆変換してパラレルデータに戻した上でＣＰＵに取り込む。そのために、パラレルデータとシリアルデータとの間で双方向変換を行うデータ変換転送回路を設ける。これにより、１回のＡ／Ｄ変換動作ごとのＣＰＵ停止・Ａ／Ｄ変換器動作の状態とＡ／Ｄ変換器停止・ＣＰＵ動作の状態との切り換えおよびデータ転送を不要とした高速なＡ／Ｄ変換処理を、小規模な回路で実現することができる。
【００１６】
【発明の実施の形態】
以下、本発明にかかわるＡ／Ｄ内蔵型マイクロコンピュータの実施の形態について図面を参照しながら説明する。
【００１７】
（実施の形態１）
図１は本発明の実施の形態１におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図である。図１において、１００はＡ／Ｄ内蔵型のマイクロコンピュータ、１０１はマイクロコンピュータ１００におけるＣＰＵ（中央演算処理装置）、１０２は入力したアナログ信号Ｓ１をＡ／Ｄ変換データＤ１に変換するＡ／Ｄ変換器、１０３はＡ／Ｄ変換器１０２の動作中はＡ／Ｄ変換器１０２からのＡ／Ｄ変換データＤ１を入力して記憶し、Ａ／Ｄ変換器１０２の停止中はＣＰＵ１０１へデータ送信が可能なレジスタ等の記憶装置、１０４は内部バスである。Ｄ２は記憶装置１０３から出力されるデータである。Ｃ１はマイクロコンピュータ１００の外部より入力され、ＣＰＵ１０１の動作とＡ／Ｄ変換器１０２の動作とを排他的に制御し、Ａ／Ｄ変換器１０２の動作中はＣＰＵ１０１の動作を停止する制御信号である。制御信号Ｃ１はＣＰＵ１０１に対して論理反転１０５が施されて入力される。
【００１８】
次に、以上のように構成された実施の形態１のＡ／Ｄ内蔵型マイクロコンピュータの動作を図２のタイミングチャートに基づいて説明する。
【００１９】
時刻Ｔ０において、制御信号Ｃ１がアサートされると、ＣＰＵ１０１の動作が停止されるとともに、Ａ／Ｄ変換器１０２が動作し、入力されてきたアナログ信号Ｓ１に対するＡ／Ｄ変換動作が開始される。
【００２０】
時刻Ｔ１において、Ａ／Ｄ変換器１０２はＡ／Ｄ変換動作を終了し、変換結果であるＡ／Ｄ変換データＤ１を記憶装置１０３に出力する。記憶装置１０３は入力されてきたＡ／Ｄ変換データＤ１を記憶する。
【００２１】
時刻Ｔ２において、制御信号Ｃ１がネゲートされると、Ａ／Ｄ変換器１０２の動作が停止されるとともに、ＣＰＵ１０１に対する動作停止を解除する。ＣＰＵ１０１は、記憶装置１０３からのＡ／Ｄ変換データＤ２を取り込む。
【００２２】
時刻Ｔ３において、Ａ／Ｄ変換データＤ２の取り込みが終了し、Ａ／Ｄ変換以外の動作へ移る。
【００２３】
以上のように本実施の形態によれば、Ａ／Ｄ変換器１０２を動作させるときはＣＰＵ１０１を停止させ、ＣＰＵ１０１の停止状態でＡ／Ｄ変換動作を行うため、ＣＰＵ１０１の動作ノイズの影響が無くなり、Ａ／Ｄ変換動作を高精度なものにすることができる。
【００２４】
（実施の形態２）
図３は本発明の実施の形態２におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図である。図３において、２００はＡ／Ｄ内蔵型のマイクロコンピュータ、１０１はＣＰＵ、１０２はＡ／Ｄ変換器、１０４は内部バス、１０５は論理反転であり、これらの構成要素は実施の形態１の場合と同様である。また、２０１はアドレス信号発生回路、２０２はタイミング信号発生回路、２０３はデータ信号選択回路、２０４はアドレス信号選択回路、２０５はタイミング信号選択回路、２１０は外部記憶装置である。
【００２５】
アドレス信号発生回路２０１は、制御信号Ｃ１がアサート状態にあるときに、Ａ／Ｄ変換器１０２から出力されるＡ／Ｄ変換データＤ１を外部記憶装置２１０の指定されたアドレスに格納するために、Ａ／Ｄ変換動作ごとに決められたアドレス信号Ａ２を発生するように構成されている。タイミング信号発生回路２０２は、制御信号Ｃ１がアサート状態にあるときに、Ａ／Ｄ変換器１０２から出力されるＡ／Ｄ変換データＤ１を外部記憶装置２１０に格納するためのタイミング信号Ｔ２を発生するように構成されている。
【００２６】
また、データ信号選択回路２０３は、制御信号Ｃ１がアサート状態にあるときに、Ａ／Ｄ変換器１０２からのＡ／Ｄ変換データＤ１を選択し、制御信号Ｃ１がネゲート状態にあるときは、内部バス１０４を介してＣＰＵ１０１との間でデジタルデータＤ３のやりとりを行うように構成されている。アドレス信号選択回路２０４は、制御信号Ｃ１がアサート状態にあるときに、アドレス信号発生回路２０１から出力されるアドレス信号Ａ２を選択し、制御信号Ｃ１がネゲート状態にあるときは、ＣＰＵ１０１から出力されるアドレス信号Ａ１を選択し、それぞれ選択されたアドレス信号Ａ３として外部記憶装置２１０に出力するように構成されている。タイミング信号選択回路２０５は、制御信号Ｃ１がアサート状態にあるときに、タイミング信号発生回路２０２から出力されたタイミング信号Ｔ２を選択し、制御信号Ｃ１がネゲート状態にあるときは、ＣＰＵ１０１から出力されるタイミング信号Ｔ１を選択し、それぞれ選択されたタイミング信号Ｔ３として外部記憶装置２０６に出力するように構成されている。
【００２７】
外部記憶装置２１０は、ＤＲＡＭなどで構成され、マイクロコンピュータ２００の外部に配置されている。
【００２８】
次に、以上のように構成された実施の形態２のＡ／Ｄ内蔵型マイクロコンピュータの動作を図４のタイミングチャートに基づいて説明する。ここでは、一例として、Ａ／Ｄ変換動作を３回連続して行う場合について説明する。なお、連続動作回数に関しては任意に選択できる。
【００２９】
時刻Ｔ０において、制御信号Ｃ１がアサートされると、ＣＰＵ１０１の動作が停止され、これに代わってＡ／Ｄ変換器１０２が動作を開始する。同時に、アドレス信号発生回路２０１とタイミング信号発生回路２０２が起動され、さらに、データ信号選択回路２０３をＡ／Ｄ変換器１０２側に切り換え、アドレス信号選択回路２０４をアドレス信号発生回路２０１側に切り換え、タイミング信号選択回路２０５をタイミング信号発生回路２０２側に切り換える。Ａ／Ｄ変換器１０２は、時刻Ｔ０において、第１のＡ／Ｄ変換をスタートさせる。
【００３０】
これに伴って、アドレス信号発生回路２０１は、第１のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（１）を外部記憶装置２１０において記憶させるためのアドレス信号Ａ２（１）を生成出力する。また、タイミング信号発生回路２０２は、第１のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（１）を外部記憶装置２１０において記憶させるためのタイミング信号Ｔ２を生成出力する。
【００３１】
時刻Ｔ１において、Ａ／Ｄ変換器１０２から第１のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（１）が出力される。
【００３２】
時刻Ｔ２において、第２のＡ／Ｄ変換がスタートすると同時に、選択されたタイミング信号Ｔ３（＝Ｔ２）の立下りエッジにより第１のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（１）が外部記憶装置２１０に記憶される。また、アドレス信号発生回路２０１は、第２のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（２）を外部記憶装置２１０において記憶させるためのアドレス信号Ａ２（２）を生成出力する。また、タイミング信号発生回路２０２は、第２のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（２）を外部記憶装置２１０において記憶させるためのタイミング信号Ｔ２を生成出力する。
【００３３】
時刻Ｔ３において、Ａ／Ｄ変換器１０２から第２のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（２）が出力される。
【００３４】
時刻Ｔ４において、第３のＡ／Ｄ変換がスタートすると同時に、選択されたタイミング信号Ｔ３（＝Ｔ２）の立下りエッジにより第２のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（２）が外部記憶装置２１０に記憶される。また、アドレス信号発生回路２０１は、第３のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（３）を外部記憶装置２１０において記憶させるためのアドレス信号Ａ２（３）を生成出力する。また、タイミング信号発生回路２０２は、第３のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（３）を外部記憶装置２１０において記憶させるためのタイミング信号Ｔ２を生成出力する。
【００３５】
時刻Ｔ５において、Ａ／Ｄ変換器１０２から第３のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（３）が出力される。
【００３６】
時刻Ｔ６において、選択されたタイミング信号Ｔ３（＝Ｔ２）の立下りエッジにより第３のＡ／Ｄ変換結果のＡ／Ｄ変換データＤ１（３）が外部記憶装置２１０に記憶される。また、制御信号Ｃ１がネゲートされ、Ａ／Ｄ変換器１０２の動作が停される一方、ＣＰＵ１０１の動作が復帰する。また、アドレス信号発生回路２０１とタイミング信号発生回路２０２が停止され、データ信号選択回路２０３とアドレス信号選択回路２０４とタイミング信号選択回路２０５をそれぞれＣＰＵ１０１側に切り換える。
【００３７】
その後、時刻Ｔ７のタイミングまで、ＣＰＵ１０１の制御により、外部記憶装置２１０に記憶されていたＡ／Ｄ変換データを、ＣＰＵ１０１からのタイミング信号Ｔ１に基づいてＣＰＵ１０１に取り込む。
【００３８】
以上のように本実施の形態によれば、時刻Ｔ０でＣＰＵ１０１を停止させるとともにＡ／Ｄ変換器１０２を起動し、時刻Ｔ２、時刻Ｔ４、時刻Ｔ６のタイミングで３個のＡ／Ｄ変換データＤ１（１），Ｄ１（２），Ｄ１（３）を外部記憶装置２１０に記憶し、その後、時刻Ｔ６のタイミングでＣＰＵ１０１を復帰して、前記の３個のＡ／Ｄ変換データを一括してＣＰＵ１０１に取り込む。すなわち、ＣＰＵ１０１を停止させた状態での複数回の連続するＡ／Ｄ変換動作が可能になり、高精度のＡ／Ｄ変換動作を高速に実行することができる。
【００３９】
（実施の形態３）
図５は本発明の実施の形態３におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図である。図５において、３００はＡ／Ｄ内蔵型のマイクロコンピュータ、１０１はＣＰＵ、１０２はＡ／Ｄ変換器、１０４は内部バス、１０５は論理反転であり、これらの構成要素は実施の形態１の場合と同様である。また、３０１はデータ変換転送回路、３１０はマイクロコンピュータ３００の外部に配置されたラインメモリである。
【００４０】
データ変換転送回路３０１は、制御信号Ｃ１がアサート状態にあるときに自動転送モードに設定され、Ａ／Ｄ変換動作ごとにパラレルデータであるＡ／Ｄ変換データＤ１をシリアルデータに変換した上でラインメモリ３１０にに転送し、制御信号Ｃ１がネゲート状態にあるときは、ラインメモリ３１０からのシリアルデータをパラレルデータに変換した上で内部バス１０４を介してＣＰＵ１０１に転送するように構成されている。Ｄ４はデータ変換転送回路３０１とラインメモリ３１０との間でやりとりされるシリアルなデジタルデータ、Ｔ４はデジタルデータＤ４の転送タイミング信号である。
【００４１】
次に、以上のように構成された実施の形態３のＡ／Ｄ内蔵型マイクロコンピュータの動作を図６のタイミングチャートに基づいて説明する。ここでは、一例として、Ａ／Ｄ変換動作を３回連続して行う場合について説明する。なお、連続動作回数に関しては任意に選択できる。
【００４２】
時刻Ｔ０において、制御信号Ｃ１がアサートされると、ＣＰＵ１０１の動作が停止され、これに代わってＡ／Ｄ変換器１０２が動作を開始する。同時に、データ変換転送回路３０１を自動転送モードに切り換える。
【００４３】
時刻Ｔ１において、Ａ／Ｄ変換器１０２から第１のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（１）が出力されると同時に、データ変換転送回路３０１を介して外部のラインメモリ３１０にＡ／Ｄ変換データＤ１（１）の転送が開始される。このとき、データ変換転送回路３１０においてパラレル／シリアル変換が行われる。
【００４４】
時刻Ｔ２において、第２のＡ／Ｄ変換がスタートする。
【００４５】
時刻Ｔ３において、Ａ／Ｄ変換器１０２から第２のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（２）が出力されると同時に、データ変換転送回路３０１を介してのラインメモリ３１０へのＡ／Ｄ変換データＤ１（１）からのパラレル／シリアル変換後のシリアルデータ転送が終了し、引き続いてＡ／Ｄ変換データＤ１（２）の転送が開始される。
【００４６】
時刻Ｔ４において、第３のＡ／Ｄ変換がスタートする。
【００４７】
時刻Ｔ５において、Ａ／Ｄ変換器１０２から第３のＡ／Ｄ変換結果であるＡ／Ｄ変換データＤ１（３）が出力されると同時に、データ変換転送回路３０１を介してのラインメモリ３１０へのＡ／Ｄ変換データＤ１（２）からのパラレル／シリアル変換後のシリアルデータ転送が終了し、引き続いてＡ／Ｄ変換データＤ１（３）の転送が開始される。
【００４８】
時刻Ｔ６において、データ変換転送回路３０１からラインメモリ３１０へのＡ／Ｄ変換データＤ１（３）の転送が終了する。また、制御信号Ｃ１がネゲートされ、Ａ／Ｄ変換器１０２の動作が停止し、ＣＰＵ１０１の動作が復帰する。また、データ変換転送回路３０１をＣＰＵ１０１から制御される状態に切り換える。
【００４９】
その後、時刻Ｔ７のタイミングまで、ＣＰＵ１０１の制御により、ラインメモリ３１０に記憶されていたシリアルなＡ／Ｄ変換データをデータ変換転送回路３１０においてパラレルデータに変換した上でＣＰＵ１０１に取り込む。
【００５０】
以上のように本実施の形態によれば、時刻Ｔ０でＣＰＵ１０１を停止させるとともにＡ／Ｄ変換器１０２を起動し、時刻Ｔ２、時刻Ｔ４、時刻Ｔ６のタイミングで３個のＡ／Ｄ変換データＤ１（１），Ｄ１（２），Ｄ１（３）をデータ変換転送回路３０１を介してラインメモリ３１０に自動的に転送して記憶させ、その後、時刻Ｔ６のタイミングでＣＰＵ１０１を復帰して、前記の３個のＡ／Ｄ変換データをデータ変換転送回路３０１を介してＣＰＵ１０１に取り込む。これによって、ＣＰＵ１０１を停止させた状態での複数回の連続するＡ／Ｄ変換動作が可能になり、高精度のＡ／Ｄ変換動作を高速に実行することができる上に、このような機能を、実施の形態２に比べて小規模な回路で実現することができる。
【００５１】
【発明の効果】
以上のように本発明によれば、Ａ／Ｄ変換中はＣＰＵの動作を停止させ、Ａ／Ｄ変換データをレジスタ等の記憶装置に一時的に格納するので、ＣＰＵからのノイズの影響のない状態でＡ／Ｄ変換動作を行うことができ、Ａ／Ｄ変換動作の高精度化を実現することができる。
【００５２】
また、ＣＰＵ停止中のＡ／Ｄ変換動作によって得られたＡ／Ｄ変換データを、ＣＰＵの制御によらずにＤＲＡＭ等の外部記憶装置に転送することにより、任意の数の高精度Ａ／Ｄ変換処理を連続遂行することができる。
【００５３】
また、Ａ／Ｄ変換データを一時記憶するものをラインメモリとすることにより、任意の数の高精度Ａ／Ｄ変換処理の連続遂行を、データ変換転送回路という小規模な回路で実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図
【図２】実施の形態１のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャート
【図３】本発明の実施の形態２におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図
【図４】実施の形態２のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャート
【図５】本発明の実施の形態３におけるＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図
【図６】実施の形態３のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャート
【図７】従来のＡ／Ｄ内蔵型マイクロコンピュータの構成を示すブロック図
【図８】従来のＡ／Ｄ内蔵型マイクロコンピュータの動作を示すタイミングチャート
【符号の説明】
１００，２００，３００ Ａ／Ｄ内蔵型マイクロコンピュータ
１０１ ＣＰＵ
１０２ Ａ／Ｄ変換器
１０３ 記憶装置
１０４ 内部バス
１０５ 論理反転
２０１ アドレス信号発生回路
２０２ タイミング信号発生回路
２０３ データ信号選択回路
２０４ アドレス信号選択回路
２０５ タイミング信号選択回路
２１０ 外部記憶装置
３０１ データ変換転送回路
３１０ ラインメモリ
Ｃ１ 制御信号
Ｓ１ アナログ信号
Ｄ１ Ａ／Ｄ変換データ
Ａ２ アドレス信号
Ｔ２ タイミング信号
Claims (3)
- ＣＰＵとＡ／Ｄ変換器とを備えたＡ／Ｄ内蔵型マイクロコンピュータであって、前記Ａ／Ｄ変換器によるＡ／Ｄ変換データを一時的に格納する記憶装置を設けるとともに、前記Ａ／Ｄ変換器を起動するときは前記ＣＰＵの動作を停止した上で前記Ａ／Ｄ変換器を動作させ、前記Ａ／Ｄ変換器の動作終了後に前記ＣＰＵを復帰して前記記憶装置に格納されている前記Ａ／Ｄ変換データを前記ＣＰＵに取り込むように構成してあることを特徴とするＡ／Ｄ内蔵型マイクロコンピュータ。
- ＣＰＵとＡ／Ｄ変換器とを備えたＡ／Ｄ内蔵型マイクロコンピュータであって、前記ＣＰＵと前記Ａ／Ｄ変換器とは動作が排他的に制御されるように構成されているとともに、
前記Ａ／Ｄ変換器の各Ａ／Ｄ変換動作に対応したアドレス信号を発生するアドレス信号発生回路と、
前記各Ａ／Ｄ変換動作に対応したタイミング信号を発生するタイミング信号発生回路と、
外部記憶装置へのデータラインを前記ＣＰＵ側と前記Ａ／Ｄ変換器側とで切り換えるデータ信号選択回路と、
前記外部記憶装置へのアドレスラインを前記ＣＰＵ側と前記アドレス信号発生回路側とで切り換えるアドレス信号選択回路と、
前記外部記憶装置へのアクセスタイミングラインを前記ＣＰＵ側と前記タイミング信号発生回路側とで切り換えるタイミング信号選択回路とを備えることを特徴とするＡ／Ｄ内蔵型マイクロコンピュータ。 - ＣＰＵとＡ／Ｄ変換器とを備えたＡ／Ｄ内蔵型マイクロコンピュータであって、前記ＣＰＵと前記Ａ／Ｄ変換器とは動作が排他的に制御されるように構成されているとともに、前記Ａ／Ｄ変換器と外部のラインメモリとの間に介在されてパラレルデータとシリアルデータとの間で双方向変換を行うデータ変換転送回路を備えることを特徴とするＡ／Ｄ内蔵型マイクロコンピュータ。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303648A (ja) * | 2004-04-12 | 2005-10-27 | Sony Corp | Ａｄ変換方法およびａｄ変換装置並びに物理量分布検知の半導体装置および電子機器 |
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-
2002
- 2002-06-04 JP JP2002163086A patent/JP2004015206A/ja active Pending
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