JP2016128967A

JP2016128967A - 電子機器

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Publication number: JP2016128967A
Application number: JP2015003186A
Authority: JP
Inventors: 二見　竜太郎; Ryutaro Futami; 竜太郎二見
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2015-01-09
Filing date: 2015-01-09
Publication date: 2016-07-14

Abstract

【課題】Ａ／Ｄ変換処理の精度を向上させることが可能な電子機器を提供する。【解決手段】電子機器２００は、複数のディジタルデータの処理を行うとともに、複数のディジタルデータの処理に応じて制御信号を出力する主制御部（メインＣＰＵ２１０）と、外部から入力されたアナログ信号のＡ／Ｄ変換処理を制御信号によって指示されたタイミングに応じて開始し、Ａ／Ｄ変換処理が終了した後にＡ／Ｄ変換処理によって生成されたディジタルデータを主制御部（メインＣＰＵ２１０）と接続された通信線を介して主制御部（メインＣＰＵ２１０）に伝送する副制御部（サブＣＰＵ２２０Ａ，２２０Ｂ）と、を備え、副制御部（サブＣＰＵ２２０Ａ，２２０Ｂ）は、通信線２３０において通信信号（ＳＣＬ，ＳＤＡ）が発生していないときにＡ／Ｄ変換処理を実行する。【選択図】図２

Description

本発明は、Ａ／Ｄ変換処理を実行する電子機器に関する。

Ａ／Ｄ変換はさまざまな分野で利用される。たとえば光通信の分野において、光トランシーバ（光送受信器）における各種の物理量（アナログ量）を対象とするＡ／Ｄ変換処理が実行される。近年では、大容量通信のために複数の光送信モジュール（光送信部）および光受信モジュール（光受信部）を含む光トランシーバも少なくなく、内蔵する光送信部および光受信部の増加に応じてＡ／Ｄ変換の対象となる物理量も多くなる。

従来の光トランシーバとしては、メインＣＰＵ（Central Processing Unit）と、サブＣＰＵとを備えたものが開示される（下記特許文献１参照）。この光トランシーバでは、メインＣＰＵが外部との通信および光トランシーバ内部の全体制御を行い、サブＣＰＵが光送信部および光受信部を監視および制御する。サブＣＰＵが光送信部および光受信部の監視およびそれに必要なＡ／Ｄ変換処理を実行することによって、メインＣＰＵの負担を軽減することができる。メインＣＰＵとサブＣＰＵとは、通信信号によって通信可能とされている。メインＣＰＵは、サブＣＰＵによるＡ／Ｄ変換処理の結果（ディジタルデータ）を、通信信号によって取得することができる。

特開２０１０−７３１２０号公報特開平５−１１３３４６号公報

従来の光トランシーバにおいて、通信信号は、メインＣＰＵおよびサブＣＰＵの電源電圧と同程度の振幅を有し得る。これに対し、サブＣＰＵによるＡ／Ｄ変換処理の対象となるアナログ量は、電圧に換算すると、電源電圧の振幅よりもかなり小さい場合も多い。このため、サブＣＰＵがＡ／Ｄ変換処理を実行しているときに通信信号が発生すると、通信信号に起因して発生したノイズ（高調波成分など）の影響により、Ａ／Ｄ変換処理の精度が損なわれる可能性がある。

１つのＣＰＵが独立してＡ／Ｄ変換処理およびデータ転送などの通信処理を実行する構成であれば（たとえば上記特許文献２参照）、各処理を同時には実行しないようにソフトウェアを構成することも考えられる。しかし、上記光トランシーバのようにメインＣＰＵとサブＣＰＵとが通信を行う構成においては、サブＣＰＵ側においてメインＣＰＵからどのようなタイミングで通信信号が送られてくるか予測が困難であるといったこともあり、Ａ／Ｄ変換処理と通信処理とが同時に実行されるのを防止するためのソフトウェア構成は複雑となる。

そこで、本発明は、かかる課題に鑑みてなされたものであり、Ａ／Ｄ変換処理の精度を向上させることが可能な電子機器を提供することを目的とする。

上記課題を解決するために、本発明の一側面に係る電子機器は、複数のディジタルデータの処理を行うとともに、複数のディジタルデータの処理に応じて制御信号を出力する主制御部と、外部から入力されたアナログ信号のＡ／Ｄ変換処理を制御信号によって指示されたタイミングに応じて開始し、Ａ／Ｄ変換処理が終了した後にＡ／Ｄ変換処理によって生成されたディジタルデータを主制御部と接続された通信線を介して主制御部に伝送する副制御部と、を備え、副制御部は、通信線において通信信号が発生していないときにＡ／Ｄ変換処理を実行する。

本発明によれば、Ａ／Ｄ変換処理の精度を向上させることが可能になる。

各実施形態に係る電子機器が好適に用いられる光トランシーバの概略構成図である。第１実施形態に係る電子機器の詳細構成を示す図である。電子機器の動作を説明するためのタイミングチャートである。第２実施形態に係る電子機器の詳細構成を示す図である。電子機器の動作を説明するためのタイミングチャートである。第３実施形態に係る電子機器の詳細構成を示す図である。電子機器の動作を説明するためのタイミングチャートである。第４実施形態に係る電子機器の詳細構成を示す図である。電子機器の動作を説明するためのタイミングチャートである。

本発明の一側面に係る電子機器は、複数のディジタルデータの処理を行うとともに、複数のディジタルデータの処理に応じて制御信号を出力する主制御部と、外部から入力されたアナログ信号のＡ／Ｄ変換処理を制御信号によって指示されたタイミングに応じて開始し、Ａ／Ｄ変換処理が終了した後にＡ／Ｄ変換処理によって生成されたディジタルデータを主制御部と接続された通信線を介して主制御部に伝送する副制御部と、を備え、副制御部は、通信線において通信信号が発生していないときにＡ／Ｄ変換処理を実行する。

このような電子機器によれば、副制御部がＡ／Ｄ変換処理を実行しているときには通信信号は発生しない。したがって、通信信号に起因して発生したノイズ（高調波成分など）の影響により、Ａ／Ｄ変換処理の精度が損なわれることを確実に防ぐことができる。

上述した電子機器においては、制御信号は、主制御部と副制御部とに電気的に接続される制御信号線を介して主制御部から副制御部へ伝送される、ことが好適である。こうすれば、制御信号線を介して、主制御部から副制御部へ制御信号を伝送することができる。

また、制御信号は、２値の論理レベルを有し、主制御部は、制御信号が２値の論理レベルの一方であるときにのみ、副制御部と通信線を介して通信を行い、副制御部は、制御信号が２値の論理レベルの他方であるときにのみ、Ａ／Ｄ変換処理を実行する、ことも好適である。こうすれば、２値の論理レベルに応じて、主制御部および副制御部の通信のタイミングと、副制御部によって実行されるＡ/Ｄ変換処理のタイミンとを排他的に制御することができる。

また、主制御部は、制御信号を２値の論理レベルの一方から２値の論理レベルの他方に遷移させることによって副制御部にＡ／Ｄ変換処理を開始するタイミングを指示する、ことも好適である。こうすれば、２値の論理レベルの一方から他方への遷移を利用することによって、副制御部がＡ/Ｄ変換処理を開始するタイミングを制御することができる。

また、主制御部は、シリアル通信方式によって通信線を介して副制御部と通信を行う、ことも好適である。こうすれば、主制御部と副制御部との間でシリアル通信方式による通信を行うことができる。

また、シリアル通信方式は、ＳＰＩ方式であり、制御信号は、ＳＰＩ方式におけるスレーブセレクト信号である、ことも好適である。こうすれば、ＳＰＩ方式のスレーブセレクト信号を利用して、副制御部がＡ／Ｄ変換処理を開始するタイミングを制御することができる。

また、電子機器は、光トランシーバ内に搭載され、Ａ／Ｄ変換処理の対象は、光トランシーバに含まれる光送信部および光受信部のうち少なくともいずれかの部分におけるアナログ量である、ことも好適である。こうすれば、光トランシーバにおいて、Ａ／Ｄ変換処理の精度が損なわれることを確実に防ぐことができる。

以下、本発明の実施形態について、図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号を付し、重複する説明は省略する。

［第１実施形態］
図１は、第１実施形態に係る電子機器が好適に用いられる光トランシーバ１Ａの概略構成図である。図１に示す例では、光トランシーバ１Ａは、４つの異なる波長の光信号を送受信できる４波長多重型である。

光トランシーバ１Ａは、駆動部１０３と、光送信部１０１と、光受信部１０７と、増幅部１０５とを備える。電子機器２００は、光トランシーバ１Ａに搭載され、光トランシーバ１Ａの各要素を制御する。この制御は、たとえば電気信号の送受信によって行われる。電子機器２００は、主制御部であるメインＣＰＵ２１０と、副制御部であるサブＣＰＵ２２０Ａ，２２０Ｂと、通信線２３０と、制御線２４０（第１の制御線２４１および第２の制御線２４２を含む）とを備える。電子機器２００の詳細については後述する。

まず、光トランシーバ１Ａについて説明すると、光送信部１０１は、レーザダイオード群１１と、光合波器１１ｅとを含む。レーザダイオード群１１は、出力光の波長が互いに異なる４つのレーザダイオード（ＬＤ）１１ａ〜１１ｄを有する。光合波器１１ｅは、駆動部１０３からの駆動信号に応じて駆動されたレーザダイオード１１ａ〜１１ｄからの光信号（出力光）を合波する。合波された光信号は、光トランシーバ１Ａの外部に接続された光伝送路に向かって出力される。光伝送路は、例えば、シングルモードの光ファイバーである。

駆動部１０３は、駆動回路群１３と、図示しないＡＰＣ（Automatic Power Control）回路とを含む。駆動回路群１３は、レーザダイオード１１ａ〜１１ｄに対応する駆動回路（ＬＤＤ）１３ａ〜１３ｄを有する。駆動回路１３ａ〜１３ｄは、送信線Ｌ_１〜Ｌ_４を介して外部からの電気信号を受ける。図１に示す例では、外部からの電気信号は、それぞれ差動信号であって、1つの差動信号は２つの互いに位相が反転された相補的な送信信号ＴＤ_＋およびＴＤ₋を有する。駆動部１０３は、送信信号ＴＤ_＋およびＴＤ₋に応じた光信号を光送信部１０１が発生するように、光送信部１０１を駆動する。駆動は、たとえば、レーザダイオード１１ａ〜１１ｄの駆動電流を送信信号ＴＤ_＋およびＴＤ₋に応じてパルス状に制御することによって行われる。

光受信部１０７は、フォトダイオード群１５と、光分波器１５ｅとを含む。フォトダイオード群１５は、フォトダイオード（ＰＤ）１５ａ〜１５ｄを有する。光分波器１５ｅは、光トランシーバ１Ａの外部の光伝送路から受信した光信号を互いに波長の異なる４つの光信号に分波（分離）する。フォトダイオード１５ａ〜１５ｄは、それぞれ光分波器１５ｅによって分波された４つの光信号を１対１で受けて電気信号に変換する。変換された電気信号は、増幅部１０５に送られる。

増幅部１０５は、リミッティングアンプ群１７を含む。リミッティングアンプ群１７は、リミッティングアンプ（ＬＩＡ）１７ａ〜１７ｄを有する。リミッティングアンプ１７ａ〜１７ｄは、フォトダイオード１５ａ〜１５ｄによって変換された電気信号を増幅し、差動信号を生成する。１つの差動信号は、２つの相補的な受信信号ＲＤ_＋およびＲＤ₋を有する。受信信号ＲＤ_＋、ＲＤ₋は、受信線Ｌ５〜Ｌ８を介して光トランシーバ１Ａの外部に送られる。

電子機器２００は、光送信部１０１のレーザダイオード１１ａ〜１１ｄのそれぞれの光出力レベル（出力光の光パワー）を監視することができる。レーザダイオード１１ａ〜１１ｄの光出力レベルはアナログ量であり、たとえば図示しない光電変換素子やカプラなどで構成された検出回路によって、電圧に変換することができる。変換された電圧（以下、「光出力レベル信号」という）は、アナログ信号（たとえばアナログ信号Ｓ２）として電子機器２００に入力される。なお、レーザダイオード１１ａ〜１１ｄの光出力レベルは、レーザダイオード１１ａ〜１１ｄのそれぞれの光出力レベルに応じた大きさの電気信号を駆動部１０３に伝送することによって駆動部１０３で検出され、駆動部１０３からアナログ信号（たとえばアナログ信号Ｓ１）として電子機器２００に入力されてもよい。

また、電子機器２００は、光送信部１０１のレーザダイオード１１ａ〜１１ｄを流れる電流（駆動電流）を監視することもできる。駆動電流はバイアス電流および変調電流などのアナログ量である。駆動電流は、たとえば図示しないカレントミラー回路や抵抗素子などで構成された検出回路によって、電圧に変換することができる。変換された電圧（以下、「駆動電流モニタ信号」という）は、アナログ信号（たとえばアナログ信号Ｓ２）として電子機器２００に入力される。なお、駆動電流モニタ信号は、レーザダイオード１１ａ〜１１ｄからそれぞれの駆動電流に応じた大きさの電気信号を駆動部１０３に伝送することによって駆動部１０３で検出され、駆動部１０３からアナログ信号（たとえばアナログ信号Ｓ１）として電子機器２００に入力されてもよい。

また、電子機器２００は、光送信部１０１のレーザダイオード１１ａ〜１１ｄの温度を監視することもできる。温度はアナログ量であり、たとえば図示しない温度センサによって、電圧に変換することができる。変換された電圧（以下、「ＬＤ温度信号」という）は、アナログ信号（たとえばアナログ信号Ｓ２）として電子機器２００に入力される。なお、ＬＤ温度信号は、レーザダイオード１１ａ〜１１ｄのそれぞれの温度センサの出力を駆動部１０３に伝送することによって駆動部１０３で検出され、駆動部１０３からアナログ信号（たとえばアナログ信号Ｓ１）として電子機器２００に入力されてもよい。

また、電子機器２００は、光受信部１０７のフォトダイオード１５ａ〜１５ｄの光入力レベル（入力光の光パワー）を監視することができる。フォトダイオード１５ａ〜１５ｄは、それぞれ受信した入力光を光電流に変換して出力する。光電流は、フォトダイオードが受信した入力光の光パワーに応じて大きさが変化するアナログ量である。よって、フォトダイオード１５ａ〜１５ｄのそれぞれから出力される光電流を検出することによってフォトダイオード１５ａ〜１５ｄが受信した光入力レベルを知ることができる。これらの光電流は、光受信部に内蔵された図示しないトランスインピーダンス増幅器（ＴＩＡ）を介して電圧信号に変換されて増幅部１０５に入力されるとともに、たとえば図示しないカレントミラー回路や抵抗素子などで構成された検出回路によって電圧に変換することができる。変換された電圧（以下、「光入力レベル信号」という）は、アナログ信号（たとえばアナログ信号ＳＮ−１）として電子機器２００に入力される。なお、光入力レベル信号は、フォトダイオード１５ａ〜１５ｄからそれぞれから出力される光電流そのものではなく、例えば、カレントミラー回路等によって生成された、光電流に応じた大きさの電気信号を増幅部１０５に伝送することによって増幅部１０５で検出され、増幅部１０５からアナログ信号（たとえばアナログ信号ＳＮ）として電子機器２００に入力されてもよい。

また、電子機器２００は、光受信部１０７のフォトダイオード１５ａ〜１５ｄに印加される電圧（ＰＤバイアス電圧）を監視することもできる。ＰＤバイアス電圧はアナログ量である。これらの電圧は、たとえば図示しない検出回路によって、別の電圧に変換することができる。変換された電圧（以下、「ＰＤバイアス電圧モニタ信号」という）は、アナログ信号（たとえばＳＮ−１）として電子機器２００に入力される。なお、ＰＤバイアス電圧モニタ信号は、増幅部１０５で検出され、増幅部１０５からアナログ信号（たとえばアナログ信号ＳＮ）として電子機器２００に入力されてもよい。

また、電子機器２００は、光受信部１０７のフォトダイオード１５ａ〜１５ｄの温度を監視することもできる。温度は、たとえば図示しない温度センサによって、電圧に変換することができる。変換された電圧（以下、「ＰＤ温度信号」という）は、アナログ信号（たとえばＳＮ−１）として電子機器２００に入力される。なお、ＰＤ温度信号は、フォトダイオード１５ａ〜１５ｄからそれぞれの温度センサの出力を増幅部１０５に伝送することによって増幅部１０５で検出され、増幅部１０５からアナログ信号（たとえばアナログ信号ＳＮ）として電子機器２００に入力されてもよい。

以上説明した光トランシーバ１Ａにおいて、電子機器２００は、種々のアナログ量を監視し、それによって、光トランシーバ１Ａの各要素を制御することができる。具体的に、電子機器２００は、上述の光出力レベル信号、駆動電流モニタ信号、ＬＤ温度信号、光入力レベル信号、ＰＤバイアス電圧モニタ信号、ＰＤ温度信号などのアナログ信号を対象としてＡ／Ｄ変換処理を実行し、ディジタルデータを取得することによって、光トランシーバ１Ａの状態を把握することができる。そして、電子機器２００は、光トランシーバ１Ａの状態に基づいて駆動部１０３および増幅部１０５を制御することによって、光トランシーバ１Ａを適切に制御することができる。たとえば、電子機器２００は、光出力レベル信号に基づいて光送信部１０１から送信される出力光の光パワーの大きさ（送信レベル）を監視することによって、送信レベルに異常が生じた場合にはその旨をホストＣＰＵ７に通知するとともに、駆動部１０３を制御することによって送信を停止させることができる。また、電子機器２００は、光入力レベル信号に基づいて光受信部１０７が受信した入力光の光パワーの大きさ（受信レベル）を監視することによって、受信レベルに異常が生じた場合にはその旨をホストＣＰＵ７に通知するとともに、増幅部１０５を制御することによって受信を停止させたり、受信信号の出力を停止させることができる。なお、上述の光送信部１０１および光受信部１０７に係るアナログ量だけでなく、例えば、外部から光トランシーバ１Ａに供給されている電源の電圧、光トランシーバ内部の図示しない電圧発生回路によって生成される内部電源の電圧、各電源電圧に応じて流れる消費電流、および光トランシーバ内部に実装された図示しない温度センサから出力される光トランシーバ内温度の温度信号などもアナログ量として適当な回路を使用して監視することができ、それに応じて光トランシーバ１Ａの各要素を制御することができる。

ここで、図１に示す例では光トランシーバ１Ａは４波長多重型であるため、互いに異なる４つの波長のそれぞれにおいて、上述の光送信部１０１および光受信部１０７に係るアナログ信号を対象としたＡ／Ｄ変換処理を実行する。そのため、多重型となっていない光トランシーバと比較すると、光トランシーバ１Ａに搭載される電子機器２００は、より多くのＡ／Ｄ変換処理を実行することが必要になる。そこで、電子機器２００は、メインＣＰＵ２１０およびサブＣＰＵ２２０Ａ等の複数のＣＰＵを備えた構成を採用する。メインＣＰＵ２１０が外部（ホストＣＰＵ７など）との通信および光トランシーバ１Ａの制御を行い、サブＣＰＵ２２０Ａ等がＡ／Ｄ変換処理による監視を行うことによって、全体の処理速度を向上させることができる。メインＣＰＵ２１０は、サブＣＰＵ２２０ＡなどによるＡ／Ｄ変換処理の結果（データ）を、通信線２３０を介して、通信信号によって取得することができる。

ここで、上述のような通信信号は、メインＣＰＵ２１０などの電源電圧と同程度の振幅を有し得る。これに対し、サブＣＰＵ２２０Ａ等によるＡ／Ｄ変換処理の対象となるアナログ量（上述の光入力レベル信号など）は、電圧に換算すると、電源電圧の振幅よりもかなり小さい場合も多い（たとえば１０〜１００ｍＶ程度）。このため、サブＣＰＵ２２０ＡなどがＡ／Ｄ変換処理を実行しているときに通信信号が発生すると、通信信号に起因して発生したノイズ（高調波成分など）の影響により、Ａ／Ｄ変換処理の精度が損なわれる可能性がある。とくに、光トランシーバ１Ａを小型化すると、通信線２３０と、光送信部１０１および光受信部１０７などとの距離が短くなりクロストーク等によってノイズが伝達しやすくなるため、上述の課題が顕在化する。また、メインＣＰＵ２１０およびサブＣＰＵ２２０Ａなどの通信速度を向上させることによっても、上述の課題が顕在化し得る。とくに、シリアル通信の場合には、通信速度の向上によってクロック周波数が高くなるので高い周波数の高調波成分がノイズとして発生する一方でその対策も困難になるといった理由があるためである。本実施形態に係る電子機器２００によれば、後述の原理によりこのような課題が解決される。

図２は、電子機器２００の詳細構成を示す図である。図２に示すように、電子機器２００は、メインＣＰＵ２１０と、サブＣＰＵ２２０Ａ，２２０Ｂと、通信線２３０と、制御線２４０とを備える。図２に示す例では、サブＣＰＵはサブＣＰＵ２２０Ａおよび２２０Ｂの２個であるが、サブＣＰＵの個数は特に限定されるものではない。サブＣＰＵは２個よりも多くてもよいし、１個であってもよい。なお、図２は、後述するように、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ、２２０Ｂとが通信線２３０を介して行う通信は、具体的な一例としてシリアル通信インターフェースとしてＩ２Ｃ方式を使用する場合を示しているが、実際に通信線２３０に接続可能なサブＣＰＵ等の個数は、７ビットのアドレスデータで指定可能なアドレス空間によって制約される。

メインＣＰＵ２１０は、ホストＣＰＵ７と通信可能に構成されている。この通信の手法は特に限定されるものではない。

メインＣＰＵ２１０は、端子２１１〜２１４、および電源端子ＶＤＤを含む。端子２１１，２１２は、サブＣＰＵ２２０Ａ，２２０Ｂと通信を行うための端子である。端子２１３は、サブＣＰＵ２２０ＡがＡ／Ｄ変換処理を開始するタイミングを制御するための端子である。端子２１４は、サブＣＰＵ２２０ＢがＡ／Ｄ変換処理を開始するタイミングを制御するための端子である。電源端子ＶＤＤには、電源電圧が与えられる。電源電圧は、たとえば３．３Ｖの直流電圧である。

サブＣＰＵ２２０Ａは、端子２２１Ａ〜２２７Ａ、および電源端子ＶＤＤを含む。端子２２１Ａ，２２２Ａは、メインＣＰＵ２１０と通信を行うための端子である。端子２２３Ａは、メインＣＰＵ２１０からの制御信号を受ける制御端子である。端子２２４Ａ〜２２７Ａには、Ａ／Ｄ変換処理を実行する対象であるアナログ信号Ｓ１〜Ｓ４が電子機器２００の外部から入力される。電源端子ＶＤＤについては、メインＣＰＵ２１０のものと同様である。

サブＣＰＵ２２０Ｂは、端子２２１Ｂ〜２２７Ｂ、および電源端子ＶＤＤを含む。端子２２１Ｂ〜２２３Ｂおよび電源端子ＶＤＤについては、サブＣＰＵ２２０Ａの端子２２１Ａ〜２２３Ａおよび電源端子ＶＤＤと同様である。サブＣＰＵ２２０Ｂの端子２２４Ｂ〜２２７Ｂには、Ａ／Ｄ変換処理を実行する対象であるアナログ信号Ｓ５〜Ｓ８が電子機器２００の外部から入力される。

メインＣＰＵ２１０は、通信線２３０および制御線２４０に接続される。サブＣＰＵ２２０Ａ，２２０Ｂは、メインＣＰＵ２１０と後述の通信信号および制御信号を伝送可能なように、通信線２３０および制御線２４０に接続される。メインＣＰＵ２１０は、複数のディジタルデータ（たとえば通信信号に含まれる）の処理を行うとともに、複数のディジタルデータの処理に応じて制御信号を出力する。また、サブＣＰＵ２２０Ａ，２２０Ｂは、外部から入力されたアナログ信号Ｓ１〜Ｓ８を対象とするＡ／Ｄ変換処理を、メインＣＰＵ２１０からの制御信号によって指示されたタイミングに応じて開始する。また、サブＣＰＵ２２０Ａ，２２０Ｂは、Ａ/Ｄ変換処理が終了（完了）した後にＡ/Ｄ変換処理によって生成されたディジタルデータをメインＣＰＵ２１０と接続された通信線２３０を介してメインＣＰＵ２１０に伝送する。なお、メインＣＰＵ２１０および／またはサブＣＰＵ２２０Ａ，２２０Ｂは、図１の光トランシーバ１の各要素（駆動部１０３と、光送信部１０１と、光受信部１０７と、増幅部１０５）を制御するための電気信号を発生し、または受けるための端子（図示しない）を含んでもよい。

通信線２３０は、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ，２２０Ｂとがシリアル通信を行うための通信信号（ＳＣＬ，ＳＤＡ）を伝送する。図２に示す例では、通信信号は、クロック信号ＳＣＬと、データ信号ＳＤＡとを含む。このため、通信線２３０は、クロック信号ＳＣＬを伝送するための第１の通信線２３１と、データ信号ＳＤＡを伝送するための第２の通信線２３２とを含む。通信信号としては、たとえばＩ２Ｃ（I-squared-C：Inter-Integrated Circuit）方式における通信信号を用いることができる。

第１の通信線２３１の一端側はメインＣＰＵ２１０の端子２１１に接続される。第１の通信線２３１の他端側は、第１の部分２３１Ａと、第２の部分２３１Ｂとに分岐する。第１の部分２３１ＡはサブＣＰＵ２２０Ａの端子２２１Ａに接続され、第２の部分２３１ＢはサブＣＰＵ２２０Ｂの端子２２１Ｂに接続される。

第２の通信線２３２の一端側はメインＣＰＵ２１０の端子２１２に接続される。第２の通信線２３２の他端側は、第１の部分２３２Ａと、第２の部分２３２Ｂとに分岐する。第１の部分２３２ＡはサブＣＰＵ２２０Ａの端子２２２Ａに接続され、第２の部分２３２ＢはサブＣＰＵ２２０Ｂの端子２２２Ｂに接続される。

制御線２４０は、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ，２２０Ｂとを電気的に接続する制御信号線である。制御線２４０は、通信信号（ここではクロック信号ＳＣＬおよびデータ信号ＳＤＡ）の状態に基づいてサブＣＰＵ２２０Ａ，２２０ＢがＡ／Ｄ変換処理を開始するタイミングを指示するための制御信号ＣＳ１，ＣＳ２を伝送する。このため、制御線２４０は、制御信号ＣＳ１を伝送するための第１の制御線２４１と、制御信号ＣＳ２を伝送するための第２の制御線２４２とを含む。

第１の制御線２４１の一端側はメインＣＰＵ２１０の端子２１３に接続され、他端側はサブＣＰＵ２２０Ａの端子２２３Ａに接続される。第２の制御線２４２の一端側はメインＣＰＵ２１０の端子２１４に接続され、他端側はサブＣＰＵ２２０Ｂの端子２２３Ｂに接続される。

次に、電子機器２００の動作について説明する。サブＣＰＵ２２０Ａの端子２２４Ａ〜２２７ＡおよびサブＣＰＵ２２０Ｂの端子２２４Ｂ〜２２７Ｂには、アナログ信号Ｓ１〜Ｓ８がそれぞれ入力される。アナログ信号Ｓ１〜Ｓ８は、先に説明した光トランシーバ１（図１）における種々のアナログ量に対応する。サブＣＰＵ２２０Ａ，２２０Ｂは、Ａ／Ｄ変換処理を実行することによって、これらアナログ信号Ｓ１〜Ｓ８をディジタルデータに変換する。具体的に、アナログ信号Ｓ１〜Ｓ８が量子化され、ディジタルデータに変換される。変換されたディジタルデータは、たとえばサブＣＰＵ２２０Ａ、２２０Ｂに含まれる記憶装置（図示しない）に記憶される。記憶されたディジタルデータは、適時、通信信号（クロック信号ＳＣＬおよびデータ信号ＳＤＡ）によってメインＣＰＵ２１０に送信される。

ここで、本実施形態では、サブＣＰＵ２２０Ａ，２２０Ｂが、制御信号（制御信号ＣＳ１，ＣＳ２）に応じてＡ／Ｄ変換処理を開始することによって、通信信号が発生していないときにＡ／Ｄ変換処理を実行する。これについて、次に図３を参照して説明する。

図３は、電子機器２００の動作を説明するためのタイミングチャートである。図３において、クロック信号ＳＣＬ、データ信号ＳＤＡ、制御信号ＣＳ１，ＣＳ２、およびサブＣＰＵ２２０Ａ，２２０ＢのＡ／Ｄ変換処理のＯＮ・ＯＦＦが示される。

図３に示すように、クロック信号ＳＣＬおよびデータ信号ＳＤＡの制御信号は、ローレベルＬおよびハイレベルＨの２値の論理レベルを有するディジタル信号である。ローレベルＬはたとえば接地電位（０Ｖ）とされる。ハイレベルＨはたとえば電源電圧（３．３Ｖ）とされる。すなわち、この場合には、ディジタル信号の振幅は、電源電圧の振幅にほぼ等しい。

時刻ｔ０において、サブＣＰＵ２２０Ａ，２２０Ｂは、いずれもＡ／Ｄ変換処理を実行していない（ＯＦＦ）。このとき、各信号の電圧はたとえばハイレベルＨとされる。

はじめに、制御信号ＣＳ１が、ハイレベルＨからローレベルＬに変わる（時刻ｔ１１）。この制御は、メインＣＰＵ２１０が端子２１３から出力される電圧を制御することによって行われる。

時刻ｔ１１において制御信号ＣＳ１がローレベルＬに変わることに応じて、メインＣＰＵ２１０はクロック信号ＳＣＬを出力する（時刻ｔ１２）。それとともに、メインＣＰＵ２１０はデータ信号ＳＤＡも出力する（図３にて、データ信号ＳＤＡには、ローレベルＬとハイレベルＨとが交互に並ぶような単純な一例が示されているが、実際には、通信プロトコルおよび伝送するディジタルデータに応じてローレベルＬとハイレベルＨとが並ぶ。このことは、後述する他のタイミングチャートについても同様である）。この制御は、メインＣＰＵ２１０が端子２１１および２１２のそれぞれから出力される電圧を制御することによって行われる。クロック信号ＳＣＬおよびデータ信号ＳＤＡが出力されることによって、メインＣＰＵ２１０とサブＣＰＵ２２０Ａまたは２２０Ｂとの通信が行われる。メインＣＰＵ２１０がサブＣＰＵ２２０Ａおよび２２０Ｂのいずれと通信するかは、データ信号ＳＤＡに含まれるヘッダ情報（たとえばメインＣＰＵ２１０が通信を行う対象として個々のサブＣＰＵを指定するためのサブＣＰＵのそれぞれに付与されたアドレスデータが含まれている）によって選択することができる。ここでは、メインＣＰＵ２１０はサブＣＰＵ２２０Ａと通信するものとする。

メインＣＰＵ２１０とサブＣＰＵ２２０Ａとの通信によって、種々の情報がやり取りされる。たとえば、サブＣＰＵ２２０Ａが先のＡ／Ｄ変換処理（時刻ｔ０より前に実行されたものとする）によって取得したディジタルデータが、通信信号（ＳＣＬ，ＳＤＡ）によってメインＣＰＵ２１０に送信される。メインＣＰＵ２１０とサブＣＰＵ２２０Ａとの通信が終了すると、クロック信号ＳＣＬおよびデータ信号ＳＤＡは出力されなくなる（時刻ｔ１３）。

時刻ｔ１３においてクロック信号ＳＣＬおよびデータ信号ＳＤＡが出力されなくなることに応じて、制御信号ＣＳ１がローレベルＬからハイレベルＨに変わる（時刻ｔ１４）。つまり、メインＣＰＵ２１０は、制御信号ＣＳ１が２値の論理レベルの一方（ここではローレベルＬ）であるときにのみ、サブＣＰＵ２１０Ａと通信線２３０を介して通信を行う。

時刻ｔ１４において制御信号ＣＳ１がローレベルＬからハイレベルＨに変わる（遷移する）ことに応じて、サブＣＰＵ２２０Ａは、Ａ／Ｄ変換処理を開始する（時刻ｔ１５：ＯＮ）。すなわち、制御信号ＣＳ１のローレベルＬからハイレベルＨへの変化によって、サブＣＰＵ２２０ＡがＡ／Ｄ変換処理を開始するタイミングがメインＣＰＵ２１０から指示される。

その後、サブＣＰＵ２２０ＡのＡ／Ｄ変換処理が完了する（時刻ｔ１６：ＯＦＦ）。つまり、サブＣＰＵ２２０Ａは、制御信号ＣＳ１が２値の論理レベルの他方（ここではハイレベルＨ）であるときにのみ、Ａ/Ｄ変換処理を実行する。

次に、制御信号ＣＳ２が、ハイレベルＨからローレベルＬに変わる（時刻ｔ２１）。この制御は、メインＣＰＵ２１０が端子２１４から出力される電圧を制御することによって行われる。

時刻ｔ２１において制御信号ＣＳ２がローレベルＬに変わることに応じて、メインＣＰＵ２１０からクロック信号ＳＣＬ、データ信号ＳＤＡが出力される（時刻ｔ２２）。ここでは、メインＣＰＵ２１０はサブＣＰＵ２２０Ｂと通信するものとする。

メインＣＰＵ２１０とサブＣＰＵ２２０Ｂとの通信が終了すると、クロック信号ＳＣＬおよびデータ信号ＳＤＡはメインＣＰＵ２１０から出力されなくなる（時刻ｔ２３）。

時刻ｔ２３においてクロック信号ＳＣＬおよびデータ信号ＳＤＡが出力されなくなることに応じて、制御信号ＣＳ２がローレベルＬからハイレベルＨに変わる（時刻ｔ２４）。つまり、メインＣＰＵ２１０は、制御信号ＣＳ２が２値の論理レベルの一方（ここではローレベルＬ）であるときにのみ、サブＣＰＵ２１０Ｂと通信線２３０を介して通信を行う。

時刻ｔ２４において制御信号ＣＳ２がローレベルＬからハイレベルＨに変わる（遷移する）ことに応じて、サブＣＰＵ２２０Ｂは、Ａ／Ｄ変換処理を開始する（時刻ｔ２５：ＯＮ）。すなわち、制御信号ＣＳ２のローレベルＬからハイレベルＨへの変化によって、サブＣＰＵ２２０ＢがＡ／Ｄ変換処理を開始するタイミングが指示される。

その後、サブＣＰＵ２２０ＢのＡ／Ｄ変換処理が完了する（時刻ｔ２６：ＯＦＦ）。つまり、サブＣＰＵ２２０Ｂは、制御信号ＣＳ２が２値の論理レベルの他方（ここではハイレベルＨ）であるときにのみ、Ａ/Ｄ変換処理を実行する。

時刻ｔ３１およびｔ３２において時刻ｔ１１およびｔ１２と同様の動作が行われ、上述の処理が繰り返される。なお、上記にて、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ，２２０Ｂとの通信において、メインＣＰＵ２１０からクロック信号ＳＣＬ、データ信号ＳＤＡが出力されるとしたが、メインＣＰＵ２１０から出力されたデータ信号ＳＤＡに含まれる命令（コード）に従ってサブＣＰＵ２２０Ａ、２２０Ｂのいずれかがデータ信号ＳＤＡを出力する（送信する）場合もある。例えば、サブＣＰＵ２２０Ａ，２２０ＢがＡ／Ｄ変換処理によって得たディジタルデータは、メインＣＰＵ２１０からの命令に従ってサブＣＰＵ２２０Ａ、２２０ＢからメインＣＰＵ２１０に出力される（送信される）。

次に、電子機器２００の作用効果について説明する。電子機器２００によれば、メインＣＰＵ２１０は、通信信号（ＳＣＬ，ＳＤＡ）の状態に基づいてサブＣＰＵ２２０Ａ，２２０ＢがＡ／Ｄ変換処理を開始するタイミングを指示するための信号を制御信号（ＣＳ１，ＣＳ２）としてサブＣＰＵ２２０Ａ，２２０Ｂに送信する。こうすることで、メインＣＰＵ２１０は、サブＣＰＵ２２０Ａ，２２０ＢがＡ／Ｄ変換処理を開始するタイミングを指定することができるので、通信信号の発生と、Ａ／Ｄ変換処理とが同時に行われないようにすることができる。したがって、通信信号に起因して発生したノイズ（高調波成分など）の影響によりＡ／Ｄ変換の精度が損なわれることを防ぐことができる。よって、Ａ／Ｄ変換処理の精度を向上させることが可能となる。なお、通信信号が発生していない状態とは、通信信号がローレベルＬとハイレベルＨのいずれか一方の論理レベルに固定されていて、論理レベル間の電圧の遷移が無い状態のことを意味する。さらに、通信信号の伝送される信号線がローレベルＬとハイレベルＨとの中間の電圧レベルを取ることが可能な場合には、信号線の電圧がその中間の電圧レベルに固定されていても通信信号は発生していない状態となる。

ここで、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ，２２０Ｂと通信においては、メインＣＰＵ２１０をマスタとし、サブＣＰＵ２２０Ａ，２２０Ｂをスレーブとするとよい。これにより、メインＣＰＵ２１０は、サブＣＰＵ２２０Ａ，２２０ＢによってＡ／Ｄ変化処理が実行されるタイミングを制御するだけでなく、通信信号が発生するタイミングをも制御することができる。このような制御においては、メインＣＰＵ２１０は通信信号の発生およびＡ／Ｄ変換処理の実行のタイミングを制御するように構成され、サブＣＰＵ２２０Ａ，２２０ＢはメインＣＰＵ２１０からの指示（通信信号、制御信号）に基づいて動作するように構成すればよいので、各ＣＰＵを動作させるためのソフトウェア構成も比較的シンプルとなる。

また、図３に示すタイミングチャートのような処理が実行されることによって、電子機器２００は、複数のサブＣＰＵ２２０Ａ，２２０Ｂと通信し、Ａ／Ｄ変換処理を実行させることもできる。サブＣＰＵが１つの場合にはＡ／Ｄ変換処理の対象とすることができるアナログ量も限られるが（たとえばアナログ信号Ｓ１〜Ｓ４）、サブＣＰＵが複数あれば、その分、Ａ／Ｄ変換処理の対象とすることができるアナログ量を増加させることができる（たとえばアナログ信号Ｓ１〜Ｓ８）。そのため、たとえば光トランシーバの多重化が進み、Ａ／Ｄ変化処理の対象とすべきアナログ量がさらに増加した場合にも対応することができる。

また、制御信号（ＣＳ１，ＣＳ２）は、通信信号（ＳＣＬ，ＳＤＡ）の状態を示す信号とすることもできる。図３に示す例では、通信信号（ＳＣＬ，ＳＤＡ）が発生しているときには制御信号（ＣＳ１，ＣＳ２）はローレベルＬとされ、通信信号（ＳＣＬ，ＳＤＡ）が発生していないときには制御信号（ＣＳ１，ＣＳ２）はハイレベルＨとされる。こうすれば、通信信号（ＳＣＬ，ＳＤＡ）の状態を示す信号を、制御信号（ＣＳ１，ＣＳ２）として用いることができる。

また、メインＣＰＵ２１０は、制御信号（ＣＳ１，ＣＳ２）をサブＣＰＵ２２０Ａ，２２０Ｂに送信したときには、サブＣＰＵ２２０Ａ，２２０ＢによるＡ／Ｄ変換処理が完了した後に、通信信号（ＳＣＬ，ＳＤＡ）を発生させて、サブＣＰＵ２２０Ａ，２２０Ｂとの通信を行う。たとえば、メインＣＰＵ２１０は、サブＣＰＵ２２０Ａ，２２０ＢによるＡ／Ｄ変換処理の実行に要する時間（所定時間）を予め記憶しておくことで、制御信号（ＣＳ１，ＣＳ２）をサブＣＰＵ２２０Ａ，２２０Ｂに送信した後、所定時間が経過した後（つまりＡ／Ｄ変換処理が完了した後）に通信信号（ＳＣＬ，ＳＤＡ）を出力して、サブＣＰＵ２２０Ａ，２２０Ｂとの通信を行うようにすることができる。これによっても同様に、サブＣＰＵ２２０Ａ，２２０ＢがＡ／Ｄ変換処理を実行していないときに、メインＣＰＵ２２０とサブＣＰＵ２２０Ａ，２２０Ｂとの通信を行うことができる。

［第２実施形態］
図４は、第２実施形態に係る電子機器３００の詳細構成を示す図である。図４に示すように、電子機器３００は、メインＣＰＵ３１０と、サブＣＰＵ３２０Ａ，３２０Ｂと、通信線３３０と、制御線３４０とを備える。サブＣＰＵの個数については、第１実施形態と同様に、特に限定されるものではない。なお、第１実施形態の場合と同様に、実際に接続可能なサブＣＰＵ等の個数は、使用するシリアル通信インターフェースの規格によって制約される。

メインＣＰＵ３１０は、端子３１１〜３１５、および電源端子ＶＤＤを含む。端子３１１〜３１５は、サブＣＰＵ３２０Ａ，３２０Ｂと通信を行うための端子である。そのうち、端子３１４は、サブＣＰＵ３２０ＡがＡ／Ｄ変換処理を開始するタイミングを制御するための端子でもある。また、端子３１５は、サブＣＰＵ３２０ＢがＡ／Ｄ変換処理を開始するタイミングを制御するための端子でもある。電源端子ＶＤＤについては、第１実施形態に係る電子機器２００（図２）のものと同様である。

サブＣＰＵ３２０Ａは、端子３２１Ａ〜３２９Ａ、および電源端子ＶＤＤを含む。端子３２１Ａ〜３２５Ａは、メインＣＰＵ３１０と通信を行うための端子である。端子３２５Ａは、メインＣＰＵ３１０からの制御信号を受ける制御端子でもある。端子３２６Ａ〜３２９Ａには、Ａ／Ｄ変換処理を実行する対象であるアナログ信号Ｓ１〜Ｓ４が電子機器３００の外部から入力される。電源端子ＶＤＤについては、メインＣＰＵ３１０のものと同様である。

サブＣＰＵ３２０Ｂは、端子３２１Ｂ〜３２９Ｂ、および電源端子ＶＤＤを含む。端子３２１Ｂ〜３２５Ｂ、および電源端子ＶＤＤについては、サブＣＰＵ３２０Ａの端子３２１Ａ〜３２５Ａおよび電源端子ＶＤＤと同様である。サブＣＰＵ３２０Ｂの端子３２６Ｂ〜３２９Ｂには、Ａ／Ｄ変換処理を実行する対象であるアナログ信号Ｓ５〜Ｓ８が電子機器３００の外部から入力される。

通信線３３０は、メインＣＰＵ３１０とサブＣＰＵ３２０Ａ，３２０Ｂとがシリアル通信を行うための通信信号（ＳＣＫ，ＭＩＳＯ，ＭＯＳＩ，ＳＳ１，ＳＳ２）を伝送する。図４に示す例では、通信信号は、クロック信号ＳＣＫと、データ入力信号ＭＩＳＯと、データ出力信号ＭＯＳＩと、スレーブセレクト信号ＳＳ１，ＳＳ２とを含む。このため、通信線３３０は、クロック信号ＳＣＫを伝送するための第１の通信線３３１と、データ入力信号ＭＩＳＯを伝送するための第２の通信線３３２と、データ出力信号ＭＯＳＩを伝送するための第３の通信線３３３と、スレーブセレクト信号ＳＳ１を伝送するための第４の通信線３３４と、スレーブセレクト信号ＳＳ２を伝送するための第５の通信線３３５とを含む。通信信号としては、たとえばシリアル通信インターフェースの一つであるＳＰＩ（Serial Peripheral Interface）方式における通信信号を用いることができる。その場合、メインＣＰＵ３１０が通信を制御するマスタとなり、サブＣＰＵ３２０Ａ，３２０Ｂがマスタからの命令に従うスレーブとなることができる。

第１の通信線３３１の一方側はメインＣＰＵ３１０の端子３１１に接続される。第１の通信線３３１の他方側は、第１の部分３３１Ａと、第２の部分３３１Ｂとに分岐する。第１の部分３３１ＡはサブＣＰＵ３２０Ａの端子３２１Ａに接続され、第２の部分３３１ＢはサブＣＰＵ３２０Ｂの端子３２１Ｂに接続される。

第２の通信線３３２の一方側はメインＣＰＵ３１０の端子３１２に接続される。第２の通信線３３２の他方側は、第１の部分３３２Ａと、第２の部分３３２Ｂとに分岐する。第１の部分３３２ＡはサブＣＰＵ３２０Ａの端子３２２Ａに接続され、第２の部分３３２ＢはサブＣＰＵ３２０Ｂの端子３２２Ｂに接続される。

第３の通信線３３３の一方側はメインＣＰＵ３１０の端子３１３に接続される。第３の通信線３３３の他方側は、第１の部分３３３Ａと、第２の部分３３３Ｂとに分岐する。第１の部分３３３ＡはサブＣＰＵ３２０Ａの端子３２３Ａに接続され、第２の部分３３３ＢはサブＣＰＵ３２０Ｂの端子３２３Ｂに接続される。

第４の通信線３３４の一方側はメインＣＰＵ３１０の端子３１４に接続される。第４の通信線３３４の他方側は、第１の部分３３４Ａと、第２の部分３３４Ｂとに分岐する。第１の部分３３４ＡはサブＣＰＵ３２０Ａの端子３２４Ａに接続され、第２の部分３３４Ｂは同ＣＰＵの端子３２５Ａに接続される。

第５の通信線３３５の一方側はメインＣＰＵ３１０の端子３１５に接続される。第５の通信線３３５の他方側は、第１の部分３３５Ａと、第２の部分３３５Ｂとに分岐する。第１の部分３３５ＡはサブＣＰＵ３２０Ｂの端子３２４Ｂに接続され、第２の部分３３５Ｂは同ＣＰＵの端子３２５Ｂに接続される。

制御線３４０は、通信信号（ここではクロック信号ＳＣＫ、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩ）の状態に基づいてサブＣＰＵ３２０Ａ，３２０ＢがＡ／Ｄ変換処理を開始するタイミングを指示するための制御信号（ＣＳ１，ＣＳ２）を伝送する。このため、制御線３４０は、制御信号ＣＳ１を伝送するための第１の制御線３４１と、制御信号ＣＳ２を伝送するための第２の制御線３４２を含む。ここで、第２実施形態においては、制御信号ＣＳ１としてスレーブセレクト信号ＳＳ１が用いられ、制御信号ＣＳ２としてスレーブセレクト信号ＳＳ２が用いられる。このため、第１の制御線３４１として第４の通信線３３４の他端側において分岐された第２の部分３３４Ｂが用いられ、第２の制御線３４２として第５の通信線３３５の他端側において分岐された第２の部分３３５Ｂが用いられる。

次に、電子機器３００の動作について説明する。サブＣＰＵ３２０Ａ，３２０ＢのＡ／Ｄ変換処理については、第１実施形態の電子機器２００のサブＣＰＵ２２０Ａ，２２０Ｂと同様である。Ａ／Ｄ変換処理によって変換されたディジタルデータは、適時、通信信号（ここではＳＣＫ，ＭＩＳＯ）によってメインＣＰＵ３１０に送信される。

図５は、電子機器３００の動作を説明するためのタイミングチャートである。図５において、クロック信号ＳＣＫ、データ入力信号ＭＩＳＯ、データ出力信号ＭＯＳＩ、スレーブセレクト信号ＳＳ１，ＳＳ２、およびサブＣＰＵ３２０Ａ、３２０ＢのＡ／Ｄ変換処理のＯＮ・ＯＦＦが示される。スレーブセレクト信号ＳＳ１，ＳＳ２は、制御信号ＣＳ１，ＣＳ２でもある。

図５に示すように、クロック信号ＳＣＫ、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩは、ローレベルＬおよびハイレベルＨの２値の論理レベルを有するディジタル信号である（図5にて、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩには、それぞれローレベルＬとハイレベルＨとが交互に並ぶような単純な一例が示されているが、実際には、通信プロトコルおよび伝送するディジタルデータに応じてローレベルＬとハイレベルＨとが並ぶ。このことは、後述する他のタイミングチャートについても同様である）。データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩは、クロック信号ＳＣＫに同期して、メインＣＰＵ３１０とサブＣＰＵ３２０Ａまたは３２０Ｂのいずれか一方とがディジタルデータを送受信するために使用される。さらに具体的には、データ出力信号ＭＯＳＩは、メインＣＰＵ３１０が出力したディジタルデータをサブＣＰＵ３２０Ａまたは３２０Ｂの何れか一方が内部に取り込むために使用され、データ入力信号ＭＩＳＯは、サブＣＰＵ３２０Ａまたは３２０Ｂの何れか一方が出力したディジタルデータをメインＣＰＵ３１０が内部に取り込むために使用される。データ入力信号ＭＩＳＯとデータ出力信号ＭＯＳＩは、同時に並行して送信することができる。

時刻ｔ０において、サブＣＰＵ３２０Ａ，３２０Ｂは、いずれもＡ／Ｄ変換処理を実行していない（ＯＦＦ）。このとき、各信号の電圧はたとえばハイレベルＨとされる。

はじめに、スレーブセレクト信号ＳＳ１が、ハイレベルＨからローレベルＬに変わる（時刻ｔ４１）。これにより、制御信号ＣＳ１も同様に変わることとなる。この制御は、メインＣＰＵ３１０が端子３１４から出力される電圧を制御することによって行われる。

時刻ｔ４１においてスレーブセレクト信号ＳＳ１（制御信号ＣＳ１）が、ハイレベルＨからローレベルＬに変わることに応じて、メインＣＰＵ３１０からクロック信号ＳＣＫが出力される（時刻ｔ４２）。それとともに、スレーブセレクト信号ＳＳ１によって選択されたサブＣＰＵ３２０Ａがデータ入力信号ＭＩＳＯを出力し、メインＣＰＵ３１０がデータ出力信号ＭＯＳＩを出力する。この制御は、メインＣＰＵ３１０が端子３１１、３１３から出力される電圧を制御するとともに、サブＣＰＵ３２０Ａが端子３２２Ａから出力される電圧を制御することによって行われる。ここでは、スレーブセレクト信号ＳＳ１がローレベルＬである一方でスレーブセレクト信号ＳＳ２はハイレベルＨのままであるため、メインＣＰＵ３１０とサブＣＰＵ３２０Ａとの通信が行われる。

メインＣＰＵ３１０とサブＣＰＵ３２０Ａとの通信によって、種々の情報がやり取りされる。通信が終了すると、クロック信号ＳＣＫ、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩは出されなくなる（時刻ｔ４３）。

時刻ｔ４３においてクロック信号ＳＣＫ、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩが出力されなくなることに応じて、スレーブセレクト信号ＳＳ１がローレベルＬからハイレベルＨに変わる（時刻ｔ４４）。これにより、制御信号ＣＳ１も同様に変わる。

時刻ｔ４４においてスレーブセレクト信号ＳＳ１（制御信号ＣＳ１）がローレベルＬからハイレベルＨに変わることに応じて、サブＣＰＵ３２０Ａは、Ａ／Ｄ変換処理を開始する（時刻ｔ４５：ＯＮ）。すなわち、スレーブセレクト信号ＳＳ１（制御信号ＣＳ１）のローレベルＬからハイレベルＨへの変化によって、サブＣＰＵ３２０ＡがＡ／Ｄ変換処理を開始するタイミングがメインＣＰＵ３１０によって指示される。

その後、サブＣＰＵ３２０ＡのＡ／Ｄ変換処理が完了する（時刻ｔ４６：ＯＦＦ）。

次に、スレーブセレクト信号ＳＳ２が、ハイレベルＨからローレベルＬに変わる（時刻ｔ５１）。この制御は、メインＣＰＵ３１０が端子３１５から出力される電圧を制御することによって行われる。

時刻ｔ５１においてスレーブセレクト信号ＳＳ２がローレベルＬに変わることに応じて、メインＣＰＵ３１０からクロック信号ＳＣＫとデータ出力信号ＭＯＳＩが出力され、サブＣＰＵ３２０Ｂからデータ入力信号ＭＩＳＯが出力される（時刻ｔ５２）。ここでは、スレーブセレクト信号ＳＳ１はハイレベルＨである一方でスレーブセレクト信号ＳＳ２がローレベルＬとなるので、メインＣＰＵ３１０とサブＣＰＵ３２０Ｂとの通信が行われる。

メインＣＰＵ３１０とサブＣＰＵ３２０Ｂとの通信が終了すると、クロック信号ＳＣＫ、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩは出力されなくなる（時刻ｔ５３）。

時刻ｔ５３においてクロック信号ＳＣＫ、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩが出力されなくなることに応じて、スレーブセレクト信号ＳＳ２（制御信号ＣＳ２）がローレベルＬからハイレベルＨに変わる（時刻ｔ５４）。

時刻ｔ５４においてスレーブセレクト信号ＳＳ２（制御信号ＣＳ２）がローレベルＬからハイレベルＨに変わることに応じて、サブＣＰＵ３２０Ｂは、Ａ／Ｄ変換処理を開始する（時刻ｔ５５：ＯＮ）。すなわち、スレーブセレクト信号ＳＳ２（制御信号ＣＳ２）のローレベルＬからハイレベルＨへの変化によって、サブＣＰＵ３２０ＢがＡ／Ｄ変換処理を開始するタイミングがメインＣＰＵ３１０によって指示される。

その後、サブＣＰＵ３２０ＢのＡ／Ｄ変換処理が完了する（時刻ｔ５６：ＯＦＦ）。

時刻ｔ６１およびｔ６２において時刻ｔ４１およびｔ４２と同様の動作が行われ、上述の処理が繰り返される。

以上説明した図５に示すタイミングチャートの特徴の一つとして、たとえば時刻ｔ４３においてクロック信号ＳＣＫ、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩが出力されなくなることに応じて、スレーブセレクト信号ＳＳ１がローレベルＬからハイレベルＨに変わることである（時刻ｔ４４）。このスレーブセレクト信号ＳＳ１の変化はＳＰＩ方式の制御において行われるものであり、本実施形態では、ＳＰＩ方式におけるスレーブセレクト信号ＳＳ１の変化をそのまま利用することによって、制御信号ＣＳ１の機能を実現することができる。スレーブセレクト信号ＳＳ２および制御信号ＣＳ２についても同様である。なお、上記では、スレーブセレクト信号ＳＳ１をローレベルＬからハイレベルＨに変化させることによって、サブＣＰＵ３２０Ａ，３２０ＢがＡ／Ｄ変換処理を行なうタイミングをメインＣＰＵ３１０から指示するとしたが、もしも、スレーブセレクト信号ＳＳ１が極性を反転して使用される場合には、ハイレベルＨからローレベルＬに変化させることによって同様にタイミングの指示を行ってもよい。

以上説明した電子機器３００では、第１実施形態に係る電子機器２００と同様の作用効果を奏する。さらに、電子機器３００においては、ＳＰＩ方式におけるスレーブセレクト信号ＳＳ１，ＳＳ２を、サブＣＰＵ３２０Ａ，３２０ＢがＡ／Ｄ変換処理を開始するタイミングを指示するための制御信号ＣＳ１，ＣＳ２として利用することができる。これにより、メインＣＰＵ３１０側においては、スレーブセレクト信号ＳＳ１，ＳＳ２を発生するための端子３１４，３１５があれば、制御信号ＣＳ１，ＣＳ２を発生するための端子を別途設ける必要がないので構成が簡素化される。また、制御信号ＣＳ１，ＣＳ２を発生させるために別途ソフトウェアを構成する必要もない。

[第３実施形態]
図６は、第３実施形態に係る電子機器４００の詳細構成を示す図である。電子機器４００は、電子機器２００（図２）と比較して、各要素の接続関係において相違する。

具体的に、電子機器４００においては、第１の制御線２４１の一端側および第２の制御線２４２の一端側は、メインＣＰＵ２１０の端子２１３に共通に接続される。電子機器４００において、メインＣＰＵ２１０の端子２１３は、サブＣＰＵ２２０Ａ，２２０ＢがＡ/Ｄ変換処理を開始するタイミングを制御するための端子である。すなわち、サブＣＰＵ２２０Ａ，２２０ＢのＡ/Ｄ変換処理のタイミングを制御するための信号として、制御信号ＣＳ１が共通に用いられる。

図７は、電子機器４００の動作を説明するためのタイミングチャートである。電子機器４００の動作は、電子機器２００の動作（図３）と比較して、とくに、制御信号ＣＳ１のレベルが遷移するタイミング、およびサブＣＰＵ２２０Ａ，２２０Ｂによって実行されるＡ/Ｄ変換処理のタイミングにおいて異なる。

具体的に、時刻ｔ１４において制御信号ＣＳ１がローレベルＬからハイレベルＨに変わることに応じて、サブＣＰＵ２２０Ａ，２２０ＢがいずれもＡ/Ｄ変換処理を開始する（時刻ｔ１５：ＯＮ）。その後、サブＣＰＵ２２０Ａ，２２０ＢのＡ/Ｄ変換処理が完了する（時刻ｔ１６：ＯＦＦ）。なお、サブＣＰＵ２２０ＡのＡ/Ｄ変換処理が完了するタイミングとサブＣＰＵ２２０ＢのＡ/Ｄ変換処理が完了するタイミングとは異なっていてもよい。

また、時刻ｔ２１において、制御信号ＣＳ１は、ハイレベルＨからローレベルＬに変わる。そして、時刻ｔ２２から時刻ｔ２３において、クロック信号ＳＣＬおよびデータ信号ＳＤＡによって、メインＣＰＵ２１０とサブＣＰＵ２２０Ｂとの通信が行われる。なお、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ、２２０Ｂとの通信は、サブＣＰＵ２２０Ａと２２０Ｂとが交互に行わなくても良く、いずれか一方が複数回続けて通信した後で他方が通信をしても良いし、特には制約はない。また、例えば、時刻ｔ２２から時刻ｔ２３において、サブＣＰＵ２２０Ａと２２０Ｂとが順番にメインＣＰＵ２１０と通信を行っても良い。

さらに、時刻ｔ２４において制御信号ＣＳ１がローレベルＬからハイレベルＨに変わることに応じて、サブＣＰＵ２２０Ａ，２２０ＢがいずれもＡ/Ｄ変換処理を開始する（時刻ｔ２５：ＯＮ）。その後、サブＣＰＵ２２０Ａ，２２０ＢのＡ/Ｄ変換処理が完了する（時刻ｔ２６：ＯＦＦ）。

以上説明した電子機器４００では、第１実施形態に係る電子機器２００と同様の作用効果を奏する。さらに、電子機器４００においては、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ，２２０Ｂとの通信が行われていないときに、２つのサブＣＰＵ２２０Ａ，２２０Ｂが同時（並列）にＡ/Ｄ変換処理を実行する。これにより、より多くのＡ/Ｄ変換処理を実行することが可能になる。

[第４実施形態]
図８は、第４実施形態に係る電子機器５００の詳細構成を示す図である。電子機器５００は、電子機器３００（図４）と比較して、論理回路３５０をさらに含む点、および各要素の接続関係において相違する。

論理回路３５０は、ＡＮＤ回路である。論理回路３５０の入力側には、２値の論理レベルの一方（ローレベルＬまたはハイレベルＨ）が入力される。論理回路３５０は、入力された論理レベルに対応する論理レベルを、出力側から出力する。具体的に、論理回路３５０の入力側に入力された各論理レベルがいずれもハイレベルＨの場合には、論理回路３５０はハイレベルＨを出力する。そうでない場合には、論理回路３５０はローレベルＬを出力する。論理回路３５０の構成は特に限定されるものでないが、たとえば、ＦＥＴ（Field Effect Transistor）などの能動素子および抵抗などの受動素子を組み合わせることによって構成される。

電子機器５００において、第４の通信線３３４の他方側において分岐された第２の部分３３４Ｂは、論理回路３５０の入力側に接続される。また、第５の通信線３３５の他方側において分岐された第２の部分３３５Ｂも、論理回路３５０の入力側に接続される。論理回路３５０の出力側は、サブＣＰＵ３２０Ａの端子３２５ＡおよびサブＣＰＵ３２０Ｂの端子３２５Ｂに接続される。

図９は、電子機器５００の動作を説明するためのタイミングチャートである。図５において、論理回路３５０の出力が、ＳＳ１・ＳＳ２として示される。電子機器５００の動作は、電子機器３００の動作（図５）と比較して、とくに、サブＣＰＵ３２０Ａ，３２０Ｂによって実行されるＡ/Ｄ変換処理のタイミングにおいて異なる。

具体的に、時刻ｔ４４においてスレーブセレクト信号ＳＳ１がローレベルＬからハイレベルＨに変わることに応じて、論理回路３５０の出力（ＳＳ１・ＳＳ２）は、ハイレベルＨに変わる。これにより、サブＣＰＵ３２０Ａ，３２０ＢがいずれもＡ/Ｄ変換処理を開始する（時刻ｔ４５：ＯＮ）。その後、サブＣＰＵ３２０Ａ，３２０ＢのＡ/Ｄ変換処理が完了する（時刻ｔ４６：ＯＦＦ）。なお、サブＣＰＵ３２０ＡのＡ/Ｄ変換処理が完了するタイミングとサブＣＰＵ３２０ＢのＡ/Ｄ変換処理が完了するタイミングとは異なっていてもよい。

また、時刻ｔ５１においてスレーブセレクト信号ＳＳ２がハイレベルＨからローレベルＬに変わることに応じて、論理回路３５０の出力（ＳＳ１・ＳＳ２）は、ローレベルＬに変わる。そして、時刻ｔ５２から時刻ｔ５３において、クロック信号ＳＣＫ、データ入力信号ＭＩＳＯおよびデータ出力信号ＭＯＳＩによって、メインＣＰＵ３１０とサブＣＰＵ３２０Ｂとの通信が行われる（上述したように、メインＣＰＵ３１０はサブＣＰＵ３２０Ａと通信しても良く、メインＣＰＵ３１０とサブＣＰＵ３２０Ａ，３２０Ｂとの通信について順番や回数は自由に選択して良い）。

さらに、時刻ｔ５４においてスレーブセレクト信号ＳＳ２がローレベルＬからハイレベルＨに変わることに応じて、論理回路３５０の出力（ＳＳ１・ＳＳ２）は、ハイレベルＨに変わる。これにより、サブＣＰＵ３２０Ａ，３２０ＢがいずれもＡ/Ｄ変換処理を開始する（時刻ｔ５５：ＯＮ）。その後、サブＣＰＵ３２０Ａ，３２０ＢのＡ/Ｄ変換処理が完了する（時刻ｔ５６：ＯＦＦ）。

以上説明した電子機器５００では、第２実施形態に係る電子機器５００と同様の作用効果を奏する。さらに、電子機器５００においては、メインＣＰＵ３１０とサブＣＰＵ３２０Ａ，３２０Ｂとの通信が行われていないときに、２つのサブＣＰＵ３２０Ａ，３２０Ｂが同時（並列）にＡ/Ｄ変換処理を実行する。これにより、より多くのＡ/Ｄ変換処理を実行することが可能になる。

最後に、数値例について説明する。通信線２３０，３３０（図２、図４など）によって伝送される通信信号として、たとえば数百ｋＨｚから数ＭＨｚのディジタル信号を用いることができる。このような周波数範囲のディジタル信号を用いたシリアル通信としては、先に述べたＩ２ＣやＳＰＩなどがある。

ここで、一例として、Ｉ２Ｃ方式において周波数４００ｋＨｚのディジタル信号によってシリアル通信を行う場合について考える。たとえば、１回の通信において、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ（図２）との間で１０バイト程度のデータ転送が行われる場合、１回の通信に要する時間はたとえば２５０μｓｅｃあれば足りる。一方、上記にて説明した通り、電子機器２００は光トランシーバ１Ａの各要素の動作に係る種々のアナログ量を監視し、それによってそれら各要素の制御を行うが、それは、サブＣＰＵ２２０Ａ、２２０Ｂが種々のアナログ量をＡ／Ｄ変換処理によってディジタルデータに変換し、変換されたディジタルデータに基づいてメインＣＰＵ２１０が各要素の動作状態を監視して各要素の動作を制御し、必要に応じて各要素で起きた異常を検出してホストＣＰＵ７に知らせたり、各要素の動作状態に関する情報を送信したりする。例えば、このような複数のアナログ量のＡ／Ｄ変換処理、ディジタルデータに基づく動作状態の監視、各要素の制御、およびホストＣＰＵ７との通信等を時分割方式にて行う場合に、それらの電子機器２００の行う一連の処理は、たとえば、１０ｍｓｅｃ程度の時間内で行うことができる。そこで、電子機器２００は通常動作時に一連の処理を１０ｍｓｅｃの周期で行うと考えることにする。１周期の内、通常、サブＣＰＵ２２０Ａ（あるいは２２０Ｂ）が１回のＡ／Ｄ変換処理に要する時間は１０μｓｅｃに満たない。そのため、サブＣＰＵ２２０ＡがＡ／Ｄ変換処理を開始したときには、その後１０μｓｅｃの間にメインＣＰＵ２１０と通信を行わないようにすれば、そのＡ／Ｄ変換処理が実行されているときに通信信号の影響によるＡ／Ｄ変換精度の劣化が発生することを回避することができる。このような制御においては、一連の処理の周期（１０ｍｓｅｃ）の間に、メインＣＰＵ２１０とサブＣＰＵ２２０Ａとの間で、たとえば３８０バイト（＝１０ｍｓｅｃ／（（２５０μｓｅｃ＋１０μｓｅｃ）×１０バイト）のＡ／Ｄ変換によるディジタルデータ伝送が可能である。サブＣＰＵ２２０ＡだけでなくサブＣＰＵ２２０Ｂを含む構成であれば、その半分の量のデータ転送が、メインＣＰＵ２１０とサブＣＰＵ２２０Ａ，２２０Ｂとの間で可能である。そのようなデータ量は、監視情報のやり取りに十分な量と考えられる。このため、１０ｍｓｅｃの間に、複数のアナログ量を対象として複数回のＡ／Ｄ変換処理を実行することが十分に可能である。通信速度を向上させてさらに多くのデータ伝送を可能とすれば、Ａ／Ｄ変換処理の回数を増やすこともできる。たとえば、図２に示す構成においては、サブＣＰＵ２２０Ａ，２２０Ｂによって最大で８個のアナログ信号Ｓ１〜Ｓ８に対してＡ／Ｄ変換処理を実行できるが、サブＣＰＵの端子を増やしたり、サブＣＰＵの数を増やすことによって、それよりも多い数のアナログ信号に対してＡ／Ｄ変換処理を実行できるようにすることも可能である。

以上では、各実施形態に係る電子機器が光トランシーバに適用される点を例に挙げて説明したが、電子機器の用途は特に限定されるものではない。各実施形態に係る電子機器は、微弱なアナログ信号が扱われる技術分野（たとえば計測器や各種のセンサを利用した機器）に好適に用いることができる。

１Ａ…光トランシーバ、７…ホストＣＰＵ、１０１…光送信部、１０３…駆動部、１０５…増幅部、１０７…光受信部、２００，３００，４００，５００…電子機器、２１０，３１０…メインＣＰＵ、２２０Ａ，２２０Ｂ，３２０Ａ，３２０Ｂ…サブＣＰＵ、２３０，３３０…通信線、２４０，３４０…制御線。

Claims

複数のディジタルデータの処理を行うとともに、前記複数のディジタルデータの処理に応じて制御信号を出力する主制御部と、
外部から入力されたアナログ信号のＡ／Ｄ変換処理を前記制御信号によって指示されたタイミングに応じて開始し、前記Ａ／Ｄ変換処理が終了した後に前記Ａ／Ｄ変換処理によって生成されたディジタルデータを前記主制御部と接続された通信線を介して前記主制御部に伝送する副制御部と、
を備え、
前記副制御部は、前記通信線において通信信号が発生していないときに前記Ａ／Ｄ変換処理を実行する、
電子機器。
前記制御信号は、前記主制御部と前記副制御部とに電気的に接続される制御信号線を介して前記主制御部から前記副制御部へ伝送される、
請求項１に記載の電子機器。
前記制御信号は、２値の論理レベルを有し、
前記主制御部は、前記制御信号が前記２値の論理レベルの一方であるときにのみ、前記副制御部と前記通信線を介して通信を行い、
前記副制御部は、前記制御信号が前記２値の論理レベルの他方であるときにのみ、前記Ａ／Ｄ変換処理を実行する、
請求項１または２に記載の電子機器。
前記主制御部は、前記制御信号を前記２値の論理レベルの一方から前記２値の論理レベルの他方に遷移させることによって前記副制御部に前記Ａ／Ｄ変換処理を開始するタイミングを指示する、
請求項３に記載の電子機器。
前記主制御部は、シリアル通信方式によって前記通信線を介して前記副制御部と通信を行う、
請求項１〜４のいずれか１項に記載の電子機器。
前記シリアル通信方式は、ＳＰＩ方式であり、
前記制御信号は、前記ＳＰＩ方式におけるスレーブセレクト信号である、
請求項５に記載の電子機器。
前記電子機器は、光トランシーバ内に搭載され、
前記Ａ／Ｄ変換処理の対象は、前記光トランシーバに含まれる光送信部および光受信部のうち少なくともいずれかの部分におけるアナログ量である、
請求項１〜６のいずれか１項に記載の電子機器。