JPH0683760A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 迅速なデータ転送処理を行うことのできるデ
ータ転送装置を提供することを目的とする。 【構成】 少なくともプログラムメモリと、データメモ
リと、上記プログラムメモリ及びデータメモリを用いて
演算処理を実行するＣＰＵとからなり、システムに用い
られるデータメモリのデータを周辺装置へ直接に転送す
るデータ転送装置であって、ＣＰＵがデータメモリをア
クセスしているか否かを検出する検出手段と、検出手段
が、ＣＰＵがデータメモリをアクセスしていないことを
検出している期間中に、データメモリからデータを読出
し、該データを一時的に記憶する記憶手段と、記憶手段
に記憶されているデータを読み出し、周辺装置へ転送す
る転送手段を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１チップマイクロコン
ピュータにおけるメモリデータの転送装置にかかる。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来、
データメモリからデータをＣＰＵを介さずに周辺装置に
転送する際、もしくは周辺装置からデータをＣＰＵを介
さずにデータメモリに転送する際には、データ転送は、
ＣＰＵがバスにアクセスしない状態で実行していた。

【０００３】このため、データ転送中は、データメモリ
を用いた演算処理がされないこととなり、演算処理時間
の長時間化を招いていた。

【０００４】本発明は、従来よりも迅速なデータ転送処
理が実行可能なデータ転送装置を提供することを目的と
する。

【０００５】

【問題を解決するための手段】請求項１に記載されたデ
ータ転送装置は、少なくともプログラムメモリと、デー
タメモリと、上記プログラムメモリ及びデータメモリを
用いて演算処理を実行するＣＰＵとからなり、システム
に用いられるデータメモリのデータを周辺装置へ直接に
転送するデータ転送装置であって、ＣＰＵがデータメモ
リをアクセスしているか否かを検出する検出手段と、検
出手段が、ＣＰＵがデータメモリをアクセスしていない
ことを検出している期間中に、データメモリからデータ
を読出し、該データを一時的に記憶する記憶手段と、記
憶手段に記憶されているデータを読み出し、周辺装置へ
転送する転送手段を備える。

【０００６】請求項２に記載されたデータ転送装置は、
少なくともプログラムメモリと、データメモリと、上記
プログラムメモリ及びデータメモリを用いて演算処理を
実行するＣＰＵとからなり、システムに用いられる周辺
装置からのデータをデータメモリへ直接に転送するデー
タ転送装置であって、ＣＰＵがデータメモリをアクセス
しているか否かを検出する検出手段と、周辺装置からデ
ータを読み出し、該データを一時的に記憶する記憶手段
と、検出手段が、ＣＰＵがデータメモリをアクセスして
いないことを検出している期間中に、記憶手段に記憶さ
れているデータを読み出し、データメモリに転送する転
送手段を備える。

【０００７】請求項３に記載されたデータ転送装置は、
少なくともプログラムメモリと、データメモリと、上記
プログラムメモリ及びデータメモリを用いて演算処理を
実行するＣＰＵとからなり、上記データメモリと周辺装
置との間でシステムに用いられるデータを直接に転送す
るデータ転送装置であって、ＣＰＵがデータメモリをア
クセスしているか否かを検出する検出手段と、検出手段
が、ＣＰＵがデータメモリをアクセスしていないことを
検出している期間中に、データメモリからデータを読出
し、該データを一時的に記憶する第１記憶手段と、第１
記憶手段に記憶されているデータを読み出し、周辺装置
へ転送する第１転送手段と、周辺装置からデータを読み
出し、該データを一時的に記憶する第２記憶手段と、検
出手段が、ＣＰＵがデータメモリをアクセスしていない
ことを検出している期間中に、第２記憶手段に記憶され
ているデータを読み出し、データメモリに転送する第２
転送手段と、上記第１転送手段と第２転送手段を切り替
えて実行する切換手段とを備える。

【０００８】

【作用】請求項１に記載されたデータ転送装置では、検
出手段が、ＣＰＵがデータメモリをアクセスしていない
ことを検出している期間中に、記憶手段によって、デー
タメモリからデータを読み出し、これを一時的に記憶す
る。転送手段により、記憶手段に記憶されているデータ
を読み出し、これを周辺装置へ転送する。

【０００９】請求項２に記載されたデータ転送装置で
は、検出手段が、記憶手段によって、周辺装置からデー
タを読み出し、該データを一時的に記憶する。次に検出
手段が、ＣＰＵがデータメモリをアクセスしていないこ
とを検出している期間中に、転送手段により、記憶手段
に記憶されているデータを読み出し、これをデータメモ
リに転送する。

【００１０】請求項３に記載されたデータ転送装置で
は、切換手段により第１転送手段の実行が行われる場合
には、検出手段が、ＣＰＵがデータメモリをアクセスし
ていないことを検出している期間中に、第１記憶手段に
よって、データメモリからデータを読み出し、これを一
時的に記憶する。第１転送手段により、第１記憶手段に
記憶されているデータを読み出し、これを周辺装置へ転
送する。また、切換手段により第２転送手段が実行が行
われる場合には、第２記憶手段によって、周辺装置から
データを読み出し、該データを一時的に記憶する。次に
検出手段が、ＣＰＵがデータメモリをアクセスしていな
いことを検出している期間中に、第２転送手段により、
第２記憶手段に記憶されているデータを読み出し、これ
をデータメモリに転送する。

【００１１】

【実施例】本発明のデータ転送装置は、データメモリか
ら周辺装置への第１のデータ転送処理と、周辺装置から
データメモリへの第２のデータ転送処理を選択的に切り
替えて実行することが可能である。

【００１２】図１は、第１及び第２のデータ転送処理を
選択的に切り替えて実行することのできるデータ転送装
置のシステムブロック図である。本データ転送装置は、
大きく２つのパート、即ち、ＣＰＵ側のパートと、デー
タ転送処理側のパートに分けられる。上記ＣＰＵ側のパ
ートは、ＣＰＵ１と、アドレスデコーダ２と、プログラ
ムメモリ３と、データメモリ６から構成される。上記デ
ータ転送処理側のパートは、ＤＭＡアドレスカウンタ７
と、ＤＭＡ制御部８と、データラッチ９〜１１及び１５
〜１７と、出力切換部１２と、周辺装置１３と、入力切
換部１４と、ライト信号切換部１８と、データメモリ６
から構成される。ここで、上記データメモリ６は、ＣＰ
Ｕ１によるデータ転送処理に用いられると共に、ＤＭＡ
制御部８によるデータ転送処理に用いられるため、上記
２つのパート双方に共通する。また、ＣＰＵ１とＤＭＡ
制御部８とは、外部から入力されるシステムクロック信
号ＳＣに同期して動作する。

【００１３】図１のシステムブロック図は、後に説明す
る第１のデータ転送処理において必要な各機能ブロック
（図２参照）に、さらに、後に説明する第２のデータ転
送処理で必要な機能ブロック（図４参照）を追加し、第
１のデータ転送処理と第２のデータ転送処理とを選択す
るために、アドレスデコーダ２と、ＤＭＡアドレスカウ
ンタ７及びＤＭＡ制御部８とをそれぞれ回線で接続した
ものである。アドレスデコーダ２からは、ＡＣsel信号
がＤＭＡアドレスカウンタ７に出力されると共に、ＤＭ
Ａsel信号がＤＭＡ制御部８に出力される。ここで、上
記ＡＣsel信号は、ＤＭＡアドレスカウンタ７から出力
されるアドレスの値を、第１のデータ転送処理の場合と
第２のデータ転送処理の場合とで切り替えるための信号
である。また、上記ＤＭＡsel信号は、ＤＭＡ制御部８
から出力されるＤＭＡタイミング信号の出力先を、第１
のデータ転送処理の場合には、出力切換部１２及び周辺
装置１３とする一方、第２のデータ転送処理の場合に
は、周辺装置１３とする信号である。

【００１４】データ転送装置は、これら２つの信号を用
いることで、ＤＭＡアドレスカウンタ７が出力するアド
レスの値、及びＤＭＡ制御部８の動作を操作することが
できる。

【００１５】本発明のデータ転送処理は、従来と異な
り、データを転送する際に、ＣＰＵ１の動作に影響を与
えない。即ち、ＣＰＵ側の動作は、データ転送処理側の
動作に対して独立している。しかしながら一方で、デー
タ転送処理側の各装置は、常にＣＰＵ１の動作を監視
し、ＣＰＵ１がデータメモリ６以外の装置に対してアク
セスしている期間を利用して、データメモリ６と周辺装
置１３間のデータの転送処理を実行する。

【００１６】より具体的には、第１のデータ転送処理に
おいては、ＣＰＵ１が、データメモリ以外の装置、例え
ばプログラムメモリ３をアクセスしている期間に、デー
タメモリ６からデータを読み出し、データ処理側に備え
られる複数のデータラッチ９〜１１に順次格納する。次
にＣＰＵ１が、データメモリ６をアクセスしている期間
に、上記複数のデータラッチ９〜１１に格納されている
各データを出力切換部１２によって順番に、周辺装置１
３に出力する。

【００１７】また、第２のデータ転送処理においては、
周辺装置１３からデータを読み出し、データ処理側に備
えられている複数のデータラッチ１５〜１７に順次格納
する。次にＣＰＵ１がデータメモリ６以外の装置、例え
ばプログラムメモリをアクセスしている期間に、上記複
数のデータラッチに格納されたデータを入力切換部１４
によって順番に、データメモリ６へ入力する。

【００１８】第１のデータ転送処理及び第２のデータ転
送処理について、以下の順で詳細に説明する。第１のデ
ータ転送処理と第２のデータ転送処理との切換の説明
は、その後に行う。 （１）データメモリから周辺装置へのデータ転送（第１
のデータ転送処理） <1-1>第１のデータ転送処理の詳細な説明 <1-2>タイミング制御 （２）周辺装置からデータメモリへのデータ転送（第２
のデータ転送処理） <2-1>第２のデータ転送処理の詳細な説明 <2-2>タイミング制御 （３）第１のデータ転送処理と第２のデータ転送処理と
の切換

【００１９】（１）データメモリから周辺装置へのデー
タ転送（第１のデータ転送処理） <1-1>第１のデータ転送処理の詳細な説明 図２は、本発明のデータ転送装置が実行する第１のデー
タ転送処理に必要な各機能ブロックを、図１に示したシ
ステムブロック図から抽出した図である。

【００２０】第１のデータ転送処理では、ＣＰＵ１と、
ＤＭＡアドレスを出力するアドレスデコーダ２と、プロ
グラムメモリ３と、アドレスバス切換部４と、データバ
ス切換部５と、データメモリ６と、ＤＭＡアドレスカウ
ンタ７と、データラッチ９〜１１と、上記データラッチ
９〜１１の出力を、所定のタイミングで順次切り換え、
連続するＤＭＡ出力データＤＯを形成して周辺装置１３
へ出力する出力切換部１２と、周辺装置１３と、ＤＭＡ
アドレスカウンタ７にカウンタ信号Ｋを出力し、上記デ
ータラッチ９〜１１にラッチ信号ＬＴ１〜３を出力し、
出力切換部１２及び周辺装置１３にＤＭＡタイミング信
号ＤＴを出力するＤＭＡ制御部８とから構成されるシス
テムを用いる。

【００２１】前に述べたように本データ転送装置におい
て、ＣＰＵ１は、データ転送処理側の装置とは独立して
動作する。従って、ＣＰＵ１は、データ転送処理側の各
装置の動作に影響されずにプログラムメモリ３と、デー
タメモリ６とを任意にアクセスし、所定の演算処理を実
行する。

【００２２】アドレスデコーダ２は、ＣＰＵ１の動作を
常に監視し、ＣＰＵ１がプログラムメモリ３をアクセス
する際には、プログラムメモリ３に”Ｈ”のプログラム
メモリセレクト信号ＰＳを出力すると共に、アドレスバ
ス切換部４，データバス切換部５及びＤＭＡ制御部８
に、”Ｌ”のデータメモリセレクト信号ＤＳを出力す
る。また、アドレスデコーダ２は、ＣＰＵ１がデータメ
モリ６をアクセスする際には、プログラムメモリ３に”
Ｌ”のプログラムメモリセレクト信号ＰＳを出力すると
共に、アドレスバス切換部４，データバス切換部５及び
ＤＭＡ制御部８に、”Ｈ”のデータメモリセレクト信号
ＤＳを出力する。

【００２３】プログラムメモリ３は、ＣＰＵ１からアク
セスされた場合、ＣＰＵデータバスを介して、ＣＰＵ１
の所定のアドレスに、プログラムデータを出力する。

【００２４】アドレスバス切換部４は、アドレスデコー
ダ２から”Ｈ”のデータメモリセレクト信号ＤＳが入力
された場合、ＣＰＵアドレスバスとデータメモリアドレ
スバスとを接続する。また、アドレスバス切換部４は、
アドレスデコーダ２から”Ｌ”のデータメモリセレクト
信号ＤＳが入力された場合、ＤＭＡアドレスバスとデー
タメモリアドレスバスとを接続する。

【００２５】データバス切換部５は、アドレスデコーダ
２から”Ｈ”のデータメモリセレクト信号ＤＳが入力さ
れた場合、ＣＰＵデータバスとデータメモリデータバス
とを接続する。また、アドレスバス切換部４は、アドレ
スデコーダ２から”Ｌ”のデータメモリセレクト信号Ｄ
Ｓが入力された場合、ＤＭＡデータバスとデータメモリ
データバスとを接続する。

【００２６】データメモリ６は、データメモリアドレス
バスから入力されるアドレスに格納しているデータをデ
ータメモリデータバスに出力する。

【００２７】ＤＭＡアドレスカウンタ７は、ＤＭＡ制御
部８から出力されるカウント信号Ｋにより設定されるア
ドレスをＤＭＡアドレスバスに出力する。

【００２８】ＤＭＡ制御部８は、ＤＭＡアドレスカウン
タ７に所定のタイミングでカウント信号Ｋを出力する。
また、データラッチ９〜１１に所定のタイミングでラッ
チ信号ＬＴ１〜３を出力する。また更に、ＤＭＡ制御部
８は、出力切換部１２及び周辺装置１３にシステムクロ
ック信号ＳＣの４分周期からなるＤＭＡタイミング信号
ＤＴを出力する。

【００２９】データラッチ９〜１１は、ＤＭＡ制御部８
からのラッチ信号ＬＴ１〜３の入力に応じてデータメモ
リ６からＤＭＡデータバスを介して入力されるデータを
一時的に格納し、順次出力切換部１２に出力する。

【００３０】出力切換部１２は、ＤＭＡタイミング信号
ＤＴの１周期毎に順次、データラッチ９〜１１に格納さ
れたデータを、ＤＭＡ出力データＤＯとして周辺装置１
３に出力する。

【００３１】次に、第１のデータ転送処理について詳細
に説明する。ＣＰＵ１及びＤＭＡ制御部８は、システム
クロック信号ＳＣに同期して動作する。ＣＰＵ１が、Ｃ
ＰＵアドレスバスを介してプログラムメモリ３をアクセ
スする際、アドレスデコーダ２からは、”Ｈ”のプログ
ラムセレクト信号ＰＳがプログラムメモリ３に出力され
る。

【００３２】”Ｈ”の信号ＰＳを受けたプログラムメモ
リ３は、動作を開始し、ＣＰＵアドレスバスを介して入
力されるアドレスに格納されているプログラムデータを
ＣＰＵデータバスを介してＣＰＵ１に出力する。この期
間中、ＣＰＵ１は、データメモリ６とはアクセスしな
い。そこで、この期間を利用してデータメモリ６と周辺
装置１３とを接続し、データメモリ６から周辺装置１３
への第１のデータ転送処理を実行する。

【００３３】まず、ＤＭＡアドレスカウンタ７は、ＤＭ
Ａ制御部８からのカウンタ信号Ｋにより設定されたアド
レスをＤＭＡアドレスバス及びアドレスバス切換部４を
介してデータメモリ６に入力する。アドレスの入力され
たデータメモリ６は、該アドレスに格納しているデータ
をデータバス切換部５を介してＤＭＡデータバスに出力
する。ここで、データメモリ６からＤＭＡデータバスに
出力されたデータは、データラッチ９，１０もしくは１
１に格納される。なお、ＤＭＡ制御部８からはラッチ信
号が、ＣＰＵ１がプログラムメモリ３をアクセスする際
のシステムクロックＳＣの立ち上がりタイミングに同期
してＬＴ１，ＬＴ２，ＬＴ３の順に繰り返し出力される
（図３のタイムチャート参照）。データラッチ９，１０
もしくは１１に格納されたデータは、出力切換部１２で
連続するＤＭＡ出力データＤＯとされ、周辺装置１３に
出力される。

【００３４】一方、ＣＰＵ１が、データメモリ６のデー
タを読み取る際、ＣＰＵ１は、ＣＰＵアドレスバス及び
アドレスバス切換部４を介してデータメモリ６をアクセ
スし、読み取るべきデータをデータバス５を介してＣＰ
Ｕデータバスに出力する。この期間、ＤＭＡ制御部８
は、ＤＭＡアドレスカウンタ７にカウンタ信号Ｋを出力
せずにＤＭＡアドレスカウンタ７に設定したアドレスの
値を保持する。

【００３５】このようにして第１のデータ転送処理で
は、ＣＰＵ１がプログラムメモリ３をアクセスしている
期間を利用してデータメモリ６からデータを周辺装置１
３に読み出し、転送する。このため、ＣＰＵ１の演算処
理動作に影響を及ぼすことなく、迅速なデータ転送処理
を実行することが可能となる。

【００３６】<1-2>データ転送処理のタイミング制御 図３は、第１のデータ転送処理において、各機能ブロッ
クから出力される信号のタイムチャートを示す図であ
る。以下に、該タイムチャートを用いて、前記した第１
のデータ転送処理についての説明を行う。

【００３７】タイミングａ及びｂ期間において、ＣＰＵ
１は、プログラムメモリ３をアクセスするため、ＣＰＵ
アドレスバスにプログラムメモリ３のアドレスを出力す
る。この時、アドレスデコーダ２からは、”Ｈ”のプロ
グラムメモリセレクト信号ＰＳがプログラムメモリ３に
出力されると共に、”Ｌ”のデータメモリセレクト信号
がアドレスバス切換部４，データバス切換部５及びＤＭ
Ａ制御部８に出力される。

【００３８】データメモリセレクト信号ＤＳが”Ｌ”で
あるため、データ転送処理が可能であるのでアドレスバ
ス切換部４は、データメモリアドレスバスをＤＭＡアド
レスバスと接続する。また、データバス切換部５は、デ
ータメモリデータバスとＤＭＡデータバスと接続する。

【００３９】タイミングａ期間では、ＤＭＡアドレスカ
ウンタ７からＤＭＡアドレスｎが出力され、データメモ
リアドレスバスを介してデータメモリ６に入力される。
データメモリ６は、該ＤＭＡアドレスｎ番地に格納され
るデータの内容をデータメモリデータバスを介してＤＭ
Ａデータバスに出力する。

【００４０】ＤＭＡ制御部８は、ＣＰＵ１がプログラム
メモリ３をアクセスする際のシステムクロックの立ち上
がりタイミングに同期してデータラッチ信号ＬＴ１をデ
ータラッチ９に出力する。ラッチ信号ＬＴ１の入力され
たデータラッチ９では、データメモリ６からＤＭＡデー
タバスに入力されたアドレスｎ番地のデータを格納す
る。ＤＭＡ制御部８は、タイミングａ期間の終端、即
ち、システムクロックＳＣの立ち下がりタイミングと同
期してＤＭＡアドレスカウンタ７にカウンタ信号Ｋを出
力し、該カウンタ７にアドレスｎ＋１を設定する。

【００４１】タイミングｂ期間では、ＤＭＡアドレスカ
ウンタ７からＤＭＡアドレスｎ＋１が出力され、データ
メモリアドレスバスを介してデータメモリ６に入力され
る。データメモリ６は、該ＤＭＡアドレスｎ＋１番地に
格納されるデータの内容をデータメモリデータバスを介
してＤＭＡデータバスに出力する。

【００４２】ＤＭＡ制御部８からは、ＣＰＵ１がプログ
ラムメモリ３をアクセスする際のシステムクロックの立
ち上がりタイミングに同期してデータラッチ信号ＬＴ２
をデータラッチ１０に出力する。ラッチ信号ＬＴ２の入
力されたデータラッチ１０では、データメモリ６からＤ
ＭＡデータバスに出力されたアドレスｎ＋１番地のデー
タを格納する。ＤＭＡ制御部８は、タイミングｂ期間の
終端、即ち、システムクロックＳＣの立ち下がりタイミ
ングと同期してＤＭＡアドレスカウンタ７にカウンタ信
号Ｋを出力し、該カウンタ７にアドレスｎ＋２を設定す
る。

【００４３】タイミングｃ及びｄ期間では、ＣＰＵ１
は、データメモリ６をアクセスする。この時、データメ
モリセレクト信号ＤＳは”Ｈ”となる。このため、アド
レスバス切換部４は、ＣＰＵアドレスバスと接続され
る。データバス切換部５は、ＣＰＵデータバスと接続さ
れる。

【００４４】ＣＰＵ１は、ＣＰＵアドレスバスにアドレ
スを出力する。該アドレスは、データメモリアドレスバ
スを介してデータメモリ６に入力される。入力されたデ
ータメモリ６は、該アドレスに格納されているデータを
データメモリデータバスを介してＣＰＵデータバスに出
力する。データメモリセレクト信号が”Ｈ”の期間中、
ＤＭＡ制御部８は、ＤＭＡアドレスカウンタ７にカウン
タ信号Ｋを出力しない。このため、ＤＭＡアドレスカウ
ンタ７では、設定されているアドレスの値を保持する。

【００４５】また、ＤＭＡ制御部８から出力されるＤＭ
Ａタイミング信号ＤＴは、システムクロック信号ＳＣの
４分周期の信号であるが、この値は周辺装置１３とのマ
ッチングにより変化することができる。

【００４６】タイミングｅ期間では、ＣＰＵ１が再びプ
ログラムメモリ３をアクセスする。この時、上記タイミ
ングａ及びｂ期間と同様に、アドレスデコーダ２から
は、”Ｈ”のプログラムセレクト信号ＰＳがプログラム
メモリ３に入力されると共に、”Ｌ”のデータメモリセ
レクト信号ＤＳがアドレスバス切換部４，データバス切
換部５及びＤＭＡ制御部８に出力にされる。

【００４７】アドレスバス切換部４は、データメモリセ
レクト信号ＤＳが”Ｌ”であり、データ転送が可能であ
るため、データメモリアドレスバスをＤＭＡアドレスバ
スと接続する。また、データバス切換部５は、データメ
モリデータバスをＤＭＡデータバスと接続する。

【００４８】ＣＰＵ１がタイミングｃ及びｄ期間におい
てデータメモリ６とアクセスしている間、ＤＭＡアドレ
スカウンタ７では、ＤＭＡ制御部８からのカウンタ信号
Ｋの入力がないため、先のタイミングｂ期間の終端に設
定されたアドレスの値ｎ＋２を保持している。このた
め、ＤＭＡアドレスカウンタ７からは、ＤＭＡアドレス
バスにアドレスｎ＋２が出力される。ＤＭＡアドレスバ
スに出力されたアドレスｎ＋２は、データメモリアドレ
スバスを介してデータメモリ６に入力される。データメ
モリ６は、入力されたアドレスｎ＋２に格納されている
データをデータメモリデータバスを介してＤＭＡデータ
バスに出力する。

【００４９】ＤＭＡ制御部８からは、ＣＰＵ１がプログ
ラムメモリ３をアクセスする際のシステムクロックＳＣ
の立ち上がりタイミングに同期してデータラッチ信号Ｌ
Ｔ３をデータラッチ１１に出力する。ラッチ信号ＬＴ３
の入力されたデータラッチ１１では、データメモリ６か
らＤＭＡデータバスに入力されたアドレスｎ＋２番地の
データを格納する。ＤＭＡ制御部８では、タイミングｅ
期間の終端、即ち、システムクロックＳＣの立ち下がり
タイミングと同期してＤＭＡアドレスカウンタ７にカウ
ンタ信号Ｋを出力し、該カウンタ７にアドレスｎ＋３を
設定する。

【００５０】タイミングｆ期間以降では、上記処理を繰
り返し実行することとなる。また、上記実施例では、デ
ータラッチを３個使用しているが、これは、ＣＰＵ１の
種類及びＤＭＡタイミング信号ＤＴの値により適切な個
数に変更することができる。また更に、ＤＭＡタイミン
グ信号ＤＴは、外部からＤＭＡ制御部８，周辺装置１３
及び出力切換部１２に入力されるものであっても良い。
また、ＤＭＡタイミング信号ＤＴは、周辺装置１３から
ＤＭＡ制御部８及び出力切換部１２に入力されるもので
あっても良い。

【００５１】（２）周辺装置からデータメモリへのデー
タ転送（第２のデータ転送処理） <2-1>第２のデータ転送処理の詳細な説明 図４は、本発明のデータ転送装置により実行される第２
のデータ転送処理に必要な各機能ブロックを前に示した
図１のシステムブロック図から抽出した図である。

【００５２】第２のデータ転処理では、ＣＰＵ１と、ア
ドレスデコーダ２と、プログラムメモリ３と、アドレス
バス切換部４と、データバス切換部５と、データメモリ
６と、データメモリ６に格納するデータのアドレスを、
ＤＭＡアドレスバスに出力するＤＭＡアドレスカウンタ
７と、ＤＭＡ制御部からのＤＭＡタイミング信号ＤＴの
入力に対応してデータメモリに書き込むデータを出力す
る周辺装置１３と、ＤＭＡ制御部８からのラッチ信号Ｌ
Ｔ４〜６の入力に対応して上記周辺装置１３から出力さ
れたデータを順次格納するデータラッチ１５〜１７と、
データラッチ１５〜１７から出力されるデータを所定の
タイミングでＤＭＡデータバスに出力する入力切換部１
４と、ライト信号切換部１８と、ＤＭＡアドレスカウン
タ７にカウンタ信号Ｋを出力し、上記データラッチ１５
〜１７にラッチ信号ＬＴ４〜６を出力し、入力切換部１
４及び周辺装置１３にＤＭＡタイミング信号ＤＴを出力
し、ライト信号切換部１８にＤＭＡライト信号を出力す
るＤＭＡ制御部８とからなるシステムブロックを用い
る。

【００５３】前に述べたように本データ転送装置におい
て、ＣＰＵ１は、データ転送処理側の装置とは独立して
動作する。従って、ＣＰＵ１は、データ転送処理側の装
置の動作に影響されずにプログラムメモリ３と、データ
メモリ６とを任意にアクセスし、所定の演算処理を実行
する。

【００５４】アドレスデコーダ２は、ＣＰＵ１の動作状
態を常に監視し、ＣＰＵ１がプログラムメモリ３をアク
セスする際には、プログラムメモリ３に”Ｈ”のプログ
ラムメモリセレクト信号ＰＳを出力すると共に、ＤＭＡ
制御部８，ライト信号切換部１８，アドレスバス切換部
４及びデータバス切換部５に、”Ｌ”のデータメモリセ
レクト信号ＤＳを出力する。また、アドレスデコーダ２
は、ＣＰＵ１がデータメモリ６をアクセスする際には、
プログラムメモリ３に、”Ｌ”のプログラムメモリセレ
クト信号ＰＳを出力すると共に、ＤＭＡ制御部８，ライ
ト信号切換部１８，アドレスバス切換部４及びデータバ
ス切換部５に、”Ｈ”のデータメモリセレクト信号ＤＳ
を出力する。

【００５５】アドレスバス切換部４は、入力されるデー
タメモリセレクト信号ＤＳの値に対応し、信号が”Ｈ”
の場合には、データメモリアドレスバスをＣＰＵアドレ
スバスの回線と接続し、信号が”Ｌ”の場合には、デー
タメモリアドレスバスをＤＭＡアドレスバスの回線と接
続する。

【００５６】データバス切換部５は、入力されるデータ
メモリセレクト信号ＤＳの値に対応し、信号が”Ｈ”の
場合には、データメモリデータバスをＣＰＵデータバス
の回線と接続し、信号が”Ｌ”の場合には、データメモ
リデータバスをＤＭＡデータバスの回線と接続する。

【００５７】ＣＰＵ１は、ＣＰＵライト信号ＣＷをライ
ト信号切換部１８に出力する。また、ＤＭＡ制御部８
は、ＤＭＡライト信号をライト信号切換部１８に出力す
る。

【００５８】ライト信号切換部１８は、アドレスデコー
ダ２から入力されるデータメモリセレクト信号ＤＳが”
Ｈ”の場合には、ＣＰＵ１が出力するＣＰＵライト信号
ＣＷをデータメモリ６に出力すると共に、データメモリ
セレクト信号ＤＳの値がＯＦＦの場合には、ＤＭＡ制御
部８が出力するＤＭＡライト信号ＤＷをデータメモリ６
に出力する。

【００５９】ＤＭＡ制御部８は、周辺装置１３に、シス
テムクロックＳＣの４分周期からなるＤＭＡタイミング
信号ＤＴを出力する。ここで、周辺装置１３は、該ＤＭ
Ａタイミング信号ＤＴの立ち上がりタイミングに同期し
て、データメモリ６に書き込むデータをデータラッチ１
５〜１７に出力する。また、ＤＭＡ制御部８は、周辺装
置１３からの各データラッチへの出力に対応して、ＤＭ
Ａタイミング信号ＤＴの立ち下がりタイミングに同期し
てラッチ信号ＬＴ４〜６を、各データラッチ１５〜１７
に出力する。ラッチ信号の入力されたデータラッチは、
周辺装置１３から出力されるデータを、次のデータが入
力されるまでの期間、格納する。

【００６０】データラッチ１５〜１７は、周辺装置１３
からデータが入力されると同時に、該データを入力切換
部１４に出力する。入力切換部１４は、データラッチ１
５〜１７からデータが入力された場合、ＤＭＡ制御部８
から出力されるＤＭＡライト信号ＤＷの出力に対応して
データラッチ１５〜１７のデータをＤＭＡデータバスに
出力する（図５のタイムチャート参照）。

【００６１】次に、第２のデータ転送処理について説明
する。ＣＰＵ１が、ＣＰＵアドレスバスを介してプログ
ラムメモリ３をアクセスする際、アドレスデコーダ２か
らは、”Ｈ”のプログラムメモリセレクト信号ＰＳがプ
ログラムメモリ３に出力される。

【００６２】”Ｈ”の信号ＰＳを受けたプログラムメモ
リ３は、動作を開始し、ＣＰＵアドレスバスを介して入
力されるアドレスに、格納されているプログラムデータ
をＣＰＵアドレスバスを介してＣＰＵ１に出力する。こ
こで、ＣＰＵ１は、データメモリ６とは、アクセスして
いない。そこで、この期間を利用して上記第１のデータ
転送処理と同様にデータメモリ６と、周辺装置１３とを
接続し、周辺装置１３からデータメモリ６への第２のデ
ータ転送処理を実行する。

【００６３】まず、ＤＭＡ制御部８からは、周辺装置１
３に対してＤＭＡタイミング信号ＤＴを入力し、該信号
ＤＴの立ち上がりタイミングに同期してデータメモリ６
に書き込むデータを順次データラッチ１５〜１７に出力
させる。さらにＤＭＡ制御部８は、データラッチ１５〜
１７に対してラッチ信号ＬＴ４〜６を出力する。ラッチ
信号ＬＴ４，ＬＴ５もしくはＬＴ６の入力されたデータ
ラッチ５，１６もしくは１７は、周辺装置１３から出力
されるデータを格納し、次のデータが入力されるまで、
該データを保持する。なお、上記ラッチ信号は、ＬＴ
４，ＬＴ５，ＬＴ６の順にＤＭＡタイミング信号ＤＴの
立ち下がりタイミングに同期して順に繰り返し出力され
る。

【００６４】ＤＭＡ制御部８は、データラッチに、デー
タメモリ６に格納すべきデータが、格納されている場
合、ＤＭＡライト信号ＤＷをライト信号切換部１８を介
してデータメモリ６に入力する。

【００６５】各データラッチに入力されたデータは、入
力切換部１４に入力され、ＤＭＡ制御部８から出力され
るＤＭＡライト信号ＤＷの信号に同期して、順にデータ
メモリ６へ出力される。

【００６６】ＤＭＡライト信号ＤＷの入力されたデータ
メモリ６は、ＤＭＡアドレスカウンタ７から出力される
アドレスに、入力切換部１４から出力されるデータを格
納する。

【００６７】上記のようにしてＣＰＵ１が、プログラム
メモリ３をアクセスしている期間に、周辺装置１３から
データメモリ６への第２のデータ転送処理を実行する。
このため、データメモリ６から周辺装置１３へデータを
転送する第１のデータ転送処理の場合と同様に、ＣＰＵ
１の演算処理動作に影響を及ぼすことなく、迅速なデー
タ転送処理を実行することが可能となる。

【００６８】<2-2>タイミング制御 図５は、周辺装置１３から、データメモリ６へのデータ
転送処理を行う第２実施例の各信号のタイムチャートを
示す図である。ＣＰＵ１とＤＭＡ制御部８は、システム
クロック信号ＳＣに同期して動作する。ＤＭＡ制御部８
からは、システムクロックＳＣの４分周期からなるＤＭ
Ａタイミング信号ＤＴが、周辺装置１３に出力される。
周辺装置１３は、入力されるＤＭＡタイミング信号ＤＴ
の立ち上がりタイミングに同期してデータメモリ６に格
納するデータｘ，ｙ，ｚ，…をＤＭＡ入力信号ＤＩとし
て順次、出力する。

【００６９】また、ＤＭＡ制御部８は、ＤＭＡタイミン
グ信号ＤＴの立ち下がりタイミングに同期してラッチ信
号ＬＴ４，５及び６を、データラッチ１５，１６及び１
７に順に繰り返して出力する。図４に示されるように、
例えば、ＤＭＡ制御部８からデータラッチ１５にラッチ
信号ＬＴ４が入力された場合、データラッチ１５は、周
辺装置１３から出力されたデータｘを格納する。また、
ＤＭＡ制御部８からデータラッチ１６にラッチ信号ＬＴ
５が入力された場合、データラッチ１６は、周辺装置１
３から出力されたデータｙを格納する。

【００７０】データラッチ１５〜１７は、周辺装置１３
から入力されたデータを、入力切換部１４に入力する。

【００７１】入力切換部１４では、ＤＭＡ制御部８から
出力されるＤＭＡライト信号ＤＷの立ち下がりタイミン
グに同期して、データラッチ１５〜１７から入力される
データｘ，ｙ，ｚ，…を、出力データＢＩとして順にデ
ータメモリ６へ出力する。

【００７２】ライト信号切換部１８では、ＣＰＵ１がプ
ログラムメモリ３をアクセスする場合であって、かつ、
ＤＭＡアドレスカウンタ７から出力されているアドレス
ｎ，ｎ＋１，ｎ＋２，…に対応するデータｘ，ｙ，ｚ，
…が、入力切換部１４から出力されている場合に、ＤＭ
Ａライト信号ＤＷをデータメモリ６に出力する。従っ
て、図４に示されるように、タイミングａ〜ｂ期間で
は、ＣＰＵ１がプログラムメモリ３をアクセスしている
にもかかわらずＤＭＡライト信号は出力されない。

【００７３】ＤＭＡアドレスカウンタ７からは、入力切
換部１４から出力されるデータＢＩをデータメモリ６に
格納するアドレス（例えば、アドレスｎ）を出力する。
ＤＭＡアドレスカウンタ７は、周辺装置１３から出力さ
れたデータ（例えば、データｘ）が、入力切換部１４か
らＤＭＡデータバスを介してデータメモリ６に入力され
るまでの期間、上記アドレス（例えばアドレスｎ）を継
続して出力する。

【００７４】以上のタイミングで各機能ブロックから信
号及びデータが出力されることで、周辺装置１３から出
力されるデータが、データメモリ６へ格納される。

【００７５】（３）第１のデータ転送処理と第２のデー
タ転送処理の切換 図１に示したデータ転送装置は、アドレスデコーダ２か
ら、ＡＣsel信号及びＤＭＡsel信号を用いてＤＭＡアド
レスカウンタ７が出力するアドレスの値、及びＤＭＡ制
御部８の動作を操作することが可能である。

【００７６】第１のデータ転送処理を実行する場合、ア
ドレスデコーダ２は、ＤＭＡアドレスカウンタ７からデ
ータメモリ６から読み出すデータの格納されているアド
レスを出力させると共に、ＤＭＡ制御部８から出力切換
部１２及び周辺装置１３へＤＭＡタイミング信号ＤＴを
出力させる。

【００７７】また、第２のデータ転送処理を実行する場
合、アドレスデコーダ２は、ＤＭＡアドレスカウンタ７
から、周辺装置１３が出力したデータを埋め込むための
データメモリ６のアドレスを出力させると共に、ＤＭＡ
制御部８から周辺装置１３へＤＭＡタイミング信号ＤＴ
を出力させる。

【００７８】以上のように、アドレスデコーダ２が、Ａ
Ｃsel信号及びＤＭＡsel信号を用いてＤＭＡアドレスカ
ウンタ７及びＤＭＡ制御部８を操作することで、第１の
データ転送処理を第２のデータ転送処理を選択的に切換
て実行することが可能である。

【００７９】

【発明の効果】本発明のデータ転送装置を用いることに
より、ＣＰＵの演算処理動作に影響を与えることなく、
周辺装置からのデータをデータメモリに書き込む処理、
又は、データメモリから周辺装置へデータを書き込む処
理を実行することが可能となり、データ転送処理を、よ
り効率的に実行することができる。

【図面の簡単な説明】

【図１】 図１及び図３に示した第１のデータ転送処理
及び第２のデータ転送処理を選択的に実行するのに必要
な機能ブロックからなるシステムブロック図である。

【図２】 本発明のデータ転送装置による第１のデータ
転送処理に必要な機能ブロックからなるシステムブロッ
ク図である。

【図３】 第１のデータ転送処理における各機能ブロッ
クから出力される信号のタイミングチャートを示す図で
ある。

【図４】 本発明のデータ転送装置による第２のデータ
転送処理に必要な機能ブロックからなるシステムブロッ
ク図である。

【図５】 第２のデータ転送処理における各機能ブロッ
クから出力される信号のタイミングチャートを示す図で
ある。

【符号の説明】

１…ＣＰＵ ２…アドレスデコーダ ３…プログラムメモリ ４…アドレスバス切換部 ５…データバス切換部 ６…データメモリ ７…ＤＭＡアドレスカウンタ ８…ＤＭＡ制御部 ９〜１１…データラッチ １２…出力切換部 １３…周辺装置 １４…入力切換部 １５〜１７…データラッチ １８…ライト信号切換部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 少なくともプログラムメモリと、データ
   メモリと、上記プログラムメモリ及びデータメモリを用
   いて演算処理を実行するＣＰＵとからなり、システムに
   用いられるデータメモリのデータを周辺装置へ直接に転
   送するデータ転送装置であって、 ＣＰＵがデータメモリをアクセスしているか否かを検出
   する検出手段と、 検出手段が、ＣＰＵがデータメモリをアクセスしていな
   いことを検出している期間中に、データメモリからデー
   タを読出し、該データを一時的に記憶する記憶手段と、 記憶手段に記憶されているデータを読み出し、周辺装置
   へ転送する転送手段を備えることを特徴とするデータ転
   送装置。
2. 【請求項２】 少なくともプログラムメモリと、データ
   メモリと、上記プログラムメモリ及びデータメモリを用
   いて演算処理を実行するＣＰＵとからなり、システムに
   用いられる周辺装置からのデータをデータメモリへ直接
   に転送するデータ転送装置であって、 ＣＰＵがデータメモリをアクセスしているか否かを検出
   する検出手段と、 周辺装置からデータを読み出し、該データを一時的に記
   憶する記憶手段と、 検出手段が、ＣＰＵがデータメモリをアクセスしていな
   いことを検出している期間中に、記憶手段に記憶されて
   いるデータを読み出し、データメモリに転送する転送手
   段を備えることを特徴とするデータ転送装置。
3. 【請求項３】 少なくともプログラムメモリと、データ
   メモリと、上記プログラムメモリ及びデータメモリを用
   いて演算処理を実行するＣＰＵとからなり、上記データ
   メモリと周辺装置との間でシステムに用いられるデータ
   を直接に転送するデータ転送装置であって、 ＣＰＵがデータメモリをアクセスしているか否かを検出
   する検出手段と、 検出手段が、ＣＰＵがデータメモリをアクセスしていな
   いことを検出している期間中に、データメモリからデー
   タを読出し、該データを一時的に記憶する第１記憶手段
   と、 第１記憶手段に記憶されているデータを読み出し、周辺
   装置へ転送する第１転送手段と、 周辺装置からデータを読み出し、該データを一時的に記
   憶する第２記憶手段と、 検出手段が、ＣＰＵがデータメモリをアクセスしていな
   いことを検出している期間中に、第２記憶手段に記憶さ
   れているデータを読み出し、データメモリに転送する第
   ２転送手段と、 上記第１転送手段と第２転送手段を切り替えて実行する
   切換手段とを備えることを特徴とするデータ転送装置。