JPH03105424A - ファームウェアロード回路 - Google Patents
ファームウェアロード回路Info
- Publication number
- JPH03105424A JPH03105424A JP24422589A JP24422589A JPH03105424A JP H03105424 A JPH03105424 A JP H03105424A JP 24422589 A JP24422589 A JP 24422589A JP 24422589 A JP24422589 A JP 24422589A JP H03105424 A JPH03105424 A JP H03105424A
- Authority
- JP
- Japan
- Prior art keywords
- program
- ram
- firmware
- processor
- master processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Stored Programmes (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファームウェアロード回路に関し、特に複数の
マイクロプロセッサが独立に処理を実行するデータ処理
装置において、プログラム格納Ｒ Ｏ Ｍ内の処理プロ
グラムをプログラム実行ＲＡＭに移送し実行するための
ファームウェアロード回路に関する。
マイクロプロセッサが独立に処理を実行するデータ処理
装置において、プログラム格納Ｒ Ｏ Ｍ内の処理プロ
グラムをプログラム実行ＲＡＭに移送し実行するための
ファームウェアロード回路に関する。
従来、この種のファームウェアロード回路は、複数のマ
イクロプロセッサがそれぞれプログラム格納ＲＯＭ及び
プログラム実行ＲＡＭを有していた． 〔発明が解決しようとする課題〕 上述した従来のファームウェアロード回路は、個々のプ
ログラム実行ＲＡＭに対して、それぞれのプログラム格
納ＲＯＭを持っており、それだけハードウェアのコスト
がかかるという問題点があった． 本発明の目的は、複数のマイクロプロセッサを存するデ
ータ処理装置のハードウェア量を削減することができ、
コストの低減を図ることができるファームウェアロード
回路を提供することにある。
イクロプロセッサがそれぞれプログラム格納ＲＯＭ及び
プログラム実行ＲＡＭを有していた． 〔発明が解決しようとする課題〕 上述した従来のファームウェアロード回路は、個々のプ
ログラム実行ＲＡＭに対して、それぞれのプログラム格
納ＲＯＭを持っており、それだけハードウェアのコスト
がかかるという問題点があった． 本発明の目的は、複数のマイクロプロセッサを存するデ
ータ処理装置のハードウェア量を削減することができ、
コストの低減を図ることができるファームウェアロード
回路を提供することにある。
本発明のファームウェアロード回路は、プログラムを常
時保持するプログラム格納ＲＯＭと、前記プログラムを
実行するときに前記プログラム格納ＲＯＭから読み出し
格納するプログラム実行Ｒ． Ａ Ｍとを有し、１個の
マスタプロセッサと少くとも１個のスレーブプロセッサ
とからなる複数個のマイクロプロセッサが、前記プログ
ラムを前記プログラム格納ＲＯＭから読み出して前記プ
ログラム実行ＲＡＭに移送した後に、前記マイクロプロ
セッサの各々が独自に処理を実行するデータ処理装置の
ファームウェアロード回路において、（Ａ）システム初
期化設定時に前記マスタプロセッサからの制御により、
前記プログラムを前記プログラム格納ＲＯＭから読み出
して前記プログラム実行ＲＡＭに格納するためのファー
ムウェアロード制御を行わせるため、前記スレーブプロ
セッサに対しファームウェアロード実行信号を出力し、
且つ、前記ファームウェアロード制御が完了したときに
、前記マスタプロセッサからの制御により前記プログラ
ム実行ＲＡＭに格納されたプログラムの実行を指示する
ためのファームウェアロード停止信号を出力するファー
ムウェアロード指示手段、 （Ｂ）前記スレーブプロセッサのプログラム実行ＲＡＭ
のアドレス信号線を前記マスタプロセッサのアドレス信
号線と切り替えるアドレス切り替え手段、 （Ｃ）前記スレーブプロセッサのプログラム実行ＲＡＭ
の制御線を前記マスタプロセッサの制御線と切り替える
制御線切り替え手段、 （Ｄ）前記スレーブプロセッサのプログラム実行ＲＡＭ
のデータ信号線を前記マスタプロセッサのデータ信号線
と切り替えるデータ信号線切り替え手段、 を備え、前記マスタプロセッサが前記プログラム格納Ｒ
ＯＭから読み出したデータを自分のプログラム実行ＲＡ
Ｍに格納すると同時に、前記スレーブプロセッサのプロ
グラム実行ＲＡＭに格納し、前記ファームウェアロード
制御が完了して、前記プログラム格納ＲＯＭから読み出
された前記プログラムが前記マスタプロセッサ及びスレ
ーブプロセッサのそれぞれ所有するプログラム実行ＲＡ
Ｍに格納されたとき、前記マスタプロセッサ及び前記ス
レーブプロセッサが各々前記プログラム実行ＲＡＭより
命令を取り出し、前記プログラムの実行を開始するよう
に構成されている。
時保持するプログラム格納ＲＯＭと、前記プログラムを
実行するときに前記プログラム格納ＲＯＭから読み出し
格納するプログラム実行Ｒ． Ａ Ｍとを有し、１個の
マスタプロセッサと少くとも１個のスレーブプロセッサ
とからなる複数個のマイクロプロセッサが、前記プログ
ラムを前記プログラム格納ＲＯＭから読み出して前記プ
ログラム実行ＲＡＭに移送した後に、前記マイクロプロ
セッサの各々が独自に処理を実行するデータ処理装置の
ファームウェアロード回路において、（Ａ）システム初
期化設定時に前記マスタプロセッサからの制御により、
前記プログラムを前記プログラム格納ＲＯＭから読み出
して前記プログラム実行ＲＡＭに格納するためのファー
ムウェアロード制御を行わせるため、前記スレーブプロ
セッサに対しファームウェアロード実行信号を出力し、
且つ、前記ファームウェアロード制御が完了したときに
、前記マスタプロセッサからの制御により前記プログラ
ム実行ＲＡＭに格納されたプログラムの実行を指示する
ためのファームウェアロード停止信号を出力するファー
ムウェアロード指示手段、 （Ｂ）前記スレーブプロセッサのプログラム実行ＲＡＭ
のアドレス信号線を前記マスタプロセッサのアドレス信
号線と切り替えるアドレス切り替え手段、 （Ｃ）前記スレーブプロセッサのプログラム実行ＲＡＭ
の制御線を前記マスタプロセッサの制御線と切り替える
制御線切り替え手段、 （Ｄ）前記スレーブプロセッサのプログラム実行ＲＡＭ
のデータ信号線を前記マスタプロセッサのデータ信号線
と切り替えるデータ信号線切り替え手段、 を備え、前記マスタプロセッサが前記プログラム格納Ｒ
ＯＭから読み出したデータを自分のプログラム実行ＲＡ
Ｍに格納すると同時に、前記スレーブプロセッサのプロ
グラム実行ＲＡＭに格納し、前記ファームウェアロード
制御が完了して、前記プログラム格納ＲＯＭから読み出
された前記プログラムが前記マスタプロセッサ及びスレ
ーブプロセッサのそれぞれ所有するプログラム実行ＲＡ
Ｍに格納されたとき、前記マスタプロセッサ及び前記ス
レーブプロセッサが各々前記プログラム実行ＲＡＭより
命令を取り出し、前記プログラムの実行を開始するよう
に構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図において、マイクロプロセッサｌａはマスタプロ
セッサであり、マイクロプロセッサｌｂ〜ｌｃは、スレ
ーブプロセッサである，また、ファームウェアロード指
示レジスタ２は、システム初期設定時にマイクロプロセ
ッサ１ａによりセットされ、ファームウェアロード指示
信号ｌ３を出力する。プログラム格納ＲＯＭ３は、シス
テム初期設定時にマイクロプロセッサ１ａを走行させる
プログラムと、ファームウェアロード完了後にすべての
マイクロプロセッサを走行させるメインプログラムとを
格納する。そして、プログラム実行ＲＡＭ４ａ〜４ｃに
は、マスタプロセッサであるマイクロプロセッサ１ａ及
びスレーブプロセッサであるマイクロプロセッサｉｂ〜
１ｃ上で実行されるメインプログラムが格納される。
セッサであり、マイクロプロセッサｌｂ〜ｌｃは、スレ
ーブプロセッサである，また、ファームウェアロード指
示レジスタ２は、システム初期設定時にマイクロプロセ
ッサ１ａによりセットされ、ファームウェアロード指示
信号ｌ３を出力する。プログラム格納ＲＯＭ３は、シス
テム初期設定時にマイクロプロセッサ１ａを走行させる
プログラムと、ファームウェアロード完了後にすべての
マイクロプロセッサを走行させるメインプログラムとを
格納する。そして、プログラム実行ＲＡＭ４ａ〜４ｃに
は、マスタプロセッサであるマイクロプロセッサ１ａ及
びスレーブプロセッサであるマイクロプロセッサｉｂ〜
１ｃ上で実行されるメインプログラムが格納される。
ドライバ１２ａ〜１２ｂはデータ信号線６ａ〜６ｃを切
り替える手段であり、アドレスセレクタ１０ａ〜１０ｂ
はアドレス信号線５ａ〜５ｃを切り替える手段である。
り替える手段であり、アドレスセレクタ１０ａ〜１０ｂ
はアドレス信号線５ａ〜５ｃを切り替える手段である。
また、制御信号セレクタ１１ａ〜ｌ１ｂは、プログラム
実行ＲＡＭ４ａ〜４ｃのリード／ライトｒｖ１御信号線
７ａ〜７ｃを切り替える手段である。
実行ＲＡＭ４ａ〜４ｃのリード／ライトｒｖ１御信号線
７ａ〜７ｃを切り替える手段である。
まず、システム初期化信号（図示せず）がマイクロプロ
セッサ１ａに送られると、マイクロプロセッサ１ａは、
ファームウェアロード指示レジスタ２をセットし、ファ
ームウェアロード指示信号１３を出力する。マイクロプ
ロセッサ１ｂ〜１ｃは、ファームウェアロード指示信号
ｌ３を受信するとプログラム実行を停止させる。
セッサ１ａに送られると、マイクロプロセッサ１ａは、
ファームウェアロード指示レジスタ２をセットし、ファ
ームウェアロード指示信号１３を出力する。マイクロプ
ロセッサ１ｂ〜１ｃは、ファームウェアロード指示信号
ｌ３を受信するとプログラム実行を停止させる。
また、プログラム実行ＲＡＭ４ａ〜４ｃのアドレスセレ
クタ１０ａ〜１０ｂ及びＭ御信号セレクタｌｌａ〜ｌｌ
ｂの切り替えにより、プログラム実行ＲＡＭ４ａ〜４ｃ
は、マイクロプロセッサ１ａによりプログラム実行ＲＡ
Ｍ４ａと同じ内容が同時に書き込める状態になる。
クタ１０ａ〜１０ｂ及びＭ御信号セレクタｌｌａ〜ｌｌ
ｂの切り替えにより、プログラム実行ＲＡＭ４ａ〜４ｃ
は、マイクロプロセッサ１ａによりプログラム実行ＲＡ
Ｍ４ａと同じ内容が同時に書き込める状態になる。
次に、マイクロプロセッサ１ａは、プログラム格納ＲＯ
Ｍ３の内容をプログラム実行ＲＡＭ４ａへ転送する命令
を実行する。このとき同時にプログラム実行ＲＡＭ４ａ
〜４ｃへもプログラム格納ＲＯＭ３の内容が転送される
。１ログラム格納ＲＯＭＢからプログラム実行ＲＡＭ４
ａ〜４ｃへの転送が終了すると、ファームウェアロード
指示レジスタ２をリセットし、プログラム実行ＲＡＭ４
ａに格納されたメインプログラムの実行を開始する。ま
た、ファームウェアロード指示レジスタ２がリセットさ
れると、ファームウェアロード指示信号１３がリセット
されるので、マイクロプロセッサ１ｂ〜１ｃは、プログ
ラム実行ＲＡＭ４ｂ〜４Ｃに格納されたメインプログラ
ムの実行を開始する． このように、プログラム格納ＲＯＭを１個用いるだけで
、複数個のマイクロプロセッサのプログラム実行ＲＡＭ
へのプログラムロードが可能となり、複数のマイクロプ
ロセッサを有するデータ処理装置のハードウェア量を削
減することができ、コストの低減を図ることができる。
Ｍ３の内容をプログラム実行ＲＡＭ４ａへ転送する命令
を実行する。このとき同時にプログラム実行ＲＡＭ４ａ
〜４ｃへもプログラム格納ＲＯＭ３の内容が転送される
。１ログラム格納ＲＯＭＢからプログラム実行ＲＡＭ４
ａ〜４ｃへの転送が終了すると、ファームウェアロード
指示レジスタ２をリセットし、プログラム実行ＲＡＭ４
ａに格納されたメインプログラムの実行を開始する。ま
た、ファームウェアロード指示レジスタ２がリセットさ
れると、ファームウェアロード指示信号１３がリセット
されるので、マイクロプロセッサ１ｂ〜１ｃは、プログ
ラム実行ＲＡＭ４ｂ〜４Ｃに格納されたメインプログラ
ムの実行を開始する． このように、プログラム格納ＲＯＭを１個用いるだけで
、複数個のマイクロプロセッサのプログラム実行ＲＡＭ
へのプログラムロードが可能となり、複数のマイクロプ
ロセッサを有するデータ処理装置のハードウェア量を削
減することができ、コストの低減を図ることができる。
以上説明したように、本発明は、プログラム格納ＲＯＭ
を１個用いるだけで、複数個のマイクロプロセッサのプ
ログラム実行ＲＡＭへのプログラムロードが可能となり
、複数のマイクロプロセッサを有するデータ処理装置の
ハードウェア量を削減することができ、コストの低減を
図ることができるという効果を有する．
を１個用いるだけで、複数個のマイクロプロセッサのプ
ログラム実行ＲＡＭへのプログラムロードが可能となり
、複数のマイクロプロセッサを有するデータ処理装置の
ハードウェア量を削減することができ、コストの低減を
図ることができるという効果を有する．
第１図は本発明の一実施例のブロック図である。
１・・・・・・マイクロプロセッサ、２・・・・・・フ
ァームウェアロード指示レジスタ、３・・・・・・プロ
グラム格納Ｒ Ｏ Ｍ、４ａ〜４ｃ・・・・・・プログ
ラム実行ＲＡＭ、５ａ・〜５ｃ・・・・・・アドレス信
号線、６ａ〜６ｃ・・・・・・データ信号線、７ａ〜７
ｃ・・・・・・リー・ド／ライト制御信号線、】−Ｏａ
〜１０ｂ・・・・・−アドレスセレクタ、］． １ ａ
〜］− Ｌ ｂ・・・・・・制御信号セレクタ、１２ａ
〜１２ｂ・・・・・・ドライバ １３・・・・・・ファ
ームウェア口一ド指扇信号。
ァームウェアロード指示レジスタ、３・・・・・・プロ
グラム格納Ｒ Ｏ Ｍ、４ａ〜４ｃ・・・・・・プログ
ラム実行ＲＡＭ、５ａ・〜５ｃ・・・・・・アドレス信
号線、６ａ〜６ｃ・・・・・・データ信号線、７ａ〜７
ｃ・・・・・・リー・ド／ライト制御信号線、】−Ｏａ
〜１０ｂ・・・・・−アドレスセレクタ、］． １ ａ
〜］− Ｌ ｂ・・・・・・制御信号セレクタ、１２ａ
〜１２ｂ・・・・・・ドライバ １３・・・・・・ファ
ームウェア口一ド指扇信号。
Claims (1)
- 【特許請求の範囲】 プログラムを常時保持するプログラム格納ＲＯＭと、前
記プログラムを実行するときに前記プログラム格納ＲＯ
Ｍから読み出し格納するプログラム実行ＲＡＭとを有し
、１個のマスタプロセッサと少くとも１個のスレーブプ
ロセッサとからなる複数個のマイクロプロセッサが、前
記プログラムを前記プログラム格納ＲＯＭから読み出し
て前記プログラム実行ＲＡＭに移送した後に、前記マイ
クロプロセッサの各々が独自に処理を実行するデータ処
理装置のファームウェアロード回路において、 （Ａ）システム初期化設定時に前記マスタプロセッサか
らの制御により、前記プログラムを前記プログラム格納
ＲＯＭから読み出して前記プログラム実行ＲＡＭに格納
するためのファームウェアロード制御を行わせるため、
前記スレーブプロセッサに対しファームウェアロード実
行信号を出力し、且つ、前記ファームウェアロード制御
が完了したときに、前記マスタプロセッサからの制御に
より前記プログラム実行ＲＡＭに格納されたプログラム
の実行を指示するためのファームウェアロード停止信号
を出力するファームウェアロード指示手段、 （Ｂ）前記スレーブプロセッサのプログラム実行ＲＡＭ
のアドレス信号線を前記マスタプロセッサのアドレス信
号線と切り替えるアドレス切り替え手段、 （Ｃ）前記スレーブプロセッサのプログラム実行ＲＡＭ
の制御線を前記マスタプロセッサの制御線と切り替える
制御線切り替え手段、 （Ｄ）前記スレーブプロセッサのプログラム実行ＲＡＭ
のデータ信号線を前記マスタプロセッサのデータ信号線
と切り替えるデータ信号線切り替え手段、 を備え、前記マスタプロセッサが前記プログラム格納Ｒ
ＯＭから読み出したデータを自分のプログラム実行ＲＡ
Ｍに格納すると同時に、前記スレーブプロセッサのプロ
グラム実行ＲＡＭに格納し、前記ファームウェアロード
制御が完了して、前記プログラム格納ＲＯＭから読み出
された前記プログラムが前記マスタプロセッサ及びスレ
ーブプロセッサのそれぞれ所有するプログラム実行ＲＡ
Ｍに格納されたとき、前記マスタプロセッサ及び前記ス
レーブプロセッサが各々前記プログラム実行ＲＡＭより
命令を取り出し、前記プログラムの実行を開始するよう
に構成されたことを特徴とするファームウェアロード回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24422589A JPH03105424A (ja) | 1989-09-19 | 1989-09-19 | ファームウェアロード回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24422589A JPH03105424A (ja) | 1989-09-19 | 1989-09-19 | ファームウェアロード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03105424A true JPH03105424A (ja) | 1991-05-02 |
Family
ID=17115604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24422589A Pending JPH03105424A (ja) | 1989-09-19 | 1989-09-19 | ファームウェアロード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03105424A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008001671A1 (fr) * | 2006-06-27 | 2008-01-03 | Nec Corporation | Système multiprocesseur et terminal portable l'utilisant |
| JP2011143226A (ja) * | 2010-01-12 | 2011-07-28 | Sang Ki Nam | 透明ゴルフクラブグリップ |
| JP2017027381A (ja) * | 2015-07-23 | 2017-02-02 | 富士通株式会社 | 並列計算機、並列計算機の初期化方法および起動プログラム |
-
1989
- 1989-09-19 JP JP24422589A patent/JPH03105424A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008001671A1 (fr) * | 2006-06-27 | 2008-01-03 | Nec Corporation | Système multiprocesseur et terminal portable l'utilisant |
| US8255621B2 (en) | 2006-06-27 | 2012-08-28 | Nec Corporation | Multiprocessor system and portable terminal using the same |
| JP5458574B2 (ja) * | 2006-06-27 | 2014-04-02 | 日本電気株式会社 | マルチプロセッサシステム、マルチプロセッサシステムを使用した携帯端末 |
| JP2011143226A (ja) * | 2010-01-12 | 2011-07-28 | Sang Ki Nam | 透明ゴルフクラブグリップ |
| JP2017027381A (ja) * | 2015-07-23 | 2017-02-02 | 富士通株式会社 | 並列計算機、並列計算機の初期化方法および起動プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0550022B2 (ja) | ||
| JPH03105424A (ja) | ファームウェアロード回路 | |
| JP2553698B2 (ja) | 時分割マルチタスク実行装置 | |
| US5893928A (en) | Data movement apparatus and method | |
| JPS6410854B2 (ja) | ||
| JP2744152B2 (ja) | データ駆動型データ処理装置 | |
| JPS63307529A (ja) | 演算処理ユニット間の通信制御方式 | |
| JPH03223955A (ja) | 情報処理システム | |
| JPS62145432A (ja) | デ−タ処理装置 | |
| JP2695930B2 (ja) | インテリジェントｉ／ｏモジュール | |
| JPH05233525A (ja) | Ｉ／ｏ処理装置 | |
| JP2001255902A (ja) | デュアルポートメモリ、そのデータ転送方法、及びデュアルポートメモリを用いる制御システム | |
| JP3358113B2 (ja) | プログラマブルコントローラ用プログラムの作成装置 | |
| JP2883489B2 (ja) | 命令処理装置 | |
| JPH0237425A (ja) | ディジタル信号処理装置 | |
| JP2000035939A (ja) | インテリジェント型ｐｃアドインボード | |
| JP2550605B2 (ja) | ベクトル命令処理システム | |
| JPH07175661A (ja) | ユーザプログラムロード方式 | |
| JPS6339034A (ja) | デ−タ処理方式 | |
| JP2002297209A (ja) | シーケンス制御装置におけるシーケンスプログラム格納方法 | |
| JPH02101565A (ja) | 拡張機能の制御プログラム追加方式 | |
| JPH0399317A (ja) | 画像処理装置 | |
| JPH03262064A (ja) | システムバスを用いたデータ転送方式 | |
| JPH0683760A (ja) | データ転送装置 | |
| JPS5918733B2 (ja) | デ−タ送受信制御装置 |